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A. Steininger / TU Wien2
Überblick
Motivation für ICsEntwicklungstrends in der IC-TechnikAufbau & Fertigung eines ChipsModerne Formen von Chips (MCM, SOC)Kosten & AusbeuteGrenzen der Technologie
A. Steininger / TU Wien3
Warum „Integrated Circuit“?
Schaltung wird kleinerschnellerleistungsfähiger stromsparenderstörsicherer billigereinfacher wartbarschwerer kopierbar ...
A. Steininger / TU Wien4
Kleiner...
Stand 2002:Gate-Länge
75nm (Prozessor)107nm (ASIC)
Leiterbahnabstand115nm (DRAM)130nm (Prozessor)
Größe einer Zelle0,1µm2 (DRAM)
08 10 12 14 16
–11% /Jahr–16% /Jahr
–25% /Jahr
22nm
15nm
0.002µm2
100
10
1
2000 02 04 06
A. Steininger / TU Wien5
Schneller...
Stand 2002:Taktfrequenz
2,5 GHz
DRAM-ZugriffSingle: 15ns
66MHz Burst: 3ns
333MHz02 04 06 08 10 12 14 16
+10% /Jahr+26
% /Jahr
3ns / 333MHz
30GHz
0,6ns / 1,5GHz
100
10
1
2000
A. Steininger / TU Wien6
Leistungsfähiger...
02 04 06 08 10 12 14 16
+28% /Ja
hr
+33%
/Jah
r1,2Gbit/7,2GTrans
37GbitStand 2002:
SpeicherdichteDRAM: 0,7 Gbit/cm2
SRAM: 40 Mbit/cm2
LogikdichteSRAM: 240MTrans/cm2
Logik: 50MTrans/cm2
+26% /Ja
hr1,2GTrans
100
10
1
2000
A. Steininger / TU Wien8
Komplexitätsmaße
„Transistoren“1970: ca. 10...1002000: weit über 10 Millionen
„Gate Count“Anzahl der äquivalenten 2-Input NAND-Gatter
Prozeßtechnologie („x µm“)Länge des kleinsten Transistors„Feature Size“ λ ist die Hälfte davon
A. Steininger / TU Wien9
Billiger...
16
–29% /Jahr
≈ const.
0,55ct0,04ct
Stand 2002:HerstellungskostenDRAM: 70 ct /MbitProzessor:
5 ct / Mio. Trans.
Testkosten>50% der
Herstellungskosten
100
10
1
2000 02 04 06 08 10 12 14
A. Steininger / TU Wien10
Aufbau digitaler Logik
feste Verbindungen (Verdrahtung)
Schaltbare Verbindungen
Isolation
A. Steininger / TU Wien11
Bestandteile eines Chips
Feste Verbindungen:Polykristallines Silizium („Poly-Si“)Aluminium bzw. Kupfer
Schaltbare VerbindungenDotiertes Silizium („n-Si“, „p-Si“)
IsolationSilizium-Dioxid (SiO2)
A. Steininger / TU Wien12
Der MOS-TransistorMetall(früher)
Poly-Silizium(Kontakte)Silizium-Dioxid(Isolator) Oxid
n-dotiertes SiSemi-conduc-tor (Si)
p-dotiertes Si(„Substrat“)
A. Steininger / TU Wien14
Silizium
4+ 4+ 4+diamantähnliche KristallstrukturLeitfähigkeit
stark Temperaturabh.bei 20°C schlechtbei 0K Isolator„Halbleiter“
VorkommenErdkruste (27,8 %)Sand, Quarz, Kiesel,...
4+ 4+ 4+
4+ 4+ 4+
A. Steininger / TU Wien16
Chipfertigung im Überblick
Slicer 20 to 30 processing steps
DicerDietester
Bond dieto package
Parttester Ship tp customers
Silicon ingot Blank Wafers
Patternedwafers
Individualdies
Testeddies
Packageddies
Tested packageddies
A. Steininger / TU Wien17
Vom Sand zum Wafer
SiO2 hoher Reinheit (99%)(Felsquarz, Seesand)
div. Mahl- und Schmelzprozessepolykristallines Reinst-Si (10-9 = 99,9999999%)
Tiegelziehennach Czochralski(bei über 1400° C)
Si-Einkristall mitdefinierter OrientierungSchneiden mit Diamantsäge
A. Steininger / TU Wien18
Vom Wafer zum Chip
Oxidation: Si SiO2 IsolatorDotierung: Si n-Si bzw. p-Si SchalterAnlagerung Cu, Al Verbindung
Photolithographiezur gezielten Beschränkung der Prozesse
Abbildung der gewünschten StrukturenÄtzenZum selektiven Entfernen von Oxid bzw. Metall
A. Steininger / TU Wien19
n-Dotierung
4+ 4+ 4+Es werden vereinzelt 5-wertige Atome in das Si-Kristallgitter eingepflanzt.Ein Elektron ist je-
weils nicht am Gitter beteiligt => „frei“
„n-Silizium“
„p-Silizium“: 3-wertige Atome eingepflanzt
4+ 5+ 4+
4+ 4+ 4+
A. Steininger / TU Wien20
Photolithographie: Beispiel
(3) Entwickeln und Reinigen
(1) Photolack aufbringen
(4) Ätzen und Reinigen
(5) Ionenimplantation (Dotieren)(2) Belichtung mit UV
A. Steininger / TU Wien21
Aufbau eines Die
Zellen:die Transistoren / Zellen benötigen 5...10 Layers (Diffusionsprozesse auf dem Silizium)
Interconnect:für die Verbindungen stehen weitere 5...10 Layers zur Verfügung (Metallisierung)
für jeden Layer gibt es eine „Maske“
A. Steininger / TU Wien22
Zweck der MaskenZur Erreichung der gewünschten Strukturen müssen die Prozess-Schritte gezielt auf kleine Bereiche angewandt werden.Diese strukturelle Information ist auf Maskengespeichert (vgl. Schablone)Photolack wird auf die gesamte Oberfläche aufgebracht, danach über die Maske belichtet.In den belichteten Bereichen lässt sich der Lack abwaschen, in den nicht belichteten verbleibt er als Abdeckung.
A. Steininger / TU Wien23
Beispiel für Masken
n well p well n diff p diff poly
contact metal 1 via metal 2
A. Steininger / TU Wien24
Feature Size λ
kleinste darstellbare StrukturgrößeMaß für den Technologiefortschritt
Angegeben wird meist die Kanallänge 2λDiese liegt derzeit (2002) bei 0.13µmVergleiche: menschl. Haar: 100µm
Staubkorn: 50µmMit der Feature Size
sinkt die Fläche des Transistors (∝ λ2)steigt die Geschwindigkeit des Transistors (∝ λ)sinkt der Leistungsverbrauch des Transistors
A. Steininger / TU Wien25
Typische Prozessparameter
Kanal: Länge L: 2λBreite W: 3λ
Oxid: Dicke Tox < 1nm(= wenige Atomlagen!)
Diffusionsbereich:Länge 3λ
Metall-Verbindungen:Breite 3λAbstand 3λ
LW
TOX
A. Steininger / TU Wien26
Interconnect
STI STIN-Well P-Well
W
Contact
Cu-M1 Cu-M1 Cu-M1
Cu-M2 M2 M2
Via 1
Via 1
Via 2
Via 2
Cu-M3 M3 M3
M4
M5 M5
Cu-M4
Cu-M5
Cu-M6 Cu-M6
Via 3
Via 4
Via 5
PE-OX
PE-PSGHDP-OXPoly Poly Poly
Mehrere Lagen aus Al bzw. Cu-“Leiterbahnen“ verbinden die Transistoren, dazwischen jeweils Isolation & Durchkontaktierungen
A. Steininger / TU Wien28
Der Wafertest
Jeder Chip wird mit Prüfspitzen kontaktiert und getestet
Defekte Chips werden mit Farbe markiert
A. Steininger / TU Wien29
Der fertige Die
Intel Pentium 4:42 MioTransistoren2,5 GHz0,13 µm
(Stand 2002)
A. Steininger / TU Wien30
Packaging: Prinzip
Der fertige Die wird mit Passivierung überzogenDer Chip kommt in ein Gehäuse (Package):mechanische Befestigung (die attach) und Kontaktierung der Anschlüsse (bonding)
SchutzStandard-Kontaktierung auf der LeiterplatteWärmeabfuhr
„Flip-Chip“: ohne Package auf Leiterplatte
A. Steininger / TU Wien32
Bonding
Dünne Drähte verbinden die Kontakte auf dem Die mit den Package-Pins
A. Steininger / TU Wien35
System on a chip (SOC)
ADC
DSPUSB
DAC
RAM
ROM
I2C
CPU
Flash
ADC DAC
DSP CPU
ROM FlashRAM
I2C USB
74xx
74xx
glue
alle für die Anwendung benötigten Funktionen werden auf einem Chip (Die) untergebracht
weitere Platzersparnis
A. Steininger / TU Wien36
Test
selbst bei perfekt fehlerfreiem Design gibt es noch Fehlerquellen
im Wafer-Materialbei der Lithographiein den Prozessenbeim Packaging...
Der Chip muss unbedingt getestet werden(Details siehe später)
A. Steininger / TU Wien37
Kosten und Ausbeute (Yield)
Ausbeute: Anteil der funktionstüchtigen Chips in % bezogen auf alle produzierten Chips (= funktionstüchtige + defekte)
Design forTestability
yieldtestfinalPackagingTestDieIC _€_€_€_€ ++
=
siehe nächste Folie SOC, MCM, Flip-Chip
+ Design+ Licensing+ Overheads ...
Ausbeute steht im Nenner, daher sehr kritisch
A. Steininger / TU Wien38
Kosten: Wafer und Chipfläche
⋅
=yieldDieWafer
DiesWaferDie _€_€
areaDieareaWafer
≈
2)
2(1
1
⋅+
≈areaDieareaperDefects
Die Kosten steigen mit der 3.Potenz der Chipfläche!
große Wafer
hochreine Wafer
A. Steininger / TU Wien39
Grenzen der Technologie
für die weitere Miniaturisierung sind viele Grenzen abzusehen:physikalische Grundgesetzematerialbedingte Grenzenstrukturbedingte Grenzenfertigungsbedingte Grenzenwirtschaftliche GrenzenGrenzen des Interconnect
bisher wurden Grenzen stets überwunden ...
A. Steininger / TU Wien40
Grenzen der Miniaturisierung
kleinste Ladungseinheit ist das Elektrone = -1,602.10-19 C
Isolator bricht bei hoher Feldstärke durchFeldstärke = Spannung/Dicke = VDD/Tox
Größe der AtomeSi-Atom = 0.05nm, Tox < 10 Atomlagen
„Tunnelströme“ durch dünne Isolatorensteigen exponentiell an: - bei dünnerem Gate-Oxid
- bei kürzerem Kanal
A. Steininger / TU Wien41
Miniaturis.: weitere Grenzen
Wellenlänge des LichtsSichtbarer Bereich: 750...400nm, UV 400... ca. 150nmMolekülgröße des Photolacks
„Statistik“ der Dotation gilt nicht mehrBald nur mehr wenige n- / p-Atome je Diffusionsbereich
„Bändermodell“ gilt nicht mehrDie thermische Leitfähigkeit ist begrenztBei gleicher Leistung lokale Überhitzung am TransistorInvestitionskostenmachen das Risiko für neue Technologie bald untragbar
A. Steininger / TU Wien42
Der Transistor der Zukunft
„Strained Silicon“„gestrecktes“ Kristallgitter vermindert Kollisionen => schneller, höhere Ströme
Gate aus Metall statt Poly-Si +„High-k“-Dielektrikum statt SiO2 +Gate beidseitig vom Kanal (3D Struktur)
Bessere Steuerbarkeit eines kurzen Kanals„Silicon on Insulator“ (SOI)
Substrat wird zuerst mit SiO2 „überzogen“ => Weniger Kapazitäten, weniger Leckströme
A. Steininger / TU Wien43
Mögliche Alternativen
QuantencomputerElektronenspin als Informationsträger
„Nanotubes“zylindrische Röhrchen aus Kohlenstoff;erlauben Aufbau von Transistoren
Molekular-Elektronikauf Basis von BenzolringenTransistor und Speicher
A. Steininger / TU Wien44
Grenzen der Geschwindigkeit
Geschwindigkeit der SignalausbreitungLichtgeschwindigkeit im Vakuum 30cm/nsim Medium typ. 20cm/ns (abh. von µr und εr des Materials)Geschwindigkeit der LadungsträgerSättigungswert bei Si typ. 0,1 mm/ns
RC-Delay ist nicht beliebig verkleinerbarR: Leitfähigkeit von Si ist begrenzt, R ≈ unabh. von λC: Gate-Kapazität ist nicht beliebig verkleinerbar
Interconnect-TechnikDer derzeitige Stand ist für >10GHz völlig ungeeignet
(Reflexionen, Störabstrahlung, Kopplung, ...)
A. Steininger / TU Wien45
Grenzen der Komplexität
TestaufwandDesign for Test, Built-in Self-Test
Produktivität der Design-Teamswächst nicht gemäß Moore‘s Law, Größe begrenzt=> Design-Reuse, IP-Module, ASIP, bessere Tools
Ausbeute (yield)on-chip repair
Anzahl der Pins pro GehäuseSystem on a chip
LeistungsverbrauchPower-Management
A. Steininger / TU Wien46
Zusammenfassung (1)Die technologische Entwicklung im Bereich der ASICs ist höchst dynamisch. Der bekannteste Indikator dafür ist das Moore‘sche Gesetz: Die Komplexität (Anzahl von Transistoren in einem Design) verdoppelt sich alle 1,5 Jahre.Siliziumdioxid ist ein Isolator, polykristallines Silizium ein Leiter, und mittels Dotierung lassen sich mit Silizium auch Schalter (Transistoren) realisieren. Damit ist Silizium der ideale Ausgangsstoff für digitale Logik.
A. Steininger / TU Wien47
Zusammenfassung (2)Ausgehend vom Rohstoff Quarz wird über komplexe Fertigungsschritte ein Chip gefertigt:
SchmelzvorgängePhotolithographieDotierungOxidationMetallisierung
Mittels Masken werden die gewünschten Strukturen definiert.
A. Steininger / TU Wien48
Zusammenfassung (3)Der charakteristische Parameter einer Technologie ist die Feature-Size λ.Die einzelnen Transistor-Strukturen werden über den metallischen Interconnect verbunden.Der fertige Die wird getestet und in ein Gehäuse gepackt.Aktuelle Trends bei der ASIC-Fertigung sind Multichip-Module und System on a chip.
A. Steininger / TU Wien49
Zusammenfassung (4)Die Kosten für einen Chip sind wesentlich bestimmt durch Ausbeute, Chipfläche und Testkosten.Eine Reihe technologischer Grenzen scheint das weitere Wachstum der Entwicklung zu begrenzen. Bisher wurden solche Grenzen jedoch stets überwunden – nicht zuletzt aufgrund der immensen Forschungsaufwände in diesem Bereich.
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