10G/25G 高速 Ethernet Subsystem v1 - Xilinx...10G/25G 高速 Ethernet v1.3 5 PG210 2016 年 6 月 8 日 japan.xilinx.com 第1 章概要この製品ガイドは、25G Ethernet Consortium

10G/25G 高速 Ethernet Subsystem v1.3

製品ガイド

Vivado Design Suite

PG210 2016 年 6 月 8 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

10G/25G 高速 Ethernet v1.3 2PG210 2016 年 6 月 8 日 japan.xilinx.com

10G/25G 高速 Ethernet Subsystem v1.3目次

IP の概要

第 1章: 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

性能とリソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

レイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

ポートの説明 – PCS バリアント型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

第 3章: サブシステムを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

LogiCORE サンプルデザインのクロッキングとリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

IEEE 1588v2 への対応 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

RS-FEC のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

ステータス /制御インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Pause 処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

オートネゴシエーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

リンクトレーニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

第 5章: サンプルデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

サンプルデザインの階層 (GT はサンプルデザインに含まれる ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

ユーザーインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

デュプレックスモードの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

Runtime Switchable モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

共有ロジックのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

AXI4-Lite インターフェイスのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG210&Title=10G%2F25G%20%26%2339640%3B%26%2336895%3B%20Ethernet%20Subsystem%20v1.3%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.3&docPage=2


IEEE Clause 108 (RS-FEC) の統合. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

第 6章: バッチモードのテストベンチ

付録 A: 移行およびアップグレード

付録 B: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

シミュレーションデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

プロトコルインターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

付録 C: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158



10G/25G 高速 Ethernet v1.3 4PG210 2016 年 6 月 8 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクスの 10G/25G Ethernet Subsystem は、 25G Ethernet Consortium で策定された仕様に準拠する物理コーディングサブレイヤー (PCS）と 25G Ethernet Media Access Controller (MAC) を実装します。 MAC と PCS/PMA (物理媒体接続部) の両方、あるいはスタンドアロンの PCS/PMA として実装できます。また、従来の 10Gb/s 動作にも対応します。

機能

• IEEE 802.3 の第 49 項、 IEEE 802.3by、および 25G Ethernet Consortium で定義されている 10/25Gb/s 動作のイーサネット仕様に準拠

• Ethernet MAC と PCS/PMA の完全機能として、またはスタンドアロンの PCS/PMA として実装可能

• シンプルなパケット志向のユーザーインターフェイス

• 包括的な統計情報の収集

• 主要機能インジケーターのステータス信号

• ファンクショナルトランシーバーラッパー、 IP ネットリスト、サンプルテストスクリプト、および Vivado® Design Suite ツールコンパイルスクリプトを含む上位ラッパーを提供

• 10.3125Gb/s または 25.78125Gb/s で動作する BASE-R PCS サブレイヤー

° 第 74 項で定義されている BASE-KR FEC サブレイヤー (オプション)

° オートネゴシエーション機能 (オプション)

° 第 108 項で定義されている 25G RS-FEC (Reed Solomon Forward Error Correction) サブレイヤー (オプション)

• カスタムプリアンブルモード

• IEEE 1588 1-step および 2-step タイムスタンプ機能 (オプション)

• 10G と 25G を動作中に切り替え可能

注記 : 25G Ethernet の仕様書にアクセスするために、 25 Gigabit Ethernet Consortium へのメンバー登録を推奨しています。詳細は、 25G Ethernet Consortium をご覧ください。

IP の概要

この IP コアについて

コアの概要

サポートされる

デバイスファミリ (1)

Zynq UltraScale+ MPSoC

Virtex® UltraScale+™、 Kintex®UltraScale+™

Virtex UltraScale™、 Kintex UltraScale™

サポートされる

ユーザーインター

フェイス

AXI、 XGMII、 XXVGMII

リソース Performance and Resource Utilization (ウェブページ)

コアに含まれるもの

デザインファイル暗号化された RTL (Register Transfer Level)

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイルザイリンクスデザイン制約ファイル (.xdc)

シミュレーションモデル

Verilog

サポートされるソフトウェアドライバー

なし

テスト済みデザインフロー (2)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド : リリースノートガイド、インストールおよ

びライセンス』を参照。

合成 Synopsis または Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、

『Vivado Design Suite ユーザーガイド : リリースノートガイド、

インストールおよびライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=xxv-ethernet.html


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.2;t=vivado+release+notes


http://japan.xilinx.com/support









http://25gethernet.org.



第 1章

概要この製品ガイドは、 25G Ethernet Consortium [参照 1] で策定されている 10G/25G Ethernet Subsystem の機能について詳しく説明しています。 PCS の機能については、 IEEE Standard 802.3, 2012、セクション 4、第, 49 項の「Physical Coding Sublayer (PCS) for 64B/66B, type 10GBASE-R」 [参照 2] で定義されています。 25G 動作の場合、新の高速シリアルトランシーバーを使用して 25.78125Gb/s で動作するシリアルインターフェイスを備えるため、クロック周波数が増加します。この低レイテンシデザインは、 UltraScale™ アーキテクチャデバイス用に適化されています。

機能概要

25G でサポートされる機能

• 完全な Ethernet MAC と PCS の機能

• 25G Ethernet Consortium 第 3 スケジュールに準拠

• 統計および診断機能

• 非同期ギアボックスが有効に設定されたザイリンクスの GTY トランシーバーを使用する 66 ビットのシリアライザー /デシリアライザー (SerDes) インターフェイス

• Pause 処理 (IEEE std.802.3 Annex 31D) (プライオリティベースのフロー制御)

• 低レイテンシ

• カスタムプリアンブルモードと調整可能なフレーム間隔

• 10.3125Gb/s 動作に設定可能 (第 49 項)

10G でサポートされる機能

• MAC と PCS の完全機能

• IEEE 802.3 の第 49 項準拠の Base-KR モード

• 統計および診断機能

• 66 ビット SerDes インターフェイス

• カスタムプリアンブルモードと調整可能なフレーム間隔

オプション機能

• オートネゴシエーション (第 73 項)

• リンクトレーニング (第 72.6.10 項)

• FEC - 短縮巡回コードを使用 (2112, 2080) (第 74 項)

• RS-FEC (Reed-Solomon FEC) (第 108 項)

• XGMII/XXVGMII インターフェイスを使用する PCS 単独バージョン ( 「ポートの説明 – PCS バリアント型」参照)




第 1 章 : 概要

• AXI4-Stream インターフェイス

• AXI4-Lite 制御およびステータスインターフェイス

アプリケーション

IEEE Std 802.3 では、LAN (Local Area Network) アプリケーション用のさまざまなイーサネットスピードが定義されており、 25Gb/s が新規格です。 25Gb/s Ethernet レートでデバイス間を相互接続できるようになるため、特に次世代データセンターネットワークでは次のようなメリットがあります。

(i) ラックサーバーやブレードサーバーは NIC (ネットワークインターフェイスカード ) や LOM （LAN on Motherboard）からの総スループット (シングルレーンは 10Gb/s 以上、デュアルレーンは 20Gb/s 以上) に対応する必要があるため、将来的に増加する CPU やストレージの帯域幅に対応できる。

(ii) エンドポイントの帯域幅増加を前提とした場合、TOR (Top-of-Rack) からのアップリンクやブレードスイッチは 40Gb/s (4 レーン) から 100Gb/s (4 レーン) へ移行する必要がある。ただし、理想的には各レーンのブレークアウト機能はそのまま維持。

(Iii) 100GBASE-CR4/KR4/SR4/LR4 の適用が予想されているため、 SerDes やケーブリング技術はすでに 25Gb/s の物理レーン、ツイストペアケーブル、ファイバーケーブルをサポートするよう開発/展開されている。




第 1 章 : 概要

ライセンスおよび注文情報

ライセンスチェッカー

IP にライセンスキーが必要な場合、そのキーの認証が必要です。 Vivado® デザインツールでは、設計フローにライセンスが必要な IP の使用をゲーティングする、ライセンスチェックポイントが複数あります。ライセンスチェックが正常に終了すると、 IP の生成が継続されます。正常に終了しなければ、 IP の生成はエラーとなり停止します。ライセンスチェックポイントが適用されるのは、次のツールです。

• Vivado 合成

• Vivado インプリメンテーション

• write_bitstream (Tcl コンソールコマンド )

重要 : チェックポイントでは、 IP のライセンスレベルは無視されます。有効なライセンスの有無のみを検証します。IP ライセンスレベルは確認しません。

ライセンスの種類

10G/25G Ethernet PCS/PMA (10G/25G BASE‐R)

このザイリンクス IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado® Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス IP モジュールに関する情報は、 IP コアのページから入手できます。その他のザイリンクス IP モジュールおよびツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

詳細は、「10G/25G Ethernet Subsystem」ページを参照してください。

スタンドアロン 10G/25G Ethernet MAC および PCS/PMA (10G/25G EMAC + 10G/25G BASE‐R/KR) または 10G/25G BASE‐KR

注記 : 10G/25G Ethernet MAC + BASE-R と 10GBASE-KR/25GBASE-KR IP は、別々の有償ライセンスが必要です。

これらのザイリンクス IP モジュールは、ザイリンクスコアライセンス契約に基づいて提供されます。このモジュールは、 Vivado Design Suite に付属します。シミュレーションおよびハードウェアでコアのすべての機能を利用するには、各コアのライセンスをご購入いただく必要があります。価格および提供状況については、ザイリンクス販売代理店にお問い合わせください。

詳細は、「10G/25G Ethernet Subsystem」ページを参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txt

http://japan.xilinx.com/products/intellectual-property.html

http://japan.xilinx.com/about/contact.html

http://japan.xilinx.com/products/intellectual-property/ef-di-25gemac.html

http://japan.xilinx.com/ipcenter/doc/xilinx_click_core_site_license.pdf



http://japan.xilinx.com/products/intellectual-property/ef-di-25gemac.html




第 2章

製品仕様図 2-1 に、 GTY トランシーバーが含まれていない 10G/25G Ethernet Subsystem のブロック図を示します。

1X-Ref Target - Figure 2-1

図 2‐1 : コアのブロック図

High speed

interface

High speed

interface

Clause 49 RX PCS

Clause 49 TX PCS

RX MAC

TX MAC

status and control

from RX part of SerDes

to TX part of SerDes

10.3125 Gb/s or 25.78125 Gb/s each direction

66RX AXI

TX AXI

status and control

clocks and resets

66

64

64




第 2 章 : 製品仕様

PCS 単独バージョンのコアも利用できます。図 2-2 に、このブロック図を示します。

規格10G/25G Ethernet コアは、25G/50G Ethernet Consortium [参照 1] および IEEE Std 802.3 ( IEEE 802.3by を含む) [参照 2] で定義されている規格に準拠するように設計されています。

性能とリソース使用状況リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

X-Ref Target - Figure 2-2

図 2‐2 : PCS 単独コアのブロック図

RX lane

TX lane

RX PCS 64B66B decode de-scrambling

TX PCS 64B66B encode

scrambling

TX management logic

10.3125 Gb/s or 25.78125 Gb/s

66rx_mii_drx_mii_c

clocks and resets

RX part of

SerDes

TX part of

SerDes

RX management logic

10/25 Gb/s PCS

controlandstatus

66

MAC

tx_mii_dtx_mii_c

XGMII/XXVGMIIinterface

controlandstatus






レイテンシ表 2-1 に、 10G/25G IP コアのレイテンシ測定値を示します。

ポートの説明次の表では、 MAC と PCS を統合した 10G/25G Ethernet Subsystem のポートについて説明します。これらの信号は通常、 wrapper.v 階層にあります。

AXI レジスタインターフェイスが含まれている場合、これらのポートの一部はブロードサイドバスの代わりに、レジスタ経由でアクセスされます。

トランシーバーインターフェイス

表 2-2 に、10G/25G Ethernet Subsystem のトランシーバー I/O ポートを示します。各クロックドメインの詳細は、第 3 章の「クロッキング」を参照してください。

表 2‐1 : レイテンシ

コアレイテンシ (ns) ユーザーバス幅 (ビット ) コアクロック周波数 (MHz)

10G MAC + PCS 115.2 64 156.25

25G MAC + PCS 46.08 64 390.625

表 2‐2 : トランシーバー I/O

ポート名方向説明クロックドメイン

gt_tx_reset 入力ギガビットトランシーバー (GT) TX のリセット。非同期

gt_rx_reset 入力 GT RX リセット。非同期

ctl_gt_reset_all 入力トラシーバースタートアップ FSM (有限ステートマシン) のアクティブ High の非同期リセット。この信号は、10G/25G Ethernet Subsystem 全体のリセットシーケンスも開始することに留意してください。

非同期

refclk_n0 入力 SerDes の差動基準クロック入力 (負の位相)。「クロッキング」参照

refclk_p0 入力 SerDes の差動基準クロック入力 (正の位相)。「クロッキング」参照

rx_serdes_data_n0 入力ラインからのシリアルデータ (差動信号の負の位相)。「クロッキング」参照

rx_serdes_data_p0 入力ラインからのシリアルデータ (差動信号の正の位相)。「クロッキング」参照

tx_serdes_data_n0 出力ラインへのシリアルデータ (差動信号の負の位相)。「クロッキング」参照

tx_serdes_data_p0 出力ラインへのシリアルデータ (差動信号の正の位相)。「クロッキング」参照

tx_serdes_clkout 出力この信号がある場合は、 tx_clk_out と同じです。「クロッキング」参照





AXI4‐Stream のクロックとリセット

送信 AXI4‐Stream インターフェイス

表 2-4 に、 AXI4-Stream 送信インターフェイスの信号を示します。

データレーンマッピング

データ tx_axis_tdata[63:0] を転送する際、ポートはレーン 0 ～レーン 7 に分割されます (表 2-5 参照)。

表 2‐3 : AXI4‐Stream インターフェイス ‐ クロック/リセット信号


rx_clk_out 出力

ローカルバスクロックを受信します。 10G/25G Ethernet Subsystemコアとユーザー側ロジック間のすべての信号はこの信号の立ち上がりエッジに同期します。 AXI4-Stream クロックは 390.625MHz です。 RX FIFO が含まれている場合、 RX AXI4-Stream クロックが入力信号となり、 tx_clk_out と同等またはそれ以上となります。

「クロッキング」参照

tx_clk_out 出力

ローカルバスクロックを送信します。 10G/25G Ethernet Subsystemコアとユーザー側ロジック間のすべての信号はこの信号の立ち上がりエッジに同期します。 AXI4-Stream クロックは 390.625MHz です。

「クロッキング」参照

rx_reset 入力

RX 回路用のリセット。この信号はアクティブ High (1 = リセット )で、 clk が安定するまで High に保持しておく必要があります。rx_reset 入力は、コアによってコア内の適切なクロックドメインに同期されます。

非同期

tx_reset 入力

TX 回路用のリセット。この信号はアクティブ High (1 = リセット )で、 clk が安定するまで High に保持しておく必要があります。tx_reset 入力は、コアによってコア内の適切なクロックドメインに同期されます。

非同期

表 2‐4 : AXI4‐Stream 送信インターフェイスの信号

信号方向説明

tx_axis_tdata[63:0] 入力 AXI4-Stream データ (64 ビットインターフェイス)

tx_axis_tkeep[7:0] 入力 AXI4-Stream データ制御 (64 ビットインターフェイス)

tx_axis_tvalid 入力 AXI4-Stream データ Valid 入力

tx_axis_tuser 入力 AXI4-Stream ユーザーサイドバンドインターフェイス。tx_errin 信号と同じです。

1 は不良パケットを受信したことを示します。

0 は正常なパケットを受信したことを示します。

tx_axis_tlast 入力イーサネットパケットの後を示す AXI4-Stream 信号。

tx_axis_tready 出力データ転送開始を示す AXI4-Stream の ACK 信号。

表 2‐5 : tx_axis_tdata レーン

レーン/ tx_axis_tkeep tx_axis_tdata[63:0] ビット

0 7:0

1 15:8

2 23:16





通常の送信

図 2-3 に、通常のフレーム転送のタイミングを示します。クライアントがフレームを送信するとき、tx_axis_tvalidをアサートして、同じクロックサイクル内で tx_axis_tdata および tx_axis_tkeep にデータと制御を配置します。このデータがコアで受信されて tx_axis_tready がアサートされると、クライアントは次のサイクルのデータを与える必要があります。 tx_axis_tready がコアによってアサートするまで、クライアントは現在の有効なデータ値を保持する必要があります。パケットの後では、 tx_axis_tlast が 1 サイクル間アサートされて、コアに後であることを示します。 tx_axis_tkeep のビットが適切に設定されて、後のデータ転送での有効なバイト数を示します。また、 tx_axis_tuser もアサートされて、不良パケットを示します。

tx_axis_tlast がディアサートされると、次に tx_axis_tvalid がアサートされるまで、すべてのデータと制御信号は無効と見なされます。

転送の中断

クライアントインターフェイスでパケット転送を中断することをアンダーランといいます。フレームの書き込みが完了する前に AXI 送信クライアントインターフェイスの FIFO が空になると、アンダーランが生じます。

この際、次に示す 2 つのいずれかの方法でコアに通知されます。

• tx_axis_tlast が High のときに tx_axis_tuser を High にディアサートすることで、フレーム転送が中断される明示的なエラー (図 2-5 参照)。

• tx_axis_tlast をアサートせずに tx_axis_tvalid をディアサートすることで、フレーム転送が中断される暗示的なアンダーラン。

3 31:24

4 39:32

5 47:40

6 55:48

7 63:56

表 2‐5 : tx_axis_tdata レーン

レーン/ tx_axis_tkeep tx_axis_tdata[63:0] ビット


図 2‐3 :通常のフレーム転送





フレーム転送中に、この 2 つのシナリオのいずれかが生じると、コアがデータストリームにエラーコードを挿入して、現在のフレームをエラーフレームとしてフラグします。その後、必要に応じて、クライアントは中断されたフレームを転送するために再度待ち行列に入れます。

受信 AXI4‐Stream インターフェイス

表 2-6 に、 AXI4-Stream 受信インターフェイスの信号を示します。

データレーンマッピング

データ rx_axis_tdata を受信する際、ポートはレーン 0 ～レーン 7 に分割されます (表 2-7 参照)。

通常のフレーム受信

図 2-4 に、通常のインバウンドフレーム転送のタイミングを示します。クライアントは、常にデータを受信できる状態である必要があります。コア内には、受信クライアントのレイテンシを制御するためのバッファーはありません。フレームの受信が開始されると、連続するクロックサイクルで受信クライアントにデータが転送されます。

表 2‐6 : AXI4‐Stream 受信インターフェイスの信号

信号方向説明

rx_axis_tdata[63:0] 出力上位層への AXI4-Stream データ信号。

rx_axis_tkeep[7:0] 出力上位層への AXI4-Stream データ制御信号。

rx_axis_tvalid 出力 AXI4-Stream データ Valid 信号。

rx_axis_tuser 出力 AXI4-Stream ユーザーサイドバンドインターフェイス。

1 は不良パケットを受信したことを示します。

0 は正常なパケットを受信したことを示します。

rx_axis_tlast 出力パケット終了を示す AXI4-Stream 信号。

表 2‐7 : rx_axis_tkeep Lanes

レーン/rx_axis_tkeep rx_axis_tdata Bits

0 7:0

1 15:8

2 23:16

3 31:24

4 39:32

5 47:40

6 55:48

7 63:56





フレーム受信中は、 rx_axis_tvalid がアサートされて、有効なフレームデータがクライアントのrx_axis_tvalid に転送されていることを示します。 rx_axis_tlast がアサートされる後のフレーム転送時以外は、フレーム内のすべてのバイトが常に有効で、これはすべての rx_axis_tkeep ビットが 1 にセットされることで示されます。 1 つのフレームの後のデータの転送時は、 rx_axis_tkeep ビットが前述のマッピングを使用して、フレームの後の有効なバイトを示します。イーサネットフレームデータは連続して LSB から受信されるため、後の有効なバイトの転送は、常に rx_axis_tdata[7:0] (rx_axis_tkeep[0]) から読み出されます。

すべてのフレームチェックが完了している場合のみ、後のバイト転送時に rx_axis_tlast がアサートされて、rx_axis_tuser がディアサートされます。これは、フレームチェックシーケンス (FCS) フィールドが受信された後の動作です。コアは、 rx_axis_tuser 信号をアサートして、フレームの受信が完了し、クライアントによるフレーム解析が実行されることを示します。この信号は、 rx_axis_tlast が 1 サイクル間アサートされて示されるパケットの後も意味します。

エラーがあるフレームの受信

図 2-5 に、不良フレームを受信した場合 (例 : runt フレームまたは不良 FCS を含むフレーム) を示します。この場合、不良フレームが受信されて、フレームの後でクライアントに rx_axis_tuser 信号がアサートされます。その後、クライアントによってこのフレームで転送されたデータが破棄されます。

次のような状況が生じると、 rx_axis_tlast 信号がアサートされ、 rx_axis_tuser は bad_frame を示す 1 に設定されます。

• FCS エラーが発生する。

• パケットが 64 バイトより短い (アンダーサイズ、フラグメントフレーム)。

• プログラムされた MTU (Maximum Transmission Unit) サイズより大きいフレーム長が受信され、 MTU Size EnableFrames が有効になっている。

• 受信したいずれの制御フレームも小フレーム長と一致しない (ただし、 Control Frame Length Check Disable がセットされている場合を除く )。

• XGMII データストリームにエラーコードが含まれる。


図 2‐4 :通常のフレーム受信






図 2‐5 : エラーがあるフレームの受信





AXI4-Stream の制御およびステータスポート

表 2‐8 : AXI4‐Stream インターフェイス ‐ TX パスの制御/ステータス信号


ctl_tx_custom_preamble_enable 入力アサートされると、標準プリアンブルを挿入する代わりにカスタムプリアンブルとして tx_preamblein を使用できます。

tx_clk_out

tx_preamblein [55:0] 入力

これはカスタムプリアンブルであり、データに含まれるのではなく、個別の入力ポートです。

パケットの開始では、常に有効の必要があります。

tx_clk_out

ctl_tx_ipg_value[3:0] 入力

この信号は、オプションで使用できます。 ctl_tx_ipg_value は、AXI4-Stream パケット間に挿入される平均的な小のパケット間ギャップ (IPG、バイト ) を指定します。有効な値は 8 ～ 12 です。 0 ～ 7 の範囲にプログラムすることも可能ですが、この場合「小 IPG」と見なされ、 Terminate コードワード IPG のみ挿入されます。つまり、アイドルが追加されることはなく、ランダムサイズのパケットが送信されるときに約 4 バイトの IPGを生成します。

tx_clk_out

ctl_tx_enable 入力

TX イネーブル。この信号のサンプル値が 1 の場合、データ転送が有効になります。サンプル値が 0 の場合、コアからはアイドルのみが送信されます。データ送信先のレシーバー (別のデバイスのレシーバー ) の同期が完了してデータ受信準備ができるまで (すなわちもう一方のデバイスがリモートフォルト条件を送信していないことが確認できるまで) この入力を 1 にしないでください。この条件が満たされない場合、データが失われる可能性があります。パケットを送信中にこの信号を 0 にすると、現在のパケット送信が完了した後、コアはそれ以降のパケット送信を停止します。

tx_clk_out

ctl_tx_send_rfi 入力

RFI (Remote Fault Indication) ワード送信。この入力のサンプル値が 1 の場合、 TX パスは RFI ワードのみを送信します。この入力は、 RX パスの同期が完了してリンクパートナーからのデータ受信準備ができるまで 1 にしておいてください。

tx_clk_out

ctl_tx_send_lfi 入力LFI (Local Fault Indication) コードワード送信。RFI (Remote FaultIndication) より優先されます。

tx_clk_out

ctl_tx_send_idle 入力アイドルワード送信。この入力のサンプル値が 1 の場合、 TXパスはアイドルワードのみを送信します。通信先デバイスがRFI ワードを送信中は、この入力を 1 にしてください。

tx_clk_out

ctl_tx_fcs_ins_enable 入力

TX コアによる FCS の挿入を有効にします。このビットが 0 に設定されていると、コアはパケットに FCS を追加しません。このビットが 1 に設定されていると、コアは FCS を計算してパケットに追加します。この入力は、パケット間で動的に変更できません。

tx_clk_out





ctl_tx_ignore_fcs 入力

AXI4-Stream インターフェイスで TX コアによる FCS エラーチェックを有効にします。この入力が影響するのは、ctl_tx_fcs_ins_enable が Low の場合のみです。この入力が Lowの場合に不良 FCS を含むパケットが送信されると、正常なパケットと見なされません。この入力が High の場合に不良 FCSを含むパケットは正常と見なされます。

エラーは stat_tx_bad_fcs および stomped_fcs 信号で報告され、受信したパケットがそのまま送信されます。

注記 :統計情報は、 FCS エラーがなかったものとして報告されます。

tx_clk_out

stat_tx_local_fault 出力値が 1 の場合、受信デコーダーのステートマシンが TX_INITステートであることを示します。この出力はレベルセンスです。

tx_clk_out

表 2‐8 : AXI4‐Stream インターフェイス ‐ TX パスの制御/ステータス信号 (続き)


表 2‐9 : AXI4‐Stream インターフェイス ‐ RX パスの制御/ステータス信号


rx_preambleout [55:0] 出力これはプリアンブルです。前回リリースのようにデータに含まれるのではなく、個別の出力となります。

rx_clk_out

ctl_rx_enable 入力

RX イネーブル。通常動作モードでは、この入力を 1にしておく必要があります。この入力が 0 の場合、現在受信中のパケットがあれば、そのパケットの受信完了後に RX は PCS に対して受信データの復号を停止させ、パケットの受信を終了します。このモードでは統計情報は報告されず、 AXI4-Stream インターフェイスはアイドルです。

rx_clk_out

ctl_rx_check_preamble 入力この入力がアサートされると、 MAC は受信したフレームのプリアンブルをチェックします。

rx_clk_out

ctl_rx_check_sfd 入力この入力がアサートされると、 MAC は受信したフレームの SFD (Start Frame Delimiter) をチェックします。

rx_clk_out

ctl_rx_force_resync 入力

RX 強制再同期入力。この信号は、RX に対して強制的にリセットおよび再同期を実行させるために使用します。値が 1 なら、強制的にリセットします。値が 0なら、通常動作が許可されます。この入力は、通常はLow にしておき、強制的に実行する際のみパルス (小 1 サイクルのパルス) するようにします。

rx_clk_out

ctl_rx_delete_fcs 入力

RX コアによる FCS の除去を有効にします。このビットが 0 に設定されていると、コアは受信したパケットの FCS を除去しません。このビットが 1 に設定されていると、コアは受信したパケットの FCS を除去します。 8 バイト以下の長さのパケットについては、 FCSを除去しません。この入力は、対応するリセット入力がアサートされている場合にのみ変更可能です。

rx_clk_out





ctl_rx_ignore_fcs 入力

AXI4-Stream インターフェイスで RX コアによる FCSエラーチェックを有効にします。このビットが 0 に設定されていると、 FCS エラーのある受信パケットは、

後の転送 (rx_eopout と rx_enaout のサンプル値が 1)中に rx_errout ピンをアサートして送信されます。このビットが 1 に設定されていると、コアは AXI4-Streamインターフェイスで FCS エラーを報告しません。

注記 :統計情報は、正常なパケットとして報告されます。た

だし信号 stat_rx_bad_fcs でエラーが報告されます。

rx_clk_out

ctl_rx_max_packet_len[14:0] 入力

この値を超える長さのパケットをオーバーサイズパケットと見なします。この値を超えるサイズのパケットは、この値まで切り捨てられ、 rx_eopout 信号がアサートされる間 rx_errout 信号がアサートされます。64バイト未満のパケットは破棄します。

ctl_rx_max_packet_len[14] は予約されており、 0 に設定しておく必要があります。

rx_clk_out

ctl_rx_min_packet_len[7:0] 入力

この値より小さいパケットをアンダーサイズパケットと見なします。パケットのサイズがこの値より小さい場合、 rx_eopout がアサートされるサイクルの間rx_errout 信号がアサートされます。

rx_clk_out

stat_rx_framing_err[2-1:0] 出力

RX 同期ヘッダービットフレーミングエラーは、受信した同期ヘッダーエラー数を示すバスです。このバスの値は、 stat_rx_framing_err_valid が 1 の場合のみ有効です。これらのバスの値はいつでも更新可能で、同期ヘッダーエラーカウンター用のインクリメント値として使用します。

rx_clk_out

stat_rx_framing_err_valid 出力stat_rx_framing_err の有効インジケーター。サンプル値が 1 の場合、 stat_rx_framing_err の値が有効です。

rx_clk_out

stat_rx_local_fault 出力stat_rx_internal_local_fault またはstat_rx_received_local_fault がアサートされると、この出力が High になります。この出力はレベルセンスです。

rx_clk_out

stat_rx_block_lock[1-1:0] 出力

ブロックのロックステータス。値が 1 の場合、第49.2.14 項および MDIO 3.32.0 の定義に従ってブロックロックが達成されていることを示します。この出力はレベルセンスです。

rx_clk_out

stat_rx_remote_fault 出力

リモートフォルトステータス。このビットのサンプル値が 1 の場合、リモートフォルト条件が検出されたことを示します。このビットのサンプル値が 0 の場合、リモートフォルト条件は存在しません。この出力はレベルセンスです。

rx_clk_out

stat_rx_bad_fcs[2-1:0] 出力

不正 FCS インジケーター。このバスの値は、 1 サイクルで受信したパケットの FCS が Stomped FCS ではなく不正な FCS であることを示します。Stomped FCS とは、期待される正常な FCS の各ビットを反転したものと定義されます。エラー条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

rx_clk_out

表 2‐9 : AXI4‐Stream インターフェイス ‐ RX パスの制御/ステータス信号 (続き)






その他のステータス/制御信号

表 2-10 に、その他のステータス I/O 信号および制御 I//O 信号を示します。

stat_rx_stomped_fcs[2-1:0] 出力

Stomped FCS インジケーター。このバスの値は、受信したパケットの FCS が Stomped FCS であることを示します。 Stomped FCS とは、期待される正常な FCS の各ビットを反転したものと定義されます。 Stomped 条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

rx_clk_out

stat_rx_truncated 出力

パケット切り捨てインジケーター。値が 1 の場合、現在転送中のパケットの長さがctl_rx_max_packet_len[14:0] を超えており、切り捨てられたことを示します。パケット切り捨ての条件が発生すると、この出力が 1 クロックサイクルの間パルスされます。連続するサイクルでパルスすることもできます。

rx_clk_out

stat_rx_internal_local_fault 出力

テストパターン生成または高ビットエラー率 (BER)のいずれかによって内部ローカルフォルトが生成されると、この信号が High になります。フォルト条件が続く間は、この信号は High のままです。

rx_clk_out

stat_rx_received_local_fault 出力

リンクパートナーから十分な数のローカルフォルトワードを受信して、 IEEE フォルトステートマシンによって指定されたフォルト条件がトリガーされると、この信号が High になります。フォルト条件が続く間は、この信号は High のままです。

rx_clk_out

stat_rx_hi_ber 出力

高ビットエラー率 (BER) インジケーター。値が 1 の場合、IEEE Std. 802.3 で定義された高 BER であることを示します。第 49.2.14 項で定義された MDIO レジスタビット 3.32.1 に対応します。この出力はレベルセンスです。

rx_clk_out

ctl_rx_custom_preamble_enable 入力この信号がアサートされると、 AXI4-Stream に現れるパケットのサイドバンド信号がプリアンブルになります。

rx_clk_out

表 2‐9 : AXI4‐Stream インターフェイス ‐ RX パスの制御/ステータス信号 (続き)


表 2‐10 : その他のステータス/制御ポート


dclk 入力

ダイナミックリコンフィギュレーションポート (DRP) のクロック入力。周波数要件は、該当するリリースの readme ファイルを参照してください。

「クロッキング」を参照。

stat_rx_valid_ctrl_code 出力有効な制御コードを含む PCS ブロックが受信されたことを示します。

rx_clk_out





ctl_local_loopback 入力

ループバックイネーブル。値が 1 の場合、第 49 項で定義されたループバックが有効になります。第 45 項で定義された MDIO(Management Data Input/Output) レジスタビット 3.0.14 に対応します。この入力は、対応するリセット入力がアサートされている場合にのみ変更可能です。

非同期

stat_rx_got_signal_os 出力

シグナル OS インジケーター。このビットのサンプル値が 1 の場合、シグナル OSワードを受信したことを示します。通常、イーサネットネットワークでシグナル OSを受信することはありません。

rx_clk_out

ctl_rx_process_lfi 入力

この入力が 1 に設定されている場合、 RXコアはトランシーバーから LF 制御コードが送信されることを予想し、それらを処理します。この入力が 0 に設定されている場合、 RX コアはトランシーバーから送信される LF 制御コードを無視します。

rx_clk_out

ctl_rx_test_pattern 入力

RX コアのテストパターンチェックイネーブル。値が 1 の場合、第 49 項で定義されたテストモードが有効になります。第45 項で定義された MDIO レジスタビット3.42.2 に対応します。スクランブルアイドルパターンをチェックします。

rx_clk_out

ctl_tx_test_pattern 入力

TX コアのテストパターン生成イネーブル。値が 1 の場合、第 49 項で定義されたテストモードが有効になります。第 45 項で定義された MDIO レジスタビット3.42.3 に対応します。スクランブルアイドルパターンを生成します。

tx_clk_out

stat_rx_test_pattern_mismatch[1-1:0] 出力

テストパターン不一致インクリメント。任意のサイクルにおいて、 RX コアで発生したテストパターン不一致の発生回数を 0以外の値で示します。この出力は、ctl_rx_test_pattern が 1 の場合のみアクティブです。この出力を使用して第 45 項で定義された MDIO レジスタを生成できます。この出力は 1 クロックサイクルの間、パルスされます。

rx_clk_out

ctl_rx_data_pattern_select 入力第 45 項で定義された MDIO レジスタビット 3.42.0 に対応します。

rx_clk_out

ctl_rx_test_pattern_enable

入力 RX コアのテストパターンイネーブル。値が1 の場合、テストモードが有効になります。

第 45 項で定義された MDIO レジスタビット 3.42.2 に対応します。 2 番目の優先権を持ちます。

rx_clk_out

ctl_tx_data_pattern_select 入力第 45 項で定義された MDIO レジスタビット 3.42.0 に対応します。

tx_clk_out

表 2‐10 : その他のステータス/制御ポート (続き)






ctl_tx_test_pattern_enable 入力 TX コアのテストパターン生成イネーブル。値が 1 の場合、テストモードが有効になります。


tx_clk_out

ctl_tx_test_pattern_seed_a[57:0] 入力第 45 項で定義された MDIO レジスタビット 3.34 ～ 3.37 に対応します。

tx_clk_out

ctl_tx_test_pattern_seed_b[57:0] 入力第 45 項で定義された MDIO レジスタビット 3.38 ～ 3.41 に対応します。

tx_clk_out

ctl_tx_test_pattern_select 入力第 45 項で定義された MDIO レジスタビット 3.42.1 に対応します。

tx_clk_out

表 2‐10 : その他のステータス/制御ポート (続き)






統計情報インターフェイスのポート

表 2-11 および表 2-12 に、統計情報インターフェイスの I/O ポートを示します。

表 2‐11 :統計情報インターフェイス – RX パス


stat_rx_total_bytes[4-1:0] 出力受信したすべてのバイトの数に応じてインクリメントします。

rx_clk_out

stat_rx_total_packets[2-1:0] 出力受信したすべてのパケットの数に応じてインクリメントします。

rx_clk_out

stat_rx_total_good_bytes[14-1:0] 出力

受信したすべての正常なバイトの数に応じてインクリメントします。パケットを完全に受信して、そのパケットにエラーが含まれない場合のみ 0 以外の値になります。

rx_clk_out

stat_rx_total_good_packets 出力

受信したすべての正常なパケットの数に応じてインクリメントします。パケットを完全に受信して、そのパケットにエラーが含まれない場合のみ 0 以外の値になります。

rx_clk_out

stat_rx_packet_bad_fcs 出力64 ～ ctl_rx_max_packet_len バイトで FCS (FrameCheck Sequence) エラーのあるパケットごとにインクリメントします。

rx_clk_out

stat_rx_packet_64_bytes 出力64 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。

rx_clk_out

stat_rx_packet_65_127_bytes 出力65 ～ 127 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。

rx_clk_out


rx_clk_out


rx_clk_out

stat_rx_packet_512_1023_bytes 出力512 ～ 1,023 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。

rx_clk_out

stat_rx_packet_1024_1518_bytes 出力1,024 ～ 1,518 バイトのパケット (正常パケットと不良パケットの両方) を受信するたびにインクリメントします。

rx_clk_out


rx_clk_out


rx_clk_out


rx_clk_out






rx_clk_out


rx_clk_out


rx_clk_out

stat_rx_packet_small 出力64 バイト未満の長さのすべてのパケットごとにインクリメントします。 64 バイト未満のパケットは破棄します。

rx_clk_out

stat_rx_packet_large 出力9,215 バイトを超える長さのすべてのパケットごとにインクリメントします。

rx_clk_out

stat_rx_unicast 出力正常なユニキャストパケットごとにインクリメントします。

rx_clk_out

stat_rx_multicast 出力正常なマルチキャストパケットごとにインクリメントします。

rx_clk_out

stat_rx_broadcast 出力正常なブロードキャストパケットごとにインクリメントします。

rx_clk_out

stat_rx_oversize 出力ctl_rx_max_packet_len を超える長さで FCS が正常なパケットごとにインクリメントします。

rx_clk_out

stat_rx_toolong 出力ctl_rx_max_packet_len を超える長さで FCS が正常および不正なパケットごとにインクリメントします。

rx_clk_out

stat_rx_undersize 出力stat_rx_min_packet_len より短い長さで FCS が正常なパケットごとにインクリメントします。

rx_clk_out

stat_rx_fragment 出力stat_rx_min_packet_len より短い長さで FCS の不正なパケットごとにインクリメントします。

rx_clk_out

stat_rx_vlan 出力good 802.1Q タグ付きの VLAN パケットごとにインクリメントします。

rx_clk_out

stat_rx_inrangeerr 出力Length フィールドがエラーのある FCS が正常なパケットごとにインクリメントします。

rx_clk_out

stat_rx_jabber 出力ctl_rx_max_packet_len を超える長さで FCS の不正なパケットごとにインクリメントします。

rx_clk_out

stat_rx_pause 出力FCS が正常な 802.3x MAC Pause パケットごとにインクリメントします。

rx_clk_out

stat_rx_user_pause 出力FCS が正常な優先ベース Pause パケットごとにインクリメントします。

rx_clk_out

stat_rx_bad_code[1-1:0] 出力

64B/66B 符号違反のたびにインクリメントします。この信号は、 RX PCS 受信ステートマシンが IEEE Std. 802.3 仕様で定義された RX_E ステートであることを示します。この出力を使用して第 45 項で定義された MDIO レジスタを生成できます。

rx_clk_out

表 2‐11 :統計情報インターフェイス – RX パス (続き)






stat_rx_bad_sfd 出力

不正な SFD のたびにインクリメントします。この信号は、受信したイーサネットパケットの前に有効な SFD があったかどうかを示します。値が 1 の場合、無効な SFD を受信したことを示します。

rx_clk_out

stat_rx_bad_preamble 出力

不正なプリアンブルのたびにインクリメントします。この信号は、受信したイーサネットパケットの前に有効なプリアンブルがあったかどうかを示します。値が 1 の場合、無効なプリアンブルを受信したことを示します。

rx_clk_out

表 2‐12 :統計情報インターフェイス – TX パス


stat_tx_total_bytes[4-1:0] 出力送信したすべてのバイトの数に応じてインクリメントします。

tx_clk_out

stat_tx_total_packets 出力送信したすべてのパケットの数に応じてインクリメントします。

tx_clk_out

stat_tx_total_good_bytes[14-1:0] 出力

送信したすべての正常なバイトの数に応じてインクリメントします。パケットを完全に送信して、そのパケットにエラーが含まれない場合のみ 0 以外の値になります。

tx_clk_out

stat_tx_total_good_packets 出力送信したすべての正常なパケットの数に応じてインクリメントします。

tx_clk_out

stat_tx_bad_fcs 出力64 バイトを超え、FCS エラーのあるパケットごとにインクリメントします。

tx_clk_out

stat_tx_packet_64_bytes 出力64 バイトのパケット (正常パケットと不良パケットの両方) を送信するたびにインクリメントします。

tx_clk_out

stat_tx_packet_65_127_bytes 出力65 ～ 127 バイトのパケット (正常パケットと不良パケットの両方) を送信するたびにインクリメントします。

tx_clk_out


tx_clk_out


tx_clk_out

stat_tx_packet_512_1023_bytes 出力512 ～ 1,023 バイトのパケット (正常パケットと不良パケットの両方) を送信するたびにインクリメントします。

tx_clk_out

stat_tx_packet_1024_1518_bytes 出力1,024 ～ 1,518 バイトのパケット (正常パケットと不良パケットの両方) を送信するたびにインクリメントします。

tx_clk_out

表 2‐11 :統計情報インターフェイス – RX パス (続き)







tx_clk_out


tx_clk_out


tx_clk_out


tx_clk_out


tx_clk_out


tx_clk_out

stat_tx_packet_small 出力64 バイト未満の長さのすべてのパケットごとにインクリメントします。

tx_clk_out

stat_tx_packet_large 出力9,215 バイトを超える長さのすべてのパケットごとにインクリメントします。

tx_clk_out

stat_tx_unicast 出力正常なユニキャストパケットごとにインクリメントします。

tx_clk_out

stat_tx_multicast 出力正常なマルチキャストパケットごとにインクリメントします。

tx_clk_out

stat_tx_broadcast 出力正常なブロードキャストパケットごとにインクリメントします。

tx_clk_out

stat_tx_vlan 出力good 802.1Q タグ付きの VLAN パケットごとにインクリメントします。

tx_clk_out

stat_tx_pause 出力FCS が正常な 802.3x MAC Pause パケットごとにインクリメントします。

tx_clk_out

stat_tx_user_pause 出力FCS が正常な優先ベース Pause パケットごとにインクリメントします。

tx_clk_out

stat_tx_frame_error 出力EOP (End of Packet) の中止を示す tx_errin がセットされたパケットごとにインクリメントします。

tx_clk_out

表 2‐12 :統計情報インターフェイス – TX パス (続き)






Pause インターフェイス

表 2-13 および表 2-15 に、 Pause インターフェイスの I/O ポートを示します。

表 2‐13 : Pause インターフェイス – 制御ポート


ctl_rx_pause_enable[9-1:0] 入力

RX Pause イネーブル信号。この入力を使用して、対応する優先度の Pause クォンタムの処理を有効にします。この信号は RX ユーザーインターフェイスにのみ影響し、Pause 処理ロジックには影響しません。

rx_clk_out

ctl_tx_pause_enable[9-1:0] 入力

TX Pause イネーブル信号。この入力を使用して、対応する優先度の Pause クォンタムの処理を有効にします。この信号は Pause パケットの送信をゲーティングします。

tx_clk_out

表 2‐14 : Pause インターフェイス – RX パス


ctl_rx_enable_gcp 入力値が 1 の場合、グローバル制御パケットの処理を有効にします。

rx_clk_out

ctl_rx_check_mcast_gcp 入力値が 1 の場合、グローバル制御マルチキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_ucast_gcp 入力値が 1 の場合、グローバル制御ユニキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_pause_da_ucast[47:0] 入力Pause 処理用のユニキャストデスティネーションアドレス。

rx_clk_out

ctl_rx_check_sa_gcp 入力値が 1 の場合、グローバル制御ソースアドレスの処理を有効にします。

rx_clk_out

ctl_rx_pause_sa[47:0] 入力 Pause 処理用のソースアドレス。 rx_clk_out

ctl_rx_check_etype_gcp 入力値が 1 の場合、グローバル制御 EtherType の処理を有効にします。

rx_clk_out

ctl_rx_check_opcode_gcp 入力値が 1 の場合、グローバル制御オペコードの処理を有効にします。

rx_clk_out

ctl_rx_opcode_min_gcp[15:0] 入力グローバル制御オペコードの小値。 rx_clk_out

ctl_rx_opcode_max_gcp[15:0] 入力グローバル制御オペコードの大値。 rx_clk_out

ctl_rx_etype_gcp[15:0] 入力グローバル制御処理用の EtherType フィールド。 rx_clk_out

ctl_rx_enable_pcp 入力値が 1 の場合、優先制御パケットの処理を有効にします。

rx_clk_out

ctl_rx_check_mcast_pcp 入力値が 1 の場合、優先制御マルチキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_ucast_pcp 入力値が 1 の場合、優先制御ユニキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out





ctl_rx_pause_da_mcast[47:0] 入力Pause 処理用のマルチキャストデスティネーションアドレス。

rx_clk_out

ctl_rx_check_sa_pcp 入力値が 1 の場合、優先制御ソースアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_etype_pcp 入力値が 1 の場合、優先制御 EtherType の処理を有効にします。

rx_clk_out

ctl_rx_etype_pcp[15:0] 入力優先制御処理用の EtherType フィールド。 rx_clk_out

ctl_rx_check_opcode_pcp 入力値が 1 の場合、優先制御オペコードの処理を有効にします。

rx_clk_out

ctl_rx_opcode_min_pcp[15:0] 入力優先制御オペコードの小値。 rx_clk_out

ctl_rx_opcode_max_pcp[15:0] 入力優先制御オペコードの大値。 rx_clk_out

ctl_rx_enable_gpp 入力値が 1 の場合、グローバル Pause パケットの処理を有効にします。

rx_clk_out

ctl_rx_check_mcast_gpp 入力値が 1 の場合、グローバル Pause マルチキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_ucast_gpp 入力値が 1 の場合、グローバル Pause ユニキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_sa_gpp 入力値が 1 の場合、グローバル Pause ソースアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_etype_gpp 入力値が 1 の場合、グローバル Pause EtherType の処理を有効にします。

rx_clk_out

ctl_rx_etype_gpp[15:0] 入力グローバル Pause 処理用の EtherType フィールド。

rx_clk_out

ctl_rx_check_opcode_gpp 入力値が 1 の場合、グローバル Pause オペコードの処理を有効にします。

rx_clk_out

ctl_rx_opcode_gpp[15:0] 入力グローバル Pause オペコードの値。 rx_clk_out

ctl_rx_enable_ppp 入力値が 1 の場合、優先 Pause パケットの処理を有効にします。

rx_clk_out

ctl_rx_check_mcast_ppp 入力値が 1 の場合、優先 Pause マルチキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_ucast_ppp 入力値が 1 の場合、優先 Pause ユニキャストデスティネーションアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_sa_ppp 入力値が 1 の場合、優先 Pause ソースアドレスの処理を有効にします。

rx_clk_out

ctl_rx_check_etype_ppp 入力値が 1 の場合、優先 Pause EtherType の処理を有効にします。

rx_clk_out

ctl_rx_etype_ppp[15:0] 入力優先 Pause 処理用の EtherType フィールド。 rx_clk_out

ctl_rx_check_opcode_ppp 入力値が 1 の場合、優先 Pause オペコードの処理を有効にします。

rx_clk_out

表 2‐14 : Pause インターフェイス – RX パス (続き)






ctl_rx_opcode_ppp[15:0] 入力優先 Pause オペコードの値。 rx_clk_out

stat_rx_pause_req[9-1:0] 出力

Pause 要求信号。有効な Pause フレームを受信すると、 RX はこのバスの対応するビットを 1にセットし、 Pause パケットの処理が完了するまで 1 のまま保持します。

rx_clk_out

ctl_rx_pause_ack[9-1:0] 入力Pause 肯定応答 (ACK) 信号。このバスは、ユーザーロジックから受信した Pause フレームに対して ACK を返すために使用します。

rx_clk_out

ctl_rx_check_ack 入力

肯定応答 (ACK) を待ちます。この入力が 1 に設定されていると、コアは Pause 処理用にctl_rx_pause_ack[8:0] バスを使用します。この入力が 0 に設定されていると、ctl_rx_pause_ack[8:0] は使用されません。

rx_clk_out

ctl_rx_forward_control 入力値が 1 の場合、コアは制御パケットを転送します。値が 0 の場合、コアは制御パケットを破棄します。

rx_clk_out

stat_rx_pause_valid[9-1:0] 出力

Pause パケットを受信し、stat_rx_pause_quanta[8:0][15:0] バスの関連するクォンタムが有効であり、 Pause 処理に使用する必要があることを示します。 802.3x MACPause パケットを受信した場合、ビット [8] は 1にセットされます。

rx_clk_out

stat_rx_pause_quanta[8:0][15:0] 出力

これらの 9 個のバスは、優先ベースの Pause 動作およびグローバル Pause 動作における 8 つの優先度対して受信したクォンタムを示します。802.3x MAC Pause パケットを受信した場合、このクォンタムが値 [8] に格納されます。

rx_clk_out

表 2‐15 : Pause インターフェイス – TX パス


ctl_tx_pause_req[9-1:0] 入力

このバスのビットが 1 の場合、コアはctl_tx_pause_quanta[8:0][15:0] バスの関連するクォンタム値を用いて Pause パケットを送信します。ビット [8] が 1 の場合、グローバルPause パケットが送信されます。それ以外のビットが 1 の場合、優先 Pause パケットが送信されます。

tx_clk_out

ctl_tx_pause_quanta[8:0][15:0] 入力

これらの 9 個のバスは、優先ベースの Pause動作およびグローバル Pause 動作における 8つの優先度に対して、送信されるクォンタムを示します。stat_tx_pause_quanta[8] の値はグローバル Pause 動作で使用されます。その他の値は、優先ベースの Pause 動作で使用されます。

tx_clk_out

表 2‐14 : Pause インターフェイス – RX パス (続き)






オートネゴシエーションポート

表 2-16 に、オートネゴシエーションに使用される追加ポートを示します。これらの信号は、 *wrapper.v 階層ファイルにあります。

ctl_tx_pause_refresh_timer[8:0][15:0] 入力

これらの 9 個のバスは、優先ベースの Pause 動作およびグローバル Pause 動作における 8 つの優先度に対して、Pause パケットを再送する時間を設定します。stat_tx_pause_refresh_timer[8] の値はグローバル Pause 動作で使用されます。その他の値は、優先ベースの Pause 動作で使用されます。

tx_clk_out

ctl_tx_da_gpp[47:0] 入力グローバル Pause パケット送信用のデスティネーションアドレス。

tx_clk_out

ctl_tx_sa_gpp[47:0] 入力グローバル Pause パケット送信用のソースアドレス。

tx_clk_out

ctl_tx_ethertype_gpp[15:0] 入力グローバル Pause パケット送信用のEtherType。

tx_clk_out

ctl_tx_opcode_gpp[15:0] 入力グローバル Pause パケット送信用のオペコード。

tx_clk_out

ctl_tx_da_ppp[47:0] 入力優先 Pause パケット送信用のデスティネーションアドレス。

tx_clk_out

ctl_tx_sa_ppp[47:0] 入力優先 Pause パケット送信用のソースアドレス。 tx_clk_out

ctl_tx_ethertype_ppp[15:0] 入力優先 Pause パケット送信用の EtherType。 tx_clk_out

ctl_tx_opcode_ppp[15:0] 入力優先 Pause パケット送信用のオペコード。 tx_clk_out

ctl_tx_resend_pause 入力

保留中の Pause パケットを再送します。この入力のサンプル値が 1 の場合、現在のパケット転送が完了するとただちに保留中のすべてのPause パケットが再送され、再送カウンターがリセットされます。この入力は、1 回に 1 サイクルのみパルスしてください。

tx_clk_out

stat_tx_pause_valid[9-1:0] 出力

このバスのビットが 1 の場合、 Integrated 100GEthernet コアが Pause パケットを送信したことを示します。ビット [8] が 1 の場合、グローバル Pause パケットが送信されたことを示します。それ以外のビットが 1 の場合、優先 Pauseパケットが送信されます。

tx_clk_out

表 2‐16 : オートネゴシエーション用の追加ポート


an_clk 入力オートネゴシエーション回路の入力クロック。周波数要件の詳細は、該当するリリースの readme ファイルを参照してください。


an_reset 入力非同期のアクティブ High リセット。非同期

表 2‐15 : Pause インターフェイス – TX パス (続き)






ctl_autoneg_enable 入力オートネゴシエーションのイネーブル信号。

an_clk

ctl_autoneg_bypass 入力オートネゴシエーションを無効にする入力で、オートネゴシエーション機能をバイパスします。この入力がアサートされると、オートネゴシエーションは無効になりますが、 PCS は出力に接続されて動作が可能です。

an_clk

ctl_an_nonce_seed[7:0] 入力 nonce フィールドの多項式ジェネレーターを初期化するための 8 ビットシードです。

an_clk

ctl_an_pseudo_sel 入力ビット 49 のランダムビットジェネレーター用の多項式ジェネレーターを選択します。この入力が 1 の場合、多項式は x7+x6+1 となります。この入力が 0 の場合、多項式は x7+x3+1 となります。

an_clk

ctl_restart_negotiation 入力この入力は、回路の現在のステートに関わらずオートネゴシエーションの再開をトリガーします。

an_clk

ctl_an_local_fault 入力この入力を使用して、送信リンクコードワードの local_fault ビットを設定します。

an_clk

Pause 機能をサポートする信号

ctl_an_pause 入力この入力を使用して、送信リンクコードワードの Pause ビット (C0) を設定します。コアが Pause をサポートしていない場合、この信号は現れない場合があります。

an_clk

ctl_an_asmdir 入力この入力を使用して、送信リンクコードワードの ASMDIR ビット (C1) を設定します。コアが Pause をサポートしていない場合、この信号は現れない場合があります。

an_clk

表 2‐16 : オートネゴシエーション用の追加ポート (続き)






Ability 信号入力

ctl_an_ability_1000base_kx 入力

これらの入力は Ethernet プロトコルの性能を特定します。この信号は送信リンクコードワードを介してリンクパートナーへ通知されます。この値が1 の場合、インターフェイスがそのプロトコルをサポートしていることを意味します。

an_clk

ctl_an_ability_100gbase_cr10 入力 an_clk


ctl_an_ability_100gbase_kp4 入力 an_clk

ctl_an_ability_100gbase_kr4 入力 an_clk

ctl_an_ability_10gbase_kr 入力 an_clk

ctl_an_ability_10gbase_kx4 入力 an_clk

ctl_an_ability_25gbase_cr 入力 an_clk


ctl_an_ability_25gbase_kr 入力 an_clk






ctl_an_fec_request 入力送信リンクコードワードの第 74 項FEC 要求ビットを制御するために使用されます。コアが第 74 項 FEC をサポートしていない場合、この信号は現れない場合があります。

an_clk

ctl_an_fec_ability_override 入力送信リンクコードワードの第 74 項FEC の Ability ビットを制御するために使用されます。この入力が 1 に設定されている場合、送信リンクコードワードの FEC Ability ビットがクリアされます。コアが第 74 項 FEC をサポートしていない場合、この信号は現れない場合があります。

an_clk

ctl_an_cl91_fec_ability 入力このビットは、第 91 項 FEC 機能のAbility を示します

an_clk

ctl_an_cl91_fec_request 入力このビットは、第 91 項 FEC 機能を要求する場合に使用されます。

an_clk







stat_an_link_cntl_1000base_kx[1:0] 出力

さまざまな Ethernet プロトコルに対応するオートネゴシエーションコントローラーからのリンク制御出力です。設定は次のとおりです。

• 00 : DISABLE 、PCS は接続されない。

• 01 : SCAN_FOR_CARRIER、 RX がPCS に接続される。

• 11 : ENABLE、ミッションモード動作用に PCS が接続される。

• 10 : 使用しない。

an_clk

stat_an_link_cntl_100gbase_cr10[1:0] 出力 an_clk


stat_an_link_cntl_100gbase_kp4[1:0] 出力 an_clk

stat_an_link_cntl_100gbase_kr4[1:0] 出力 an_clk

stat_an_link_cntl_10gbase_kr[1:0] 出力 an_clk

stat_an_link_cntl_10gbase_kx4[1:0] 出力 an_clk

stat_an_link_cntl_25gbase_cr[1:0] 出力 an_clk


stat_an_link_cntl_25gbase_kr[1:0] 出力 an_clk






stat_an_fec_enable 出力リンク上で第 74 項 FEC の使用を有効にするために使用します。

an_clk

stat_an_rs_fec_enable 出力リンク上で第 91 項 FEC の使用を有効にするために使用します。

an_clk

stat_an_tx_pause_enable 出力受信パスのデータフローを制御するために、送信パスのステーション間 (グローバル) での Pause パケット生成を有効にするために使用します。

an_clk

stat_an_rx_pause_enable 出力トランスミッターからのデータフローを制御するために、受信パスのステーション間 (グローバル) での Pauseパケット生成を有効にするために使用します。

an_clk

stat_an_autoneg_complete 出力オートネゴシエーションが完了し、PCS からの RX リンクステータスが受信されたことを示します。

an_clk

stat_an_parallel_detection_fault 出力オートネゴシエーション中のパラレル検出エラーを示します。

an_clk







stat_an_lp_ability_1000base_kx 出力

これらの信号は、リンクパートナーから示されるプロトコルを示します。出力信号 stat_an_lp_ability_valid がアサートされている場合、これらはすべて有効になります。値が 1 の場合、リンクパートナーがサポートするとおりにプロトコルが示されます。

an_clk

stat_an_lp_ability_100gbase_cr10 出力 an_clk


stat_an_lp_ability_100gbase_kp4 出力 an_clk

stat_an_lp_ability_100gbase_kr4 出力 an_clk

stat_an_lp_ability_10gbase_kr 出力 an_clk

stat_an_lp_ability_10gbase_kx4 出力 an_clk

stat_an_lp_ability_25gbase_cr 出力 an_clk

stat_an_lp_ability_25gbase_kr 出力 an_clk


stat_an_lp_ability_40gbase_kr4 出力 an_clk

stat_an_lp_ability_25gbase_cr1 出力リンクパートナーから示されるプロトコルを示します。出力信号stat_an_lp_extended_ability_valid がアサートされている場合に有効になります。値が 1 の場合、リンクパートナーがサポートするとおりにプロトコルが示されます。

an_clk

stat_an_lp_ability_25gbase_kr1 出力リンクパートナーから示されるプロトコルを示します。出力信号stat_an_lp_extended_ability_valid がアサートされている場合に有効になります。値が 1 の場合、リンクパートナーがサポートするとおりにプロトコルが示されます。

an_clk

stat_an_lp_ability_50gbase_cr2 出力リンクパートナーから示されるプロトコルを示します。出力信号stat_an_lp_extended_ability_valid がアサートされている場合に有効になります。値が 1 の場合、リンクパートナーがサポートするとおりにプロトコルが示されます。

an_clk

stat_an_lp_ability_50gbase_kr2 出力リンクパートナーから示されるプロトコルを示します。出力信号stat_an_lp_extended_ability_valid がアサートされている場合に有効になります。値が 1 の場合、リンクパートナーがサポートするとおりにプロトコルが示されます。

an_clk

stat_an_lp_pause 出力この信号は、リンクパートナーからの受信リンクコードワードに示されたPause ビット (C0) の値を示します。出力信号 stat_an_lp_ability_valid がアサートされている場合に有効になります。

an_clk







stat_an_lp_asm_dir 出力この信号は、リンクパートナーからの受信リンクコードワードに示されたASMDIR ビット (C1) の値を示します。出力信号 stat_an_lp_ability_validがアサートされている場合に有効になります。

an_clk

stat_an_lp_fec_ability 出力この信号は、リンクパートナーからの受信リンクコードワードに示されたFEC 機能の Ability ビットの値を示します。出力信号 stat_an_lp_ability_validがアサートされている場合に有効になります。

an_clk

stat_an_lp_fec_request 出力この信号は、リンクパートナーからの受信リンクコードワードに示されたFEC 要求ビットの値を示します。出力信号 stat_an_lp_ability_valid がアサートされている場合に有効になります。

an_clk

stat_an_lp_autoneg_able 出力この出力信号は、リンクパートナーがオートネゴシエーションを実行できることを示します。出力信号stat_an_lp_ability_valid がアサートされている場合に有効になります。

an_clk

stat_an_lp_ability_valid 出力この信号は、リンクパートナーの通知がすべて有効であることを示します。

an_clk

an_loc_np_data[47:0] 入力 Local Next Page コードワード。 loc_np入力が設定されている場合に使用される 48 ビットのコードワードです。このデータフィールドの、ビット位置 15、14、 12、および 11 のビット NP、 ACK、および T は、Next Page コードワードの一部として転送されません。これらのビットは、 ANIPC (Auto-NegotiationIntellectual Property Core) で生成されます。ただし、ビット位置 13 の MessageProtocol ビット (MP) は転送されます。

an_clk

an_lp_np_data[47:0] 出力 Link Partner Next Page Data。この 48ビットワードは ANIPC で駆動され、リモートリンクパートナーからの 48ビット Next Page コードワードを含んでいます。

an_clk

ctl_an_loc_np 入力 Local Next Page インジケーター。このビットが 1 の場合、 ANIPC は入力ピンloc_np_data の Next Page ワードをリモートリンクパートナーへ送信します。このビットが 0 の場合、 ANIPC はNext Page プロトコルを開始しません。リンクパートナーが送信する NextPage データを保持している場合に、loc_np ビットがクリアされると、ANIPC は Null メッセージページを送信します。

an_clk







ctl_an_lp_np_ack 入力 Link Partner Next Page Acknowledge。ANIPC への肯定応答信号で、出力ピンlp_np_data でリモートリンクパートナーからの Next Page データがローカルホストによって読み出されたことを示します。この信号が High に遷移すると、ANIPC はリンクパートナーに対して Next Page コードワードを受信したことを承認し、次のコードワードの送信を開始します。このとき、 ANIPCは新しい Next Page データが有効になるまで、 lp_np 信号を排除します。

an_clk

stat_an_loc_np_ack 出力この信号はローカルホストへの肯定応答信号で、入力ピン loc_np_data に現れる Local Next Page が読み出されたことを示します。この信号は、ANIPC が入力ピン loc_np_data の NextPage データをサンプルするときに、 1クロックサイクル間 High にパルスします。ローカルホストは、この信号のHigh 遷移を検出した場合、入力ピンloc_np_data の 48 ビット Next Pageコードワードを次に送信する 48 ビットコードワードに置き換える必要があります。次に送信する Next Pageデータがない場合は、 loc_np 入力をクリアする必要があります。

an_clk

stat_an_lp_np 出力 Link Partner Next Page。この信号は、出力ピン lp_np_data にリモートリンクパートナーからの有効な 48 ビットNext Page コードワードがあることを示します。 lp_np_ack 入力信号が Highに駆動されると、この信号が Low 駆動し、ローカルホストによって NextPage データが読み出されたことを示します。 lp_np_data 出力ピンに次のコードワードが有効になるまで、 Lowを保持し、lp_np 出力は再び High に遷移します。

an_clk

stat_an_lp_ability_extended_fec[1:0] 出力この出力は、拡張された FEC 機能のAbility が Schedule 3 の定義に従っていることを示します。

an_clk

stat_an_lp_extended_ability_valid 出力このビットが 1 の場合、検出された拡張機能 Ability が有効であることを示します。

an_clk

stat_an_lp_rf 出力このビットは、リンクパートナーのリモートフォルトを示します。

an_clk







リンクトレーニングのポート

表 2-17 にリンクトレーニングのポートを示します。

stat_an_start_tx_disable 出力 ctl_autoneg_enable が High でctl_autoneg_bypass が Low の場合、この信号はオートネゴシエーションのTX_DISABLE の開始時に 1 クロックサイクル間 High をパルスします。つまり、オートネゴシエーションがTX_DISABLE ステートに遷移すると、この出力が 1 クロックサイクル間High 駆動するため、事実上、オートネゴシエーションの開始を示します。

an_clk

stat_an_start_an_good_check 出力 ctl_autoneg_enable が High でctl_autoneg_bypass が Low の場合、この信号はオートネゴシエーションのAN_GOOD_CHECK の開始時に 1 クロックサイクル間 High をパルスします。つまり、オートネゴシエーションが AN_GOOD_CHECK ステートに遷移すると、この出力が 1 クロックサイクル間 High 駆動するため、事実上、リンクトレーニングの開始を示します。ただし、リンクトレーニングが無効の場合、つまり入力信号ctl_lt_training_enable が Low の場合、この出力は事実上ミッションモード動作の開始を示します。

an_clk

表 2‐17 : リンクトレーニングのポート


ctl_lt_training_enable 入力リンクトレーニングを有効にします。リンクトレーニングが無効の場合、すべてのPCS レーンはミッションモードで動作します。

tx_serdes_clk

ctl_lt_restart_training 入力この信号は、現在のステートに関わらずリンクトレーニングの再開をトリガーします。

tx_serdes_clk

ctl_lt_rx_trained[1-1:0] 入力この信号がアサートされると、受信 FIR (有限インパルス応答) フィルター係数がすべて設定され、トレーニングの受信部分が完了したことを示します。

tx_serdes_clk

stat_lt_signal_detect[1-1:0] 出力この信号は、各リンクトレーニングステートマシンが SEND_DATA ステートに遷移したことを示し、通常の PCS 動作が再開可能となります。

tx_serdes_clk







stat_lt_training[1-1:0] 出力この信号は、各リンクトレーニングステートマシンがリンクトレーニングを実行していることを示します。

tx_serdes_clk

stat_lt_training_fail[1-1:0] 出力この信号は、対応するリンクトレーニングステートマシンがトレーニング期間中にタイムアウトを検出した場合にアサートされます。

tx_serdes_clk

stat_lt_frame_lock[1-1:0] 出力リンクトレーニングが開始されると、これらの信号がアサートされ、各 PMD (物理媒体接続部) では対応するリンクトレーニングレシーバーがリンクパートナーとのフレーム同期を確立できます。

rx_serdes_clk

stat_lt_preset_from_rx[1-1:0] 出力この信号は、リンクパートナーから制御ブロックに受信したプリセット制御ビットの値を示します。

rx_serdes_clk

stat_lt_initialize_from_rx[1-1:0] 出力この信号は、リンクパートナーから制御ブロックに受信した初期化制御ビットの値を示します。

rx_serdes_clk

stat_lt_k_p1_from_rx0[1:0] 出力この 2 ビットフィールドは、リンクパートナーから制御ブロックに受信する際の、k+1 係数用のアップデート制御ビットを示します。

rx_serdes_clk

stat_lt_k0_from_rx0[1:0] 出力この 2 ビットフィールドは、リンクパートナーから制御ブロックに受信する際の、k0 係数用のアップデート制御ビットを示します。

rx_serdes_clk

stat_lt_k_m1_from_rx0[1:0] 出力この 2 ビットフィールドは、リンクパートナーから制御ブロックに受信する際の、k-1 係数用のアップデート制御ビットを示します。

rx_serdes_clk

stat_lt_stat_p1_from_rx0[1:0] 出力この 2 ビットフィールドは、リンクパートナーからステータスブロックに受信する際の、k+1 係数用のアップデートステータスビットを示します。

rx_serdes_clk

stat_lt_stat0_from_rx0[1:0] 出力この 2 ビットフィールドは、リンクパートナーからステータスブロックに受信する際の、 k0 係数用のアップデートステータスビットを示します。

rx_serdes_clk

stat_lt_stat_m1_from_rx0[1:0] 出力この 2 ビットフィールドは、リンクパートナーからステータスブロックに受信する際の、 k-1 係数用のアップデートステータスビットを示します。

rx_serdes_clk

ctl_lt_pseudo_seed0[10:0] 入力この 11 ビットは、トレーニングパターンジェネレーターのシード値を示します。

tx_serdes_clk

ctl_lt_preset_to_tx[1-1:0] 入力この信号は、トレーニングフレームの制御ブロックにあるリンクパートナーへ送信されるプリセットビット値を設定するために使用されます。

tx_serdes_clk

表 2‐17 : リンクトレーニングのポート (続き)






ポートの説明 – PCS バリアント型このセクションでは、 10G/25G PCS コアのポートについて説明します。これらは、 PCS のみのオプションが使用される場合のポートです。 FCS 機能はありません。 PCS には、 Pause および Flow Cotrol ポートは含まれません。システムインターフェイスは XXVMII です。表 2-18 に、 PCS バリアント型の I/O ポートを示します。

ctl_lt_initialize_to_tx[1-1:0] 入力この信号は、トレーニングフレームの制御ブロックにあるリンクパートナーへ送信される初期化ビット値を設定するために使用されます。

tx_serdes_clk

ctl_lt_k_p1_to_tx0[1:0] 入力この 2 ビットフィールドは、トレーニングフレームの制御ブロックにあるリンクパートナーへ送信される k+1係数アップデートフィールドの値を設定するために使用されます。

tx_serdes_clk

ctl_lt_k0_to_tx0[1:0] 入力この 2 ビットフィールドは、トレーニングフレームの制御ブロックにあるリンクパートナーへ送信される k0 係数アップデートフィールドの値を設定するために使用されます。

tx_serdes_clk

ctl_lt_k_m1_to_tx0[1:0] 入力この 2 ビットフィールドは、トレーニングフレームの制御ブロックにあるリンクパートナーへ送信される k-1係数アップデートフィールドの値を設定するために使用されます。

tx_serdes_clk

ctl_lt_stat_p1_to_tx0[1:0] 入力この 2 ビットフィールドは、トレーニングフレームのステータスブロックにあるリンクパートナーへ送信される k+1係数アップデートステータスの値を設定するために使用されます。

tx_serdes_clk

ctl_lt_stat0_to_tx0[1:0] 入力この 2 ビットフィールドは、トレーニングフレームのステータスブロックにあるリンクパートナーへ送信される k0 係数アップデートステータスの値を設定するために使用されます。

tx_serdes_clk

ctl_lt_stat_m1_to_tx0[1:0] 入力この 2 ビットフィールドは、トレーニングフレームのステータスブロックにあるリンクパートナーへ送信される k-1係数アップデートステータスの値を設定するために使用されます。

tx_serdes_clk

stat_lt_rx_sof[1-1:0] 出力この出力は、 RX SerDes クロックの 1 サイクル間 High に駆動されて、リンクトレーニングフレームの開始を示します。

rx_serdes_clk

表 2‐17 : リンクトレーニングのポート (続き)






表 2‐18 : PCS バリアント型の I/O ポート


stat_tx_local_fault 出力値が 1 の場合、送信エンコーダーのステートマシンが TX_INIT ステートであることを示します。この出力はレベルセンスです。

tx_mii_clk

ctl_rx_prbs31_test_pattern_enable 入力第 45 項で定義された MDIO レジスタビット 3.42.5 に対応します。 1 番初の優先権を持ちます。

rx_clk_out

ctl_rx_test_pattern_enable 入力 RX コアのテストパターンイネーブル。値が 1 の場合、テストモードが有効になります。


rx_clk_out

ctl_rx_data_pattern_select 入力第 45 項で定義された MDIO レジスタビット 3.42.0 に対応します。

rx_clk_out

ctl_rx_test_pattern 入力 RX コアがスクランブルアイドルパターンを受信するためのテストパターンイネーブル。 3 番目の優先権を持ちます。

rx_clk_out

ctl_tx_prbs31_test_pattern_enable 入力第 45 項で定義された MDIO レジスタビット 3.42.4 に対応します。 1 番初の優先権を持ちます。

tx_mii_clk

ctl_tx_test_pattern_enable 入力 TX コアのテストパターン生成イネーブル。値が 1 の場合、テストモードが有効になります。


tx_mii_clk

ctl_tx_test_pattern_select 入力第 45 項で定義された MDIO レジスタビット 3.42.1 に対応します。

tx_mii_clk

ctl_tx_data_pattern_select 入力第 45 項で定義された MDIO レジスタビット 3.42.0 に対応します。

tx_mii_clk

ctl_tx_test_pattern_seed_a[57:0] 入力第 45 項で定義された MDIO レジスタビット 3.34 ～ 3.37 に対応します。

tx_mii_clk

ctl_tx_test_pattern_seed_b[57:0] 入力第 45 項で定義された MDIO レジスタビット 3.38 ～ 3.41 に対応します。

tx_mii_clk

ctl_tx_test_pattern 入力 TX コアのスクランブルアイドルテストパターン生成イネーブル。値が 1 の場合、テストモードが有効になります。3 番目の優先権を持ちます。

tx_mii_clk





stat_rx_fifo_error 出力受信クロック補正 FIFO のエラーインジケーター。値が 1 の場合、クロック補正FIFO のアンダーフローまたはオーバーフローを示します。回復クロックとローカル基準クロックの PPM 誤差が ±200ppm を超える場合にのみ、この状況が生じます。

いかなるクロックサイクルでもこの出力は 1 としてサンプルされ、動作を再開するには対応するポートをリセットする必要があります。

rx_mii_clk

stat_rx_local_fault 出力値が 1 の場合、受信デコーダーのステートマシンが RX_INIT ステートであることを示します。

この出力はレベルセンスです。

rx_clk_out

stat_rx_hi_ber 出力高ビットエラー率 (BER) インジケーター。値が 1 の場合、 802.3 で定義された高 BERであることを示します。

第 45 項で定義された MDIO レジスタビット 3.32.1 に対応します。


rx_clk_out

stat_rx_block_lock[1-1:0] 出力各 PCS レーンのブロックロックステータス。値が 1 の場合、対応するレーンが第 49項の定義に従ってブロックロックを達成していることを示します。

第 45 項で定義された MDIO レジスタビット 3.50.7:0 および 3.51.11:0 に対応します。


rx_clk_out

stat_rx_error 出力テストパターン不一致インクリメント。任意のサイクルにおいて、 RX コアで発生したテストパターン不一致の発生回数を 0以外の値で示します。

この出力は、 ctl_rx_test_pattern が 1 の場合のみアクティブです。

この出力を使用して、第 45 項で定義されたMDIO レジスタ 3.43.15:0 を生成できます。

この出力は 1 クロックサイクルの間、パルスされます。

rx_clk_out

stat_rx_valid_ctrl_code 出力有効な制御コードを含む PCS ブロックが受信されたことを示します。

rx_clk_out

stat_rx_error_valid 出力インクリメント有効インジケーター。いずれのクロックサイクルでも、この信号が 1の場合には stat_rx_error_valid[0:0] の値が有効になります。

rx_clk_out

stat_rx_bad_code 出力 64B/66B 符号違反のたびにインクリメントします。この信号は、無効なブロックで受信した 64b/66b ワードの数を示し、不正な 64b/66b ブロックシーケンスが検出されたことを示します。

この出力を使用して第 45 項で定義されたMDIO レジスタ 3.33:7:0 を生成できます。

rx_clk_out

表 2‐18 : PCS バリアント型の I/O ポート (続き)






トランシーバーインターフェイスのポート

表 2-19 に、トランシーバーの I/O ポートを示します。

XGMII/XXVGMII インターフェイスのポート

表 2-20 に、 XGMII/XXVGMII の I/Oンポートを示します。

stat_rx_bad_code_valid 出力インクリメント有効インジケーター。いずれのクロックサイクルでも、この信号が 1の場合には stat_rx_bad_code[0:0] の値が有効になります。

rx_clk_out

stat_rx_framing_err 出力不正な同期ヘッダービットが検出されるたびにインクリメントします。このバスの値は、対応する stat_rx_framing_err_valid が 1 を示しているそのサイクルでのみ有効です。

rx_clk_out

stat_rx_framing_err_valid 出力インクリメント有効インジケーター。いずれのクロックサイクルでも、この信号が 1の場合には stat_rx_framing_err[0:0] の値が有効になります。

rx_clk_out

表 2‐19 : トランシーバーの I/O


GT_reset 入力

トラシーバースタートアップ FSM のアクティブ Highのリセット。この信号は、10G/25G Ethernet IP コア全体のリセットシーケンスも開始することに留意してください。

非同期

refclk_n0 入力 SerDes の差動基準クロック入力 (負の位相)。「クロッキング」を参照。

refclk_p0 入力 SerDes の差動基準クロック入力 (負の位相)。「クロッキング」を参照。

rx_serdes_data_n0 入力ラインからのシリアルデータ (差動信号の負の位相)。「クロッキング」を参照。

rx_serdes_data_p0 入力ラインからのシリアルデータ (差動信号の正の位相)。「クロッキング」を参照。

tx_serdes_data_n0 出力ラインへのシリアルデータ (差動信号の負の位相)。「クロッキング」を参照。

tx_serdes_data_p0 出力ラインへのシリアルデータ (差動信号の正の位相)。「クロッキング」を参照。

tx_serdes_clkout 出力この信号がある場合は、 tx_clk_out と同じです。「クロッキング」を参照。

表 2‐18 : PCS バリアント型の I/O ポート (続き)






その他のステータス/制御ポート

表 2-21 に、その他のステータス /制御ポートを示します。

レジスタ空間10/25 G Ethernet は、オプションとして AXI4-Lite レジスタを使用してコンフィギュレーション信号およびステータス信号へアクセス可能です。

AXI4‐Lite のポート

表 2-22 に、 AXI プロセッサインターフェイス用のポートリストを示します。

表 2‐20 : XGMII/XXVGMII インターフェイスのポート


rx_mii_d[64-1:0] 出力受信 XGMII/XXVGMII データバス。 rx_mii_clk

rx_mii_c[8-1:0] 出力受信 XGMII/XXVGMII 制御バス。 rx_mii_clk

rx_mii_clk 入力受信 XGMII/XXVGMII クロック入力。「クロッキング」を参照。

tx_mii_d[64-1:0] 入力送信 XGMII/XXVGMII データバス。 tx_mii_clk

tx_mii_c[8-1:0] 入力送信 XGMII/XXVGMII 制御バス。 tx_mii_clk

rx_clk_out 出力 RX PCS 統計用の基準クロック。「クロッキング」を参照。

tx_clk_out (ortx_mii_clk) 出力

この出力は、 TX mii バスにクロックを供給するために使用されます。この信号の立ち上がりエッジでデータが駆動されます。


rx_mii_reset 入力 RX mii インターフェイスのリセット入力。非同期

tx_mii_reset 入力 TX mii インターフェイスのリセット入力。非同期

表 2‐21 : その他のステータス/制御ポート


dclk 入力 DRP クロック入力。周波数要件は、該当するリリースのreadme ファイルを参照してください。


ctl_local_loopback 入力この信号が High の場合、トランシーバーは PMA ループバックステートになります。

非同期

表 2‐22 : AXI のポート

信号方向説明

s_axi_aclk 入力 AXI4-Lite クロック。範囲 : 10MHz ～ 300MHz

s_axi_aresetn 入力非同期のアクティブ Low リセット

s_axi_awaddr[31:0] 入力書き込みアドレスバス





AXI4 バスの動作の詳細は、『Xilinx AXI Memory-Mapped Protocol v1.8』を参照してください。

すでに述べたとおり、統計カウンターを読み出すには、コンフィギュレーションレジスタ TICK_REG の代わりに上位信号 pm_tick を使用できます。この場合、レジスタ MODE_REG のビット 30 が 0 に設定されている必要があります。 1 に設定されている場合は、 tick_reg を使用して統計カウンター値が読み出されます。

s_axi_awvalid 入力書き込みアドレスの Valid 信号

s_axi_awready 出力書き込みアドレスの ACK 信号

s_axi_wdata[31:0] 入力書き込みデータバス

s_axi_wstrb[3:0] 入力データバスのバイトレーン用ストローブ信号

s_axi_wvalid 出力書き込みデータの Valid 信号

s_axi_wready 出力書き込みデータの ACK 信号

s_axi_bresp[1:0] 出力書き込みトランザクションの応答信号

s_axi_bvalid 出力書き込み応答の Valid 信号

s_axi_bready 入力書き込み応答の ACK 信号

s_axi_araddr[31:0] 入力読み出しアドレスバス

s_axi_arvalid 入力読み出しアドレスの Valid 信号

s_axi_arready 出力読み出しアドレスの ACK 信号

s_axi_rdata[31:0] 出力読み出しデータ出力

s_axi_rresp[1:0] 出力読み出しデータの応答信号

s_axi_rvalid 出力読み出しデータ /応答の Valid 信号

s_axi_rready 入力読み出しデータの ACK 信号

pm_tick 入力統計カウンターの値を読み出すための上位信号です。 MODE_REG[30] が 0に設定されている必要があります。

表 2‐22 : AXI のポート (続き)

信号方向説明





コンフィギュレーションレジスタマップ

コンフィギュレーション空間を使用することで、ソフトウェアはユーザーのさまざまな使用ケースに応じて IP コアを構成できるようになります。一部の機能はオプションであり、指定したレジスタは特定の変数では有効でない場合があります。この場合に該当するレジスタは Reserved となります。

プログラムしたコンフィギュレーションを有効にするには、アクティブ High の tx_reset および rx_reset を生成する必要があります。

表 2‐23 : コンフィギュレーションレジスタマップ

16 進数アドレス

レジスタ名/説明のリンク先備考

0x0000 「GT_RESET_REG : 0000」

0x0004 「RESET_REG : 0004」

0x0008 「MODE_REG : 0008」

0x000C 「CONFIGURATION_TX_REG1: 000C」

0x0014 「CONFIGURATION_RX_REG1: 0014」

0x0018 「CONFIGURATION_RX_MTU : 0018」 MAC+PCS の場合のみ

0x001C 「CONFIGURATION_VL_LENGTH_REG : 001C」

0x0020 「TICK_REG : 0020」

0x0024 「CONFIGURATION_REVISION_REG : 0024」

0x0028 「CONFIGURATION_TX_TEST_PAT_SEED_A_LSB : 0028」

0x002C 「CONFIGURATION_TX_TEST_PAT_SEED_A_MSB : 002C」

0x0030 「CONFIGURATION_TX_TEST_PAT_SEED_B_LSB : 0030」

0x0034 「CONFIGURATION_TX_TEST_PAT_SEED_B_MSB : 0034」

0x0038 「CONFIGURATION_1588_REG : 0038」 MAC+PCS の場合のみ

0x0040 「CONFIGURATION_TX_FLOW_CONTROL_REG1 : 0040」 MAC+PCS の場合のみ

0x0044 「CONFIGURATION_TX_FLOW_CONTROL_REFRESH_REG1 : 0044」 MAC+PCS の場合のみ


0x004C 「CONFIGURATION_TX_FLOW_CONTROL_REFRESH_REG3 : 004C」 MAC+PCS の場合のみ



0x0058 「CONFIGURATION_TX_FLOW_CONTROL_QUANTA_REG1 : 0058」 MAC+PCS の場合のみ

0x005C 「CONFIGURATION_TX_FLOW_CONTROL_QUANTA_REG2 : 005C」 MAC+PCS の場合のみ




0x006C 「CONFIGURATION_TX_FLOW_CONTROL_PPP_ETYPE_OP_REG : 006C」 MAC+PCS の場合のみ

0x0070 「CONFIGURATION_TX_FLOW_CONTROL_GPP_ETYPE_OP_REG : 0070」 MAC+PCS の場合のみ

0x0074 「CONFIGURATION_TX_FLOW_CONTROL_GPP_DA_REG_LSB : 0074」 MAC+PCS の場合のみ





0x0078 「CONFIGURATION_TX_FLOW_CONTROL_GPP_DA_REG_MSB : 0078」 MAC+PCS の場合のみ

0x007C 「CONFIGURATION_TX_FLOW_CONTROL_GPP_SA_REG_LSB : 007C」 MAC+PCS の場合のみ

0x0080 「CONFIGURATION_TX_FLOW_CONTROL_GPP_SA_REG_MSB : 0080」 MAC+PCS の場合のみ

0x0084 「CONFIGURATION_TX_FLOW_CONTROL_PPP_DA_REG_LSB : 0084」 MAC+PCS の場合のみ

0x0088 「CONFIGURATION_TX_FLOW_CONTROL_PPP_DA_REG_MSB : 0088」 MAC+PCS の場合のみ

0x008C 「CONFIGURATION_TX_FLOW_CONTROL_PPP_SA_REG_LSB : 008C」 MAC+PCS の場合のみ

0x0090 「CONFIGURATION_TX_FLOW_CONTROL_PPP_SA_REG_MSB : 0090」 MAC+PCS の場合のみ

0x0094 「CONFIGURATION_RX_FLOW_CONTROL_REG1: 0094」 MAC+PCS の場合のみ

0x0098 「CONFIGURATION_RX_FLOW_CONTROL_REG2 : 0098」 MAC+PCS の場合のみ

0x009C 「CONFIGURATION_RX_FLOW_CONTROL_PPP_ETYPE_OP_REG : 009C」 MAC+PCS の場合のみ

0x00A0 「CONFIGURATION_RX_FLOW_CONTROL_GPP_ETYPE_OP_REG : 00A0」 MAC+PCS の場合のみ

0x00A4 「CONFIGURATION_RX_FLOW_CONTROL_GCP_PCP_TYPE_REG : 00A4」 MAC+PCS の場合のみ

0x00A8 「CONFIGURATION_RX_FLOW_CONTROL_PCP_OP_REG : 00A8」 MAC+PCS の場合のみ

0x00AC 「CONFIGURATION_RX_FLOW_CONTROL_GCP_OP_REG : 00AC」 MAC+PCS の場合のみ

0x00B0 「CONFIGURATION_RX_FLOW_CONTROL_DA_REG1_LSB : 00B0」 MAC+PCS の場合のみ

0x00B4 「CONFIGURATION_RX_FLOW_CONTROL_DA_REG1_MSB : 00B4」 MAC+PCS の場合のみ

0x00B8 「CONFIGURATION_RX_FLOW_CONTROL_DA_REG2_LSB : 00B8」 MAC+PCS の場合のみ

0x00BC 「CONFIGURATION_RX_FLOW_CONTROL_DA_REG2_MSB : 00BC」 MAC+PCS の場合のみ

0x00C0 「CONFIGURATION_RX_FLOW_CONTROL_SA_REG1_LSB : 00C0」 MAC+PCS の場合のみ

0x00C4 「CONFIGURATION_RX_FLOW_CONTROL_SA_REG1_MSB : 00C4」 MAC+PCS の場合のみ

0x00D0 「CONFIGURATION_RSFEC_REG : 00D0」

0x00D4 「CONFIGURATION_FEC_REG : 00D4」

0x00E0 「CONFIGURATION_AN_CONTROL_REG1 : 00E0」

0x00E4 「CONFIGURATION_AN_CONTROL_REG2 : 00E4」

0x00F8 「CONFIGURATION_AN_ABILITY : 00F8」

0x0100 「CONFIGURATION_LT_CONTROL_REG1: 0100」

0x0104 「CONFIGURATION_LT_TRAINED_REG : 0104」

0x0108 「CONFIGURATION_LT_PRESET_REG : 0108」

0x010C 「CONFIGURATION_LT_INIT_REG : 010C」

0x0110 「CONFIGURATION_LT_SEED_REG0 : 0110」

0x0130 「CONFIGURATION_LT_COEFFICIENT_REG0 : 0130」

表 2‐23 : コンフィギュレーションレジスタマップ (続き)







ステータスレジスタマップ

ステータスレジスタは、システムの状態を示します。これらのレジスタ読み出し専用であり、読み出し動作によってクリアされます。

統計カウンター

統計カウンターは、トラフィックやエラーカウンター値を分類したヒストグラムを提供します。これらのカウンターは、 pm_tick を 1 に設定、または TICK_REG に 1 を書き込むことで (MODE_REG[30] の値に依存) 読み出すことができます。MODE_REG[30] = 0 の場合は、pm_tick が読み出しに使用され、MODE_REG[30] = 1 の場合は TICK_REGが使用されます (1 = デフォルト )。

カウンターは、内部アキュムレータを使用します。 TICK_REG レジスタへの書き込みを実行すると、累積されたカウント値が読み出し可能な STAT_*_MSB/LSB レジスタにプッシュされ、同時にアキュムレータがクリアされます。その後、 STAT_*_MSB/LSB レジスタの読み出しが可能になります。このようにして、統計カウンターに格納されたすべての値で時間的に等間隔のスナップショットが作成されます。

STAT_CYCLE_COUNT_MSB/LSB レジスタには、 TICK_REG 書き込み間の RX コアクロックサイクル数の値が含まれます。これによって、時間間隔ベースの統計が簡単に作成されます。

表 2‐24 : ステータスレジスタマップ



0x0400 「STAT_TX_STATUS_REG1 : 0400」

0x0404 「STAT_RX_STATUS_REG1: 0404」

0x0408 「STAT_STATUS_REG1 : 0408」

0x040C 「STAT_RX_BLOCK_LOCK_REG : 040C」

0x0444 「STAT_RX_RSFEC_STATUS_REG : 0444」

0x0448 「STAT_RX_FEC_STATUS_REG : 0448」

0x044C 「STAT_TX_RSFEC_STATUS_REG : 044C」

0x0450 「STAT_TX_FLOW_CONTROL_REG1: 0450」 MAC+PCS の場合のみ

0x0454 「STAT_RX_FLOW_CONTROL_REG1 : 0454」 MAC+PCS の場合のみ

0x0458 「STAT_AN_STATUS : 0458」

0x045C 「STAT_AN_ABILITY : 045C」

0x0460 「STAT_AN_LINK_CTL : 0460」

0x0464 「STAT_LT_STATUS_REG1: 0464」

0x0468 「STAT_LT_STATUS_REG2: 0468」

0x046C 「STAT_LT_STATUS_REG3 : 046C」

0x0470 「STAT_LT_STATUS_REG4 : 0470」

0x0474 「STAT_LT_COEFFICIENT0_REG : 0474」

0x0494 「STAT_RX_VALID_CTRL_CODE : 0494」





表 2‐25 :統計カウンター

16 進数アドレスレジスタ名/説明のリンク先備考

0x0500 「STATUS_CYCLE_COUNT_LSB : 0500」

0x0504 「STATUS_CYCLE_COUNT_MSB : 0504」

0x0648 「STAT_RX_FRAMING_ERR_LSB : 0648」

0x064C 「STAT_RX_FRAMING_ERR_MSB : 064C」

0x0660 「STAT_RX_BAD_CODE_LSB : 0660」

0x0664 「STAT_RX_BAD_CODE_MSB : 0664」

0x0668 「STAT_RX_ERROR_LSB : 0668」 PCS の場合のみ

0x066C 「STAT_RX_ERROR_MSB : 066C」 PCS の場合のみ

0x0670 「STAT_RX_RSFEC_CORRECTED_CW_INC_LSB : 0670」

0x0674 「STAT_RX_RSFEC_CORRECTED_CW_INC_MSB : 0674」

0x0678 「STAT_RX_RSFEC_UNCORRECTED_CW_INC_LSB : 0678」

0x067C 「STAT_RX_RSFEC_UNCORRECTED_CW_INC_MSB : 067C」

0x0680 「STAT_RX_RSFEC_ERR_COUNT0_INC_LSB : 0680」

0x0684 「STAT_RX_RSFEC_ERR_COUNT0_INC_MSB : 0684」

0x06A0 「STAT_TX_FRAME_ERROR_LSB : 06A0」 MAC+PCS の場合のみ

0x06A4 「STAT_TX_FRAME_ERROR_MSB : 06A4」 MAC+PCS の場合のみ

0x0700 「STAT_TX_TOTAL_PACKETS_LSB : 0700」 MAC+PCS の場合のみ

0x0704 「STAT_TX_TOTAL_PACKETS_MSB : 0704」 MAC+PCS の場合のみ

0x0708 「STAT_TX_TOTAL_GOOD_PACKETS_LSB : 0708」 MAC+PCS の場合のみ

0x070C 「STAT_TX_TOTAL_GOOD_PACKETS_MSB : 070C」 MAC+PCS の場合のみ

0x0710 「STAT_TX_TOTAL_BYTES_LSB : 0710」 MAC+PCS の場合のみ

0x0714 「STAT_TX_TOTAL_BYTES_MSB : 0714」 MAC+PCS の場合のみ

0x0718 「STAT_TX_TOTAL_GOOD_BYTES_LSB : 0718」 MAC+PCS の場合のみ

0x071C 「STAT_TX_TOTAL_GOOD_BYTES_MSB : 071C」 MAC+PCS の場合のみ

0x0720 「STAT_TX_PACKET_64_BYTES_LSB: 0720」 MAC+PCS の場合のみ

0x0724 「STAT_TX_PACKET_64_BYTES_MSB: 0724」 MAC+PCS の場合のみ

0x0728 「STAT_TX_PACKET_65_127_BYTES_LSB: 0728」 MAC+PCS の場合のみ

0x072C 「STAT_TX_PACKET_65_127_BYTES_MSB : 072C」 MAC+PCS の場合のみ

0x0730 「STAT_TX_PACKET_128_255_BYTES_LSB : 0730」 MAC+PCS の場合のみ

0x0734 「STAT_TX_PACKET_128_255_BYTES_MSB : 0734」 MAC+PCS の場合のみ




0x0744 「STAT_TX_PACKET_512_1023_BYTES_MSB: 0744」 MAC+PCS の場合のみ








0x0754 「STAT_TX_PACKET_1519_1522_BYTES_MSB : 0754」 MAC+PCS の場合のみ


0x075C 「STAT_TX_PACKET_1523_1548_BYTES_MSB: 075C」 MAC+PCS の場合のみ









0x0780 「STAT_TX_PACKET_LARGE_LSB : 0780」 MAC+PCS の場合のみ

0x0784 「STAT_TX_PACKET_LARGE_MSB : 0784」 MAC+PCS の場合のみ

0x0788 「STAT_TX_PACKET_SMALL_LSB : 0788」 MAC+PCS の場合のみ

0x078C 「STAT_TX_PACKET_SMALL_MSB : 078C」 MAC+PCS の場合のみ

0x07B8 「STAT_TX_BAD_FCS_LSB : 07B8」 MAC+PCS の場合のみ

0x07BC 「STAT_TX_BAD_FCS_MSB : 07BC」 MAC+PCS の場合のみ

0x07D0 「STAT_TX_UNICAST_LSB : 07D0」 MAC+PCS の場合のみ

0x07D4 「STAT_TX_UNICAST_MSB : 07D4」 MAC+PCS の場合のみ

0x07D8 「STAT_TX_MULTICAST_LSB : 07D8」 MAC+PCS の場合のみ

0x07DC 「STAT_TX_MULTICAST_MSB : 07DC」 MAC+PCS の場合のみ

0x07E0 「STAT_TX_BROADCAST_LSB : 07E0」 MAC+PCS の場合のみ

0x07E4 「STAT_TX_BROADCAST_MSB : 07E4」 MAC+PCS の場合のみ

0x07E8 「STAT_TX_VLAN_LSB : 07E8」 MAC+PCS の場合のみ

0x07EC 「STAT_TX_VLAN_MSB : 07EC」 MAC+PCS の場合のみ

0x07F0 「STAT_TX_PAUSE_LSB : 07F0」 MAC+PCS の場合のみ

0x07F4 「STAT_TX_PAUSE_MSB : 07F4」 MAC+PCS の場合のみ

0x07F8 「STAT_TX_USER_PAUSE_LSB : 07F8」 MAC+PCS の場合のみ

0x07FC 「STAT_TX_USER_PAUSE_MSB : 07FC」 MAC+PCS の場合のみ

0x0808 「STAT_RX_TOTAL_PACKETS_LSB : 0808」 MAC+PCS の場合のみ

0x080C 「STAT_RX_TOTAL_PACKETS_MSB : 080C」 MAC+PCS の場合のみ

0x0810 「STAT_RX_TOTAL_GOOD_PACKETS_LSB : 0810」 MAC+PCS の場合のみ

0x0814 「STAT_RX_TOTAL_GOOD_PACKETS_MSB : 0814」 MAC+PCS の場合のみ

0x0818 「STAT_RX_TOTAL_BYTES_LSB : 0818」 MAC+PCS の場合のみ

表 2‐25 :統計カウンター (続き)






0x081C 「STAT_RX_TOTAL_BYTES_MSB : 081C」 MAC+PCS の場合のみ

0x0820 「STAT_RX_TOTAL_GOOD_BYTES_LSB : 0820」 MAC+PCS の場合のみ

0x0824 「STAT_RX_TOTAL_GOOD_BYTES_MSB : 0824」 MAC+PCS の場合のみ

0x0828 「STAT_RX_PACKET_64_BYTES_LSB: 0828」 MAC+PCS の場合のみ

0x082C 「STAT_RX_PACKET_64_BYTES_MSB : 082C」 MAC+PCS の場合のみ

0x0830 「STAT_RX_PACKET_65_127_BYTES_LSB: 0830」 MAC+PCS の場合のみ

0x0834 「STAT_RX_PACKET_65_127_BYTES_MSB : 0834」 MAC+PCS の場合のみ

0x0838 「STAT_RX_PACKET_128_255_BYTES_LSB : 0838」 MAC+PCS の場合のみ

0x083C 「STAT_RX_PACKET_128_255_BYTES_MSB : 083C」 MAC+PCS の場合のみ





0x0850 「STAT_RX_PACKET_1024_1518_BYTES_LSB: 0850」 MAC+PCS の場合のみ



0x085C 「STAT_RX_PACKET_1519_1522_BYTES_MSB: 085C」 MAC+PCS の場合のみ











0x0888 「STAT_RX_PACKET_LARGE_LSB : 0888」 MAC+PCS の場合のみ

0x088C 「STAT_RX_PACKET_LARGE_MSB : 088C」 MAC+PCS の場合のみ

0x0890 「STAT_RX_PACKET_SMALL_LSB : 0890」 MAC+PCS の場合のみ

0x0894 「STAT_RX_PACKET_SMALL_MSB : 0894」 MAC+PCS の場合のみ

0x0898 「STAT_RX_UNDERSIZE_LSB : 0898」 MAC+PCS の場合のみ

0x089C 「STAT_RX_UNDERSIZE_MSB : 089C」 MAC+PCS の場合のみ

0x08A0 「STAT_RX_FRAGMENT_LSB : 08A0」 MAC+PCS の場合のみ

0x08A4 「STAT_RX_FRAGMENT_MSB : 08A4」 MAC+PCS の場合のみ

0x08A8 「STAT_RX_OVERSIZE_LSB : 08A8」 MAC+PCS の場合のみ







0x08AC 「STAT_RX_OVERSIZE_MSB : 08AC」 MAC+PCS の場合のみ

0x08B0 「STAT_RX_TOOLONG_LSB : 08B0」 MAC+PCS の場合のみ

0x08B4 「STAT_RX_TOOLONG_MSB : 08B4」 MAC+PCS の場合のみ

0x08B8 「STAT_RX_JABBER_LSB : 08B8」 MAC+PCS の場合のみ

0x08BC 「STAT_RX_JABBER_MSB : 08BC」 MAC+PCS の場合のみ

0x08C0 「STAT_RX_BAD_FCS_LSB : 08C0」 MAC+PCS の場合のみ

0x08C4 「STAT_RX_BAD_FCS_MSB : 08C4」 MAC+PCS の場合のみ

0x08C8 「STAT_RX_PACKET_BAD_FCS_LSB : 08C8」 MAC+PCS の場合のみ

0x08CC 「STAT_RX_PACKET_BAD_FCS_MSB : 08CC」 MAC+PCS の場合のみ

0x08D0 「STAT_RX_STOMPED_FCS_LSB : 08D0」 MAC+PCS の場合のみ

0x08D4 「STAT_RX_STOMPED_FCS_MSB : 08D4」 MAC+PCS の場合のみ

0x08D8 「STAT_RX_UNICAST_LSB : 08D8」 MAC+PCS の場合のみ

0x08DC 「STAT_RX_UNICAST_MSB : 08DC」 MAC+PCS の場合のみ

0x08E0 「STAT_RX_MULTICAST_LSB : 08E0」 MAC+PCS の場合のみ

0x08E4 「STAT_RX_MULTICAST_MSB : 08E4」 MAC+PCS の場合のみ

0x08E8 「STAT_RX_BROADCAST_LSB : 08E8」 MAC+PCS の場合のみ

0x08EC 「STAT_RX_BROADCAST_MSB : 08EC」 MAC+PCS の場合のみ

0x08F0 「STAT_RX_VLAN_LSB : 08F0」 MAC+PCS の場合のみ

0x08F4 「STAT_RX_VLAN_MSB : 08F4」 MAC+PCS の場合のみ

0x08F8 「STAT_RX_PAUSE_LSB : 08F8」 MAC+PCS の場合のみ

0x08FC 「STAT_RX_PAUSE_MSB : 08FC」 MAC+PCS の場合のみ

0x0900 「STAT_RX_USER_PAUSE_LSB : 0900」 MAC+PCS の場合のみ

0x0904 「STAT_RX_USER_PAUSE_MSB : 0904」 MAC+PCS の場合のみ

0x0908 「STAT_RX_INRANGEERR_LSB : 0908」 MAC+PCS の場合のみ

0x090C 「STAT_RX_INRANGEERR_MSB : 090C」 MAC+PCS の場合のみ

0x0910 「STAT_RX_TRUNCATED_LSB : 0910」 MAC+PCS の場合のみ

0x0914 「STAT_RX_TRUNCATED_MSB : 0914」 MAC+PCS の場合のみ

0x0918 「STAT_RX_TEST_PATTERN_MISMATCH_LSB : 0918」 MAC+PCS の場合のみ

0x091C 「STAT_RX_TEST_PATTERN_MISMATCH_MSB : 091C」 MAC+PCS の場合のみ

0x0920 「STAT_FEC_INC_CORRECT_COUNT_LSB : 0920」

0x0924 「STAT_FEC_INC_CORRECT_COUNT_MSB : 0924」

0x0928 「STAT_FEC_INC_CANT_CORRECT_COUNT_LSB : 0928」

0x092C 「STAT_FEC_INC_CANT_CORRECT_COUNT_MSB : 092C」







レジスタの説明

このセクションでは、コンフィギュレーションレジスタについて説明します。ビットフィールドで説明されている機能が IP コアにない場合、そのビットフィールドは Reserved に戻ります。

コンフィギュレーションレジスタ

次の表では、コンフィギュレーションレジスタのビット定義を示します。

レジスタおよびレジスタ内のビットフィールドへは、 Read-Write (RW)、 Write-Only (WO)、または Read-Only (RO) でアクセス可能です。デフォルト値は 10 進数の値で、リセット後に適用されます。

各信号については、「ポートの説明」で説明しています。

GT_RESET_REG : 0000

RESET_REG : 0004

MODE_REG : 0008

CONFIGURATION_TX_REG1: 000C

表 2‐26 : GT_RESET_REG : 0000

ビットデフォルト種類信号

0 0 RW ctl_gt_reset_all

1 0 RW ctl_gt_rx_reset

2 0 RW ctl_gt_tx_reset

表 2‐27 : RESET_REG : 0004


0 0 RW rx_serdes_reset

29 0 RW tx_serdes_reset

30 0 RW rx_reset

31 0 RW tx_reset

表 2‐28 : MODE_REG : 0008


30 1 RW tick_reg_mode_sel

31 0 RW ctl_local_loopback

表 2‐29 : CONFIGURATION_TX_REG1 : 000C


0 1 RW ctl_tx_enable(1)

1 1 RW ctl_tx_fcs_ins_enable(1)

2 0 RW ctl_tx_ignore_fcs(1)

3 0 RW ctl_tx_send_lfi(1)

4 0 RW ctl_tx_send_rfi(1)





CONFIGURATION_RX_REG1: 0014

CONFIGURATION_RX_MTU : 0018

5 0 RW ctl_tx_send_idle(1)

13:10 12 RW ctl_tx_ipg_value(1)

14 0 RW ctl_tx_test_pattern

15 0 RW ctl_tx_test_pattern_enable

16 0 RW ctl_tx_test_pattern_select

17 0 RW ctl_tx_data_pattern_select

18 0 RW ctl_tx_custom_preamble_enable(1)

23 0 RW ctl_tx_prbs31_test_pattern_enable(2)

注記 :

1. MAC+PCS の場合のみです。

2. PCS の場合のみです。

表 2‐30 : CONFIGURATION_RX_REG1 : 0014


0 1 RW ctl_rx_enable(1)

1 1 RW ctl_rx_delete_fcs(1)

2 0 RW ctl_rx_ignore_fcs(1)

3 0 RW ctl_rx_process_lfi(1)

4 1 RW ctl_rx_check_sfd(1)

5 1 RW ctl_rx_check_preamble(1)

6 0 RW ctl_rx_force_resync(1)

7 0 RW ctl_rx_test_pattern

8 0 RW ctl_rx_test_pattern_enable

9 0 RW ctl_rx_data_pattern_select

10 - - Reserved

11 0 RW ctl_rx_custom_preamble_enable

12 0 RW ctl_rx_prbs31_test_pattern_enable(2)

注記 :



表 2‐31 : CONFIGURATION_RX_MTU : 0018


7:0 64 RW ctl_rx_min_packet_len

30:16 9,600 RW ctl_rx_max_packet_len

表 2‐29 : CONFIGURATION_TX_REG1 : 000C (続き)






CONFIGURATION_VL_LENGTH_REG : 001C

TICK_REG : 0020

CONFIGURATION_REVISION_REG : 0024

CONFIGURATION_TX_TEST_PAT_SEED_A_LSB : 0028

CONFIGURATION_TX_TEST_PAT_SEED_A_MSB : 002C

CONFIGURATION_TX_TEST_PAT_SEED_B_LSB : 0030

CONFIGURATION_TX_TEST_PAT_SEED_B_MSB : 0034

表 2‐32 : CONFIGURATION_VL_LENGTH_REG : 001C


15:0 20,479 RW ctl_tx_vl_length_minus1

31:16 20,479 RW ctl_rx_vl_length_minus1

表 2‐33 : TICK_REG : 0020


0 0 WO tick_reg

表 2‐34 : CONFIGURATION_REVISION_REG : 0024


7:0 1 RO major_rev

15:8 3 RO minor_rev

31:24 0 RO patch_rev

表 2‐35 : CONFIGURATION_TX_TEST_PAT_SEED_A_LSB : 0028


31:0 0 RW ctl_tx_test_pattern_seed_a[31:0]

表 2‐36 : CONFIGURATION_TX_TEST_PAT_SEED_A_MSB : 002C


25:0 0 RW ctl_tx_test_pattern_seed_a[57:32]

表 2‐37 : CONFIGURATION_TX_TEST_PAT_SEED_B_LSB : 0030


31:0 0 RW ctl_tx_test_pattern_seed_b[31:0]

表 2‐38 : CONFIGURATION_TX_TEST_PAT_SEED_B_MSB : 0034


25:0 0 RW ctl_tx_test_pattern_seed_b[57:32]





CONFIGURATION_1588_REG : 0038

CONFIGURATION_TX_FLOW_CONTROL_REG1 : 0040

CONFIGURATION_TX_FLOW_CONTROL_REFRESH_REG1 : 0044


CONFIGURATION_TX_FLOW_CONTROL_REFRESH_REG3 : 004C


表 2‐39 : CONFIGURATION_1588_REG : 0038


0 0 RW ctl_tx_ptp_1step_enable

2 0 RW ctl_ptp_transpclk_mode

26:16 0 RW ctl_tx_ptp_latency_adjust

表 2‐40 : CONFIGURATION_TX_FLOW_CONTROL_REG1 : 0040


8:0 0 RW ctl_tx_pause_enable

表 2‐41 : CONFIGURATION_TX_FLOW_CONTROL_REFRESH_REG1 : 0044


15:0 0 RW ctl_tx_pause_refresh_timer0






表 2‐43 : CONFIGURATION_TX_FLOW_CONTROL_REFRESH_REG3 : 004C













CONFIGURATION_TX_FLOW_CONTROL_QUANTA_REG1 : 0058

CONFIGURATION_TX_FLOW_CONTROL_QUANTA_REG2 : 005C




CONFIGURATION_TX_FLOW_CONTROL_PPP_ETYPE_OP_REG : 006C




表 2‐46 : CONFIGURATION_TX_FLOW_CONTROL_QUANTA_REG1 : 0058


15:0 0 RW ctl_tx_pause_quanta0


表 2‐47 : CONFIGURATION_TX_FLOW_CONTROL_QUANTA_REG2 : 005C















表 2‐51 : CONFIGURATION_TX_FLOW_CONTROL_PPP_ETYPE_OP_REG : 006C


15:0 34824 RW ctl_tx_ethertype_ppp

31:16 257 RW ctl_tx_opcode_ppp





CONFIGURATION_TX_FLOW_CONTROL_GPP_ETYPE_OP_REG : 0070

CONFIGURATION_TX_FLOW_CONTROL_GPP_DA_REG_LSB : 0074

CONFIGURATION_TX_FLOW_CONTROL_GPP_DA_REG_MSB : 0078

CONFIGURATION_TX_FLOW_CONTROL_GPP_SA_REG_LSB : 007C

CONFIGURATION_TX_FLOW_CONTROL_GPP_SA_REG_MSB : 0080

CONFIGURATION_TX_FLOW_CONTROL_PPP_DA_REG_LSB : 0084

CONFIGURATION_TX_FLOW_CONTROL_PPP_DA_REG_MSB : 0088

表 2‐52 : CONFIGURATION_TX_FLOW_CONTROL_GPP_ETYPE_OP_REG : 0070


15:0 34824 RW ctl_tx_ethertype_gpp

31:16 1 RW ctl_tx_opcode_gpp

表 2‐53 : CONFIGURATION_TX_FLOW_CONTROL_GPP_DA_REG_LSB : 0074


31:0 0 RW ctl_tx_da_gpp[31:0]

表 2‐54 : CONFIGURATION_TX_FLOW_CONTROL_GPP_DA_REG_MSB : 0078


15:0 0 RW ctl_tx_da_gpp[47:32]

表 2‐55 : CONFIGURATION_TX_FLOW_CONTROL_GPP_SA_REG_LSB : 007C


31:0 0 RW ctl_tx_sa_gpp[31:0]

表 2‐56 : CONFIGURATION_TX_FLOW_CONTROL_GPP_SA_REG_MSB : 0080


15:0 0 RW ctl_tx_sa_gpp[47:32]

表 2‐57 : CONFIGURATION_TX_FLOW_CONTROL_PPP_DA_REG_LSB : 0084


31:0 0 RW ctl_tx_da_ppp[31:0]

表 2‐58 : CONFIGURATION_TX_FLOW_CONTROL_PPP_DA_REG_MSB : 0088


15:0 0 RW ctl_tx_da_ppp[47:32]





CONFIGURATION_TX_FLOW_CONTROL_PPP_SA_REG_LSB : 008C

CONFIGURATION_TX_FLOW_CONTROL_PPP_SA_REG_MSB : 0090

CONFIGURATION_RX_FLOW_CONTROL_REG1: 0094

CONFIGURATION_RX_FLOW_CONTROL_REG2 : 0098

表 2‐59 : CONFIGURATION_TX_FLOW_CONTROL_PPP_SA_REG_LSB : 008C


31:0 0 RW ctl_tx_sa_ppp[31:0]

表 2‐60 : CONFIGURATION_TX_FLOW_CONTROL_PPP_SA_REG_MSB : 0090


15:0 0 RW ctl_tx_sa_ppp[47:32]

表 2‐61 : CONFIGURATION_RX_FLOW_CONTROL_REG1 : 0094


8:0 0 RW ctl_rx_pause_enable

9 0 RW ctl_rx_forward_control

10 0 RW ctl_rx_enable_gcp

11 0 RW ctl_rx_enable_pcp

12 0 RW ctl_rx_enable_gpp

13 0 RW ctl_rx_enable_ppp

14 0 RW ctl_rx_check_ack

表 2‐62 : CONFIGURATION_RX_FLOW_CONTROL_REG2 : 0098


0 0 RW ctl_rx_check_mcast_gcp

1 0 RW ctl_rx_check_ucast_gcp

2 0 RW ctl_rx_check_sa_gcp

3 0 RW ctl_rx_check_etype_gcp

4 0 RW ctl_rx_check_opcode_gcp

5 0 RW ctl_rx_check_mcast_pcp

6 0 RW ctl_rx_check_ucast_pcp

7 0 RW ctl_rx_check_sa_pcp

8 0 RW ctl_rx_check_etype_pcp

9 0 RW ctl_rx_check_opcode_pcp

10 0 RW ctl_rx_check_mcast_gpp

11 0 RW ctl_rx_check_ucast_gpp

12 0 RW ctl_rx_check_sa_gpp

13 0 RW ctl_rx_check_etype_gpp





CONFIGURATION_RX_FLOW_CONTROL_PPP_ETYPE_OP_REG : 009C

CONFIGURATION_RX_FLOW_CONTROL_GPP_ETYPE_OP_REG : 00A0

CONFIGURATION_RX_FLOW_CONTROL_GCP_PCP_TYPE_REG : 00A4

CONFIGURATION_RX_FLOW_CONTROL_PCP_OP_REG : 00A8

CONFIGURATION_RX_FLOW_CONTROL_GCP_OP_REG : 00AC

14 0 RW ctl_rx_check_opcode_gpp

15 0 RW ctl_rx_check_mcast_ppp

16 0 RW ctl_rx_check_ucast_ppp

17 0 RW ctl_rx_check_sa_ppp

18 0 RW ctl_rx_check_etype_ppp

19 0 RW ctl_rx_check_opcode_ppp

表 2‐63 : CONFIGURATION_RX_FLOW_CONTROL_PPP_ETYPE_OP_REG : 009C


15:0 34,824 RW ctl_rx_etype_ppp

31:16 257 RW ctl_rx_opcode_ppp

表 2‐64 : CONFIGURATION_RX_FLOW_CONTROL_GPP_ETYPE_OP_REG : 00A0


15:0 34,824 RW ctl_rx_etype_gpp

31:16 1 RW ctl_rx_opcode_gpp

表 2‐65 : CONFIGURATION_RX_FLOW_CONTROL_GCP_PCP_TYPE_REG : 00A4


15:0 34,824 RW ctl_rx_etype_gcp

31:16 34,824 RW ctl_rx_etype_pcp

表 2‐66 : CONFIGURATION_RX_FLOW_CONTROL_PCP_OP_REG : 00A8


15:0 257 RW ctl_rx_opcode_min_pcp

31:16 257 RW ctl_rx_opcode_max_pcp

表 2‐67 : CONFIGURATION_RX_FLOW_CONTROL_GCP_OP_REG : 00AC


15:0 1 RW ctl_rx_opcode_min_gcp

31:16 6 RW ctl_rx_opcode_max_gcp

表 2‐62 : CONFIGURATION_RX_FLOW_CONTROL_REG2 : 0098 (続き)






CONFIGURATION_RX_FLOW_CONTROL_DA_REG1_LSB : 00B0

CONFIGURATION_RX_FLOW_CONTROL_DA_REG1_MSB : 00B4

CONFIGURATION_RX_FLOW_CONTROL_DA_REG2_LSB : 00B8

CONFIGURATION_RX_FLOW_CONTROL_DA_REG2_MSB : 00BC

CONFIGURATION_RX_FLOW_CONTROL_SA_REG1_LSB : 00C0

CONFIGURATION_RX_FLOW_CONTROL_SA_REG1_MSB : 00C4

表 2‐68 : CONFIGURATION_RX_FLOW_CONTROL_DA_REG1_LSB : 00B0


31:0 0 RW ctl_rx_pause_da_ucast[31:0]

表 2‐69 : CONFIGURATION_RX_FLOW_CONTROL_DA_REG1_MSB : 00B4


15:0 0 RW ctl_rx_pause_da_ucast[47:32]

表 2‐70 : CONFIGURATION_RX_FLOW_CONTROL_DA_REG2_LSB : 00B8


31:0 0 RW ctl_rx_pause_da_mcast[31:0]

表 2‐71 : CONFIGURATION_RX_FLOW_CONTROL_DA_REG2_MSB : 00BC


15:0 0 RW ctl_rx_pause_da_mcast[47:32]

表 2‐72 : CONFIGURATION_RX_FLOW_CONTROL_SA_REG1_LSB : 00C0


31:0 0 RW ctl_rx_pause_sa[31:0]

表 2‐73 : CONFIGURATION_RX_FLOW_CONTROL_SA_REG1_MSB : 00C4


15:0 0 RW ctl_rx_pause_sa[47:32]





CONFIGURATION_RSFEC_REG : 00D0

CONFIGURATION_FEC_REG : 00D4

CONFIGURATION_AN_CONTROL_REG1 : 00E0

CONFIGURATION_AN_CONTROL_REG2 : 00E4

表 2‐74 : CONFIGURATION_RSFEC_REG : 00D0


0 0 RW ctl_rsfec_enable

1 0 RW ctl_rsfec_consortium_25g

2 0 RW ctl_rx_rsfec_enable_indication

3 0 RW ctl_rx_rsfec_enable_correction

5 0 RW ctl_rsfec_ieee_error_indication_mode

表 2‐75 : CONFIGURATION_FEC_REG : 00D4


0 0 RW ctl_fec_rx_enable

1 0 RW ctl_fec_tx_enable

2 0 RW ctl_fec_enable_error_to_pcs

表 2‐76 : CONFIGURATION_AN_CONTROL_REG1 : 00E0


0 0 RW ctl_autoneg_enable

1 1 RW ctl_autoneg_bypass

9:2 0 RW ctl_an_nonce_seed

10 0 RW ctl_an_pseudo_sel

11 0 RW ctl_restart_negotiation

12 0 RW ctl_an_local_fault

表 2‐77 : CONFIGURATION_AN_CONTROL_REG2 : 00E4


0 0 RW ctl_an_pause

1 0 RW ctl_an_asmdir

16 0 RW ctl_an_fec_10g_request

17 0 RW ctl_an_fec_ability_override

18 0 RW ctl_an_cl91_fec_request

19 0 RW ctl_an_cl91_fec_ability

20 0 RW ctl_an_fec_25g_rs_request

21 0 RW ctl_an_fec_25g_baser_request





CONFIGURATION_AN_ABILITY : 00F8

CONFIGURATION_LT_CONTROL_REG1: 0100

CONFIGURATION_LT_TRAINED_REG : 0104

CONFIGURATION_LT_PRESET_REG : 0108

CONFIGURATION_LT_INIT_REG : 010C

表 2‐78 : CONFIGURATION_AN_ABILITY : 00F8


0 0 RW ctl_an_ability_1000base_kx

1 0 RW ctl_an_ability_10gbase_kx4

2 0 RW ctl_an_ability_10gbase_kr

3 0 RW ctl_an_ability_40gbase_kr4

4 0 RW ctl_an_ability_40gbase_cr4


6 0 RW ctl_an_ability_100gbase_kp4



9 0 RW ctl_an_ability_25gbase_krcr_s

10 0 RW ctl_an_ability_25gbase_krcr





表 2‐79 : CONFIGURATION_LT_CONTROL_REG1 : 0100


0 0 RW ctl_lt_training_enable

1 0 RW ctl_lt_restart_training

表 2‐80 : CONFIGURATION_LT_TRAINED_REG : 0104


0 0 RW ctl_lt_rx_trained

表 2‐81 : CONFIGURATION_LT_PRESET_REG : 0108


0 0 RW ctl_lt_preset_to_tx

表 2‐82 : CONFIGURATION_LT_INIT_REG : 010C


0 0 RW ctl_lt_initialize_to_tx





CONFIGURATION_LT_SEED_REG0 : 0110

CONFIGURATION_LT_COEFFICIENT_REG0 : 0130

表 2‐83 : CONFIGURATION_LT_SEED_REG0 : 0110


10:0 0 RW ctl_lt_pseudo_seed0

表 2‐84 : CONFIGURATION_LT_COEFFICIENT_REG0 : 0130


1:0 0 RW ctl_lt_k_p1_to_tx0

3:2 0 RW ctl_lt_k0_to_tx0

5:4 0 RW ctl_lt_k_m1_to_tx0

7:6 0 RW ctl_lt_stat_p1_to_tx0

9:8 0 RW ctl_lt_stat0_to_tx0

11:10 0 RW ctl_lt_stat_m1_to_tx0





ステータスレジスタ

表 2-85 から表 2-102 に、ステータスレジスタのビット定義を示します。

一部のビットはスティッキービットで、一度設定した High または Low にラッチされます。これらは、種類の欄にLH (High にラッチ) または LL (Low にラッチ) で示されています。


STAT_TX_STATUS_REG1 : 0400

STAT_RX_STATUS_REG1: 0404

STAT_STATUS_REG1 : 0408

STAT_RX_BLOCK_LOCK_REG : 040C

表 2‐85 : STAT_TX_STATUS_REG1 : 0400


0 0 RO LH stat_tx_local_fault

表 2‐86 : STAT_RX_STATUS_REG1 : 0404


4 0 RO LH stat_rx_hi_ber

5 0 RO LH stat_rx_remote_fault(1)

6 0 RO LH stat_rx_local_fault

7 0 RO LH stat_rx_internal_local_fault(1)

8 0 RO LH stat_rx_received_local_fault(1)

9 0 RO LH stat_rx_bad_preamble(1)

10 0 RO LH stat_rx_bad_sfd(1)

11 0 RO LH stat_rx_got_signal_os(1)

注記 :


表 2‐87 : STAT_STATUS_REG1 : 0408


0 0 RO LH stat_tx_fifo_error(1)

4 0 RO LH stat_tx_ptp_fifo_read_error

5 0 RO LH stat_tx_ptp_fifo_write_error

16 0 RO LH stat_rx_fifo_error(1)

注記 :


表 2‐88 : STAT_RX_BLOCK_LOCK_REG : 040C


0 0 RO LL stat_rx_block_lock





STAT_RX_RSFEC_STATUS_REG : 0444

STAT_RX_FEC_STATUS_REG : 0448

STAT_TX_RSFEC_STATUS_REG : 044C

STAT_TX_FLOW_CONTROL_REG1: 0450

STAT_RX_FLOW_CONTROL_REG1 : 0454

STAT_AN_STATUS : 0458

表 2‐89 : STAT_RX_RSFEC_STATUS_REG : 0444


0 0 RO LL stat_rx_rsfec_lane_alignment_status

1 0 RO LL stat_rx_rsfec_hi_ser

表 2‐90 : STAT_RX_FEC_STATUS_REG : 0448


0 0 RO LL stat_fec_rx_lock

16 0 RO LL stat_fec_lock_error

表 2‐91 : STAT_TX_RSFEC_STATUS_REG : 044C


0 0 RO LL stat_tx_rsfec_lane_alignment_status

表 2‐92 : STAT_TX_FLOW_CONTROL_REG1 : 0450


8:0 0 RO LH stat_tx_pause_valid

表 2‐93 : STAT_RX_FLOW_CONTROL_REG1 : 0454


8:0 0 RO LH stat_rx_pause_req

17:9 0 RO LH stat_rx_pause_valid

表 2‐94 : STAT_AN_STATUS : 0458


0 0 RO stat_an_fec_enable

1 0 RO stat_an_rs_fec_enable

2 0 RO stat_an_autoneg_complete

3 0 RO stat_an_parallel_detection_fault

4 0 RO stat_an_tx_pause_enable

5 0 RO stat_an_rx_pause_enable





STAT_AN_ABILITY : 045C

6 0 RO LH stat_an_lp_ability_valid

7 0 RO stat_an_lp_autoneg_able

8 0 RO stat_an_lp_pause

9 0 RO stat_an_lp_asm_dir

10 0 RO stat_an_lp_rf

11 0 RO stat_an_lp_fec_10g_ability

12 0 RO stat_an_lp_fec_10g_request

13 0 RO LH stat_an_lp_extended_ability_valid

17:14 0 RO stat_an_lp_ability_extended_fec

18 0 RO stat_an_lp_fec_25g_rs_request

19 0 RO stat_an_lp_fec_25g_baser_request

表 2‐95 : STAT_AN_ABILITY : 045C


0 0 RO stat_an_lp_ability_1000base_kx

1 0 RO stat_an_lp_ability_10gbase_kx4

2 0 RO stat_an_lp_ability_10gbase_kr

3 0 RO stat_an_lp_ability_40gbase_kr4

4 0 RO stat_an_lp_ability_40gbase_cr4


6 0 RO stat_an_lp_ability_100gbase_kp4



9 0 RO stat_an_lp_ability_25gbase_krcr_s

10 0 RO stat_an_lp_ability_25gbase_krcr





表 2‐94 : STAT_AN_STATUS : 0458 (続き)






STAT_AN_LINK_CTL : 0460

STAT_LT_STATUS_REG1: 0464

STAT_LT_STATUS_REG2: 0468

STAT_LT_STATUS_REG3 : 046C

表 2‐96 : STAT_AN_LINK_CTL : 0460


1:0 0 RO stat_an_link_cntl_1000base_kx

3:2 0 RO stat_an_link_cntl_10gbase_kx4

5:4 0 RO stat_an_link_cntl_10gbase_kr

7:6 0 RO stat_an_link_cntl_40gbase_kr4

9:8 0 RO stat_an_link_cntl_40gbase_cr4


13:12 0 RO stat_an_link_cntl_100gbase_kp4



19:18 0 RO stat_an_link_cntl_25gbase_krcr_s

21:20 0 RO stat_an_link_cntl_25gbase_krcr





表 2‐97 : STAT_LT_STATUS_REG1 : 0464


0 0 RO stat_lt_initialize_from_rx

16 0 RO stat_lt_preset_from_rx



0 0 RO stat_lt_training

16 0 RO stat_lt_frame_lock

表 2‐99 : STAT_LT_STATUS_REG3 : 046C


0 0 RO stat_lt_signal_detect

16 0 RO stat_lt_training_fail





STAT_LT_STATUS_REG4 : 0470

STAT_LT_COEFFICIENT0_REG : 0474

STAT_RX_VALID_CTRL_CODE : 0494


表 2-103 から表 2-242 に、統計カウンターのビット定義を示します。

カウンターは 48 ビットで、表に示すように MSB と LSB を含む 2 つの 32 ビットアドレス空間が必要です。すべてのカウンターのデフォルト値は 0 です。 tick_reg (または pm_tick) で読み出しが実行されると、カウンターはクリアされますが、カウント値を含むレジスタはその値を保持します。各カウンターは FFFFFFFFFFFF (16 進数) で飽和状態となります。


STATUS_CYCLE_COUNT_LSB : 0500

STATUS_CYCLE_COUNT_MSB : 0504



0 0 RO LH stat_lt_rx_sof

表 2‐101 : STAT_LT_COEFFICIENT0_REG : 0474


1:0 0 RO stat_lt_k_p1_from_rx0

3:2 0 RO stat_lt_k0_from_rx0

5:4 0 RO stat_lt_k_m1_from_rx0

7:6 0 RO stat_lt_stat_p1_from_rx0

9:8 0 RO stat_lt_stat0_from_rx0

11:10 0 RO stat_lt_stat_m1_from_rx0

表 2‐102 : STAT_RX_VALID_CTRL_CODE : 0494


0 0 RO LH stat_rx_valid_ctrl_code

表 2‐103 : STATUS_CYCLE_COUNT_LSB : 0500


31:0 0 RO HIST stat_cycle_count[31:0]

表 2‐104 : STATUS_CYCLE_COUNT_MSB : 0504


15:0 0 RO HIST stat_cycle_count[47:32]





STAT_RX_FRAMING_ERR_LSB : 0648

STAT_RX_FRAMING_ERR_MSB : 064C

STAT_RX_BAD_CODE_LSB : 0660

STAT_RX_BAD_CODE_MSB : 0664

STAT_RX_ERROR_LSB : 0668

STAT_RX_ERROR_MSB : 066C

表 2‐105 : STAT_RX_FRAMING_ERR_LSB : 0648


31:0 0 HIST stat_rx_framing_err_count[31:0]

表 2‐106 : STAT_RX_FRAMING_ERR_MSB : 064C


15:0 0 HIST stat_rx_framing_err_count[48-1:32]

表 2‐107 : STAT_RX_BAD_CODE_LSB : 0660


31:0 0 HIST stat_rx_bad_code_count[31:0]

表 2‐108 : STAT_RX_BAD_CODE_MSB : 0664


15:0 0 HIST stat_rx_bad_code_count[47:32]

表 2‐109 : STAT_RX_ERROR_LSB : 0668


31:0 0 HIST stat_rx_error_count[31:0]

表 2‐110 : STAT_RX_ERROR_MSB : 066C


15:0 0 HIST stat_rx_error_count[47:32]





STAT_RX_RSFEC_CORRECTED_CW_INC_LSB : 0670

STAT_RX_RSFEC_CORRECTED_CW_INC_MSB : 0674

STAT_RX_RSFEC_UNCORRECTED_CW_INC_LSB : 0678

STAT_RX_RSFEC_UNCORRECTED_CW_INC_MSB : 067C

STAT_RX_RSFEC_ERR_COUNT0_INC_LSB : 0680

STAT_RX_RSFEC_ERR_COUNT0_INC_MSB : 0684

STAT_TX_FRAME_ERROR_LSB : 06A0

STAT_TX_FRAME_ERROR_MSB : 06A4

表 2‐111 : STAT_RX_RSFEC_CORRECTED_CW_INC_LSB : 0670


31:0 0 HIST stat_rx_rsfec_corrected_cw_inc_count[31:0]

表 2‐112 : STAT_RX_RSFEC_CORRECTED_CW_INC_MSB : 0674


15:0 0 HIST stat_rx_rsfec_corrected_cw_inc_count[47:32]

表 2‐113 : STAT_RX_RSFEC_UNCORRECTED_CW_INC_LSB : 0678


31:0 0 HIST stat_rx_rsfec_uncorrected_cw_inc_count[31:0]

表 2‐114 : STAT_RX_RSFEC_UNCORRECTED_CW_INC_MSB : 067C


15:0 0 HIST stat_rx_rsfec_uncorrected_cw_inc_count[47:32]

表 2‐115 : STAT_RX_RSFEC_ERR_COUNT0_INC_LSB : 0680


31:0 0 HIST stat_rx_rsfec_err_count_inc_count[31:0]

表 2‐116 : STAT_RX_RSFEC_ERR_COUNT0_INC_MSB : 0684


15:0 0 HIST stat_rx_rsfec_err_count_inc_count[47:32]

表 2‐117 : STAT_TX_FRAME_ERROR_LSB : 06A0


31:0 0 HIST stat_tx_frame_error_count[31:0]

表 2‐118 : STAT_TX_FRAME_ERROR_MSB : 06A4


15:0 0 HIST stat_tx_frame_error_count[47:32]





STAT_TX_TOTAL_PACKETS_LSB : 0700

STAT_TX_TOTAL_PACKETS_MSB : 0704

STAT_TX_TOTAL_GOOD_PACKETS_LSB : 0708

STAT_TX_TOTAL_GOOD_PACKETS_MSB : 070C

STAT_TX_TOTAL_BYTES_LSB : 0710

STAT_TX_TOTAL_BYTES_MSB : 0714

STAT_TX_TOTAL_GOOD_BYTES_LSB : 0718

STAT_TX_TOTAL_GOOD_BYTES_MSB : 071C

表 2‐119 : STAT_TX_TOTAL_PACKETS_LSB : 0700


31:0 0 HIST stat_tx_total_packets_count[31:0]

表 2‐120 : STAT_TX_TOTAL_PACKETS_MSB : 0704


15:0 0 HIST stat_tx_total_packets_count[47:32]

表 2‐121 : STAT_TX_TOTAL_GOOD_PACKETS_LSB : 0708


31:0 0 HIST stat_tx_total_good_packets_count[31:0]

表 2‐122 : STAT_TX_TOTAL_GOOD_PACKETS_MSB : 070C


15:0 0 HIST stat_tx_total_good_packets_count[47:32]

表 2‐123 : STAT_TX_TOTAL_BYTES_LSB : 0710


31:0 0 HIST stat_tx_total_bytes_count[31:0]

表 2‐124 : STAT_TX_TOTAL_BYTES_MSB : 0714


15:0 0 HIST stat_tx_total_bytes_count[47:32]

表 2‐125 : STAT_TX_TOTAL_GOOD_BYTES_LSB : 0718


31:0 0 HIST stat_tx_total_good_bytes_count[31:0]

表 2‐126 : STAT_TX_TOTAL_GOOD_BYTES_MSB : 071C


15:0 0 HIST stat_tx_total_good_bytes_count[47:32]





STAT_TX_PACKET_64_BYTES_LSB: 0720

STAT_TX_PACKET_64_BYTES_MSB: 0724

STAT_TX_PACKET_65_127_BYTES_LSB: 0728

STAT_TX_PACKET_65_127_BYTES_MSB : 072C

STAT_TX_PACKET_128_255_BYTES_LSB : 0730

STAT_TX_PACKET_128_255_BYTES_MSB : 0734



表 2‐127 : STAT_TX_PACKET_64_BYTES_LSB : 0720


31:0 0 HIST stat_tx_packet_64_bytes_count[31:0]

表 2‐128 : STAT_TX_PACKET_64_BYTES_MSB : 0724


15:0 0 HIST stat_tx_packet_64_bytes_count[47:32]

表 2‐129 : STAT_TX_PACKET_65_127_BYTES_LSB : 0728


31:0 0 HIST stat_tx_packet_65_127_bytes_count[31:0]

表 2‐130 : STAT_TX_PACKET_65_127_BYTES_MSB : 072C






表 2‐132 : STAT_TX_PACKET_128_255_BYTES_MSB : 0734














STAT_TX_PACKET_512_1023_BYTES_MSB: 0744




STAT_TX_PACKET_1519_1522_BYTES_MSB : 0754


STAT_TX_PACKET_1523_1548_BYTES_MSB: 075C

































































STAT_TX_PACKET_LARGE_LSB : 0780

STAT_TX_PACKET_LARGE_MSB : 0784

STAT_TX_PACKET_SMALL_LSB : 0788

STAT_TX_PACKET_SMALL_MSB : 078C

STAT_TX_BAD_FCS_LSB : 07B8

STAT_TX_BAD_FCS_MSB : 07BC

STAT_TX_UNICAST_LSB : 07D0

STAT_TX_UNICAST_MSB : 07D4

表 2‐151 : STAT_TX_PACKET_LARGE_LSB : 0780


31:0 0 HIST stat_tx_packet_large_count[31:0]

表 2‐152 : STAT_TX_PACKET_LARGE_MSB : 0784


15:0 0 HIST stat_tx_packet_large_count[47:32]

表 2‐153 : STAT_TX_PACKET_SMALL_LSB : 0788


31:0 0 HIST stat_tx_packet_small_count[31:0]

表 2‐154 : STAT_TX_PACKET_SMALL_MSB : 078C


15:0 0 HIST stat_tx_packet_small_count[47:32]

表 2‐155 : STAT_TX_BAD_FCS_LSB : 07B8


31:0 0 HIST stat_tx_bad_fcs_count[31:0]

表 2‐156 : STAT_TX_BAD_FCS_MSB : 07BC


15:0 0 HIST stat_tx_bad_fcs_count[47:32]

表 2‐157 : STAT_TX_UNICAST_LSB : 07D0


31:0 0 HIST stat_tx_unicast_count[31:0]

表 2‐158 : STAT_TX_UNICAST_MSB : 07D4


15:0 0 HIST stat_tx_unicast_count[47:32]





STAT_TX_MULTICAST_LSB : 07D8

STAT_TX_MULTICAST_MSB : 07DC

STAT_TX_BROADCAST_LSB : 07E0

STAT_TX_BROADCAST_MSB : 07E4

STAT_TX_VLAN_LSB : 07E8

STAT_TX_VLAN_MSB : 07EC

STAT_TX_PAUSE_LSB : 07F0

STAT_TX_PAUSE_MSB : 07F4

表 2‐159 : STAT_TX_MULTICAST_LSB : 07D8


31:0 0 HIST stat_tx_multicast_count[31:0]

表 2‐160 : STAT_TX_MULTICAST_MSB : 07DC


15:0 0 HIST stat_tx_multicast_count[47:32]

表 2‐161 : STAT_TX_BROADCAST_LSB : 07E0


31:0 0 HIST stat_tx_broadcast_count[31:0]

表 2‐162 : STAT_TX_BROADCAST_MSB : 07E4


15:0 0 HIST stat_tx_broadcast_count[47:32]

表 2‐163 : STAT_TX_VLAN_LSB : 07E8


31:0 0 HIST stat_tx_vlan_count[31:0]

表 2‐164 : STAT_TX_VLAN_MSB : 07EC


15:0 0 HIST stat_tx_vlan_count[47:32]

表 2‐165 : STAT_TX_PAUSE_LSB : 07F0


31:0 0 HIST stat_tx_pause_count[31:0]

表 2‐166 : STAT_TX_PAUSE_MSB : 07F4


15:0 0 HIST stat_tx_pause_count[47:32]





STAT_TX_USER_PAUSE_LSB : 07F8

STAT_TX_USER_PAUSE_MSB : 07FC

STAT_RX_TOTAL_PACKETS_LSB : 0808

STAT_RX_TOTAL_PACKETS_MSB : 080C

STAT_RX_TOTAL_GOOD_PACKETS_LSB : 0810

STAT_RX_TOTAL_GOOD_PACKETS_MSB : 0814

STAT_RX_TOTAL_BYTES_LSB : 0818

STAT_RX_TOTAL_BYTES_MSB : 081C

表 2‐167 : STAT_TX_USER_PAUSE_LSB : 07F8


31:0 0 HIST stat_tx_user_pause_count[31:0]

表 2‐168 : STAT_TX_USER_PAUSE_MSB : 07FC


15:0 0 HIST stat_tx_user_pause_count[47:32]

表 2‐169 : STAT_RX_TOTAL_PACKETS_LSB: 0808


31:0 0 HIST stat_rx_total_packets_count[31:0]

表 2‐170 : STAT_RX_TOTAL_PACKETS_MSB : 080C


15:0 0 HIST stat_rx_total_packets_count[47:32]

表 2‐171 : STAT_RX_TOTAL_GOOD_PACKETS_LSB : 0810


31:0 0 HIST stat_rx_total_good_packets_count[31:0]

表 2‐172 : STAT_RX_TOTAL_GOOD_PACKETS_MSB : 0814


15:0 0 HIST stat_rx_total_good_packets_count[47:32]

表 2‐173 : STAT_RX_TOTAL_BYTES_LSB : 0818


31:0 0 HIST stat_rx_total_bytes_count[31:0]

表 2‐174 : STAT_RX_TOTAL_BYTES_MSB : 081C


15:0 0 HIST stat_rx_total_bytes_count[47:32]





STAT_RX_TOTAL_GOOD_BYTES_LSB : 0820

STAT_RX_TOTAL_GOOD_BYTES_MSB : 0824

STAT_RX_PACKET_64_BYTES_LSB: 0828

STAT_RX_PACKET_64_BYTES_MSB : 082C

STAT_RX_PACKET_65_127_BYTES_LSB: 0830

STAT_RX_PACKET_65_127_BYTES_MSB : 0834

STAT_RX_PACKET_128_255_BYTES_LSB : 0838

STAT_RX_PACKET_128_255_BYTES_MSB : 083C

表 2‐175 : STAT_RX_TOTAL_GOOD_BYTES_LSB : 0820


31:0 0 HIST stat_rx_total_good_bytes_count[31:0]

表 2‐176 : STAT_RX_TOTAL_GOOD_BYTES_MSB : 0824


15:0 0 HIST stat_rx_total_good_bytes_count[47:32]

表 2‐177 : STAT_RX_PACKET_64_BYTES_LSB : 0828


31:0 0 HIST stat_rx_packet_64_bytes_count[31:0]

表 2‐178 : STAT_RX_PACKET_64_BYTES_MSB : 082C


15:0 0 HIST stat_rx_packet_64_bytes_count[47:32]

表 2‐179 : STAT_RX_PACKET_65_127_BYTES_LSB : 0830


31:0 0 HIST stat_rx_packet_65_127_bytes_count[31:0]

表 2‐180 : STAT_RX_PACKET_65_127_BYTES_MSB : 0834






表 2‐182 : STAT_RX_PACKET_128_255_BYTES_MSB : 083C











STAT_RX_PACKET_1024_1518_BYTES_LSB: 0850



STAT_RX_PACKET_1519_1522_BYTES_MSB: 085C



































































STAT_RX_PACKET_LARGE_LSB : 0888

STAT_RX_PACKET_LARGE_MSB : 088C

STAT_RX_PACKET_SMALL_LSB : 0890

STAT_RX_PACKET_SMALL_MSB : 0894

STAT_RX_UNDERSIZE_LSB : 0898

STAT_RX_UNDERSIZE_MSB : 089C







表 2‐201 : STAT_RX_PACKET_LARGE_LSB : 0888


31:0 0 HIST stat_rx_packet_large_count[31:0]

表 2‐202 : STAT_RX_PACKET_LARGE_MSB : 088C


15:0 0 HIST stat_rx_packet_large_count[47:32]

表 2‐203 : STAT_RX_PACKET_SMALL_LSB : 0890


31:0 0 HIST stat_rx_packet_small_count[31:0]

表 2‐204 : STAT_RX_PACKET_SMALL_MSB : 0894


15:0 0 HIST stat_rx_packet_small_count[47:32]

表 2‐205 : STAT_RX_UNDERSIZE_LSB : 0898


31:0 0 HIST stat_rx_undersize_count[31:0]

表 2‐206 : STAT_RX_UNDERSIZE_MSB : 089C


15:0 0 HIST stat_rx_undersize_count[47:32]





STAT_RX_FRAGMENT_LSB : 08A0

STAT_RX_FRAGMENT_MSB : 08A4

STAT_RX_OVERSIZE_LSB : 08A8

STAT_RX_OVERSIZE_MSB : 08AC

STAT_RX_TOOLONG_LSB : 08B0

STAT_RX_TOOLONG_MSB : 08B4

STAT_RX_JABBER_LSB : 08B8

STAT_RX_JABBER_MSB : 08BC

表 2‐207 : STAT_RX_FRAGMENT_LSB : 08A0


31:0 0 HIST stat_rx_fragment_count[31:0]

表 2‐208 : STAT_RX_FRAGMENT_MSB : 08A4


15:0 0 HIST stat_rx_fragment_count[47:32]

表 2‐209 : STAT_RX_OVERSIZE_LSB : 08A8


31:0 0 HIST stat_rx_oversize_count[31:0]

表 2‐210 : STAT_RX_OVERSIZE_MSB : 08AC


15:0 0 HIST stat_rx_oversize_count[47:32]

表 2‐211 : STAT_RX_TOOLONG_LSB : 08B0


31:0 0 HIST stat_rx_toolong_count[31:0]

表 2‐212 : STAT_RX_TOOLONG_MSB : 08B4


15:0 0 HIST stat_rx_toolong_count[47:32]

表 2‐213 : STAT_RX_JABBER_LSB : 08B8


31:0 0 HIST stat_rx_jabber_count[31:0]

表 2‐214 : STAT_RX_JABBER_MSB : 08BC


15:0 0 HIST stat_rx_jabber_count[47:32]





STAT_RX_BAD_FCS_LSB : 08C0

STAT_RX_BAD_FCS_MSB : 08C4

STAT_RX_PACKET_BAD_FCS_LSB : 08C8

STAT_RX_PACKET_BAD_FCS_MSB : 08CC

STAT_RX_STOMPED_FCS_LSB : 08D0

STAT_RX_STOMPED_FCS_MSB : 08D4

STAT_RX_UNICAST_LSB : 08D8

STAT_RX_UNICAST_MSB : 08DC

表 2‐215 : STAT_RX_BAD_FCS_LSB : 08C0


31:0 0 HIST stat_rx_bad_fcs_count[31:0]

表 2‐216 : STAT_RX_BAD_FCS_MSB : 08C4


15:0 0 HIST stat_rx_bad_fcs_count[47:32]

表 2‐217 : STAT_RX_PACKET_BAD_FCS_LSB : 08C8


31:0 0 HIST stat_rx_packet_bad_fcs_count[31:0]

表 2‐218 : STAT_RX_PACKET_BAD_FCS_MSB : 08CC


15:0 0 HIST stat_rx_packet_bad_fcs_count[47:32]

表 2‐219 : STAT_RX_STOMPED_FCS_LSB : 08D0


31:0 0 HIST stat_rx_stomped_fcs_count[31:0]

表 2‐220 : STAT_RX_STOMPED_FCS_MSB : 08D4


15:0 0 HIST stat_rx_stomped_fcs_count[47:32]

表 2‐221 : STAT_RX_UNICAST_LSB : 08D8


31:0 0 HIST stat_rx_unicast_count[31:0]

表 2‐222 : STAT_RX_UNICAST_MSB : 08DC


15:0 0 HIST stat_rx_unicast_count[47:32]





STAT_RX_MULTICAST_LSB : 08E0

STAT_RX_MULTICAST_MSB : 08E4

STAT_RX_BROADCAST_LSB : 08E8

STAT_RX_BROADCAST_MSB : 08EC

STAT_RX_VLAN_LSB : 08F0

STAT_RX_VLAN_MSB : 08F4

STAT_RX_PAUSE_LSB : 08F8

STAT_RX_PAUSE_MSB : 08FC

表 2‐223 : STAT_RX_MULTICAST_LSB : 08E0


31:0 0 HIST stat_rx_multicast_count[31:0]

表 2‐224 : STAT_RX_MULTICAST_MSB : 08E4


15:0 0 HIST stat_rx_multicast_count[47:32]

表 2‐225 : STAT_RX_BROADCAST_LSB : 08E8


31:0 0 HIST stat_rx_broadcast_count[31:0]

表 2‐226 : STAT_RX_BROADCAST_MSB : 08EC


15:0 0 HIST stat_rx_broadcast_count[47:32]

表 2‐227 : STAT_RX_VLAN_LSB : 08F0


31:0 0 HIST stat_rx_vlan_count[31:0]

表 2‐228 : STAT_RX_VLAN_MSB : 08F4


15:0 0 HIST stat_rx_vlan_count[47:32]

表 2‐229 : STAT_RX_PAUSE_LSB : 08F8


31:0 0 HIST stat_rx_pause_count[31:0]

表 2‐230 : STAT_RX_PAUSE_MSB : 08FC


15:0 0 HIST stat_rx_pause_count[47:32]





STAT_RX_USER_PAUSE_LSB : 0900

STAT_RX_USER_PAUSE_MSB : 0904

STAT_RX_INRANGEERR_LSB : 0908

STAT_RX_INRANGEERR_MSB : 090C

STAT_RX_TRUNCATED_LSB : 0910

STAT_RX_TRUNCATED_MSB : 0914

STAT_RX_TEST_PATTERN_MISMATCH_LSB : 0918

STAT_RX_TEST_PATTERN_MISMATCH_MSB : 091C

表 2‐231 : STAT_RX_USER_PAUSE_LSB : 0900


31:0 0 HIST stat_rx_user_pause_count[31:0]

表 2‐232 : STAT_RX_USER_PAUSE_MSB : 0904


15:0 0 HIST stat_rx_user_pause_count[47:32]

表 2‐233 : STAT_RX_INRANGEERR_LSB : 0908


31:0 0 HIST stat_rx_inrangeerr_count[31:0]

表 2‐234 : STAT_RX_INRANGEERR_MSB : 090C


15:0 0 HIST stat_rx_inrangeerr_count[47:32]

表 2‐235 : STAT_RX_TRUNCATED_LSB : 0910


31:0 0 HIST stat_rx_truncated_count[31:0]

表 2‐236 : STAT_RX_TRUNCATED_MSB : 0914


15:0 0 HIST stat_rx_truncated_count[47:32]

表 2‐237 : STAT_RX_TEST_PATTERN_MISMATCH_LSB : 0918


31:0 0 HIST stat_rx_test_pattern_mismatch_count[31:0]

表 2‐238 : STAT_RX_TEST_PATTERN_MISMATCH_MSB : 091C


15:0 0 HIST stat_rx_test_pattern_mismatch_count[47:32]





STAT_FEC_INC_CORRECT_COUNT_LSB : 0920

STAT_FEC_INC_CORRECT_COUNT_MSB : 0924

STAT_FEC_INC_CANT_CORRECT_COUNT_LSB : 0928

STAT_FEC_INC_CANT_CORRECT_COUNT_MSB : 092C

表 2‐239 : STAT_FEC_INC_CORRECT_COUNT_LSB : 0920


31:0 0 HIST stat_fec_inc_correct_count_count[31:0]

表 2‐240 : STAT_FEC_INC_CORRECT_COUNT_MSB : 0924


15:0 0 HIST stat_fec_inc_correct_count_count[47:32]

表 2‐241 : STAT_FEC_INC_CANT_CORRECT_COUNT_LSB : 0928


31:0 0 HIST stat_fec_inc_cant_correct_count_count[31:0]

表 2‐242 : STAT_FEC_INC_CANT_CORRECT_COUNT_MSB : 092C


15:0 0 HIST stat_fec_inc_cant_correct_count_count[47:32]




第 3章

サブシステムを使用するデザインこの章では、サブシステムを使用してデザインを完成させるためのガイドラインおよびその他の情報を紹介します。

クロッキングこのセクションでは、コンポーネントサポートラッパーレイヤーにおけるすべての 10G/25G コンフィギュレーションのクロッキングについて説明します。機能やオプションによって、基本的に 3 つの異なるクロッキングアーキテクチャがあります。

• 「PCS/PMA のみの場合のクロッキング」

• 「PCS/PMA クロッキングを使用する 10G/25G MAC」

• 「PCS/PMA クロッキングを使用する低レイテンシ 10G/25G MAC」

また「オートネゴシエーションとリンクトレーニングのクロッキング」についても説明します。




第 3 章 : サブシステムを使用するデザイン

PCS/PMA のみの場合のクロッキング

10G/25G PCS のクロッキングアーキテクチャを次に示します。図 3-1 に破線で示すとおり、データパスには 3 つのクロックドメインがあります。

refclk_p0、 refclk_n0、 tx_serdes_refclk

FPGA の入力には refclk の差動ペアが必要です。サンプルデザインには、このクロックをシングルエンド信号refclk に変換するためのバッファーが含まれており、変換されたクロック信号は GT ブロック用の基準クロックとして使用されます。 tx_serdes_refclk は、 refclk から直接派生します。 tx_mii_clk が 802.3 の要件 (25G では390.625MHz の 100ppm 以内で、 10G では 156.25MHz の 100ppm 以内) を満たすように refclk を選択してください。

tx_mii_clk

tx_mii_clk は、 tx_serdes_refclk と同じ出力です。 TX のパスはすべてこのクロックで駆動されます。 TX パスの mii バスはこのクロック出力に同期させる必要があります。 TX のすべての制御信号とステータス信号がこのクロックを参照します。

rx_serdes_clk

rx_serdes_clk は、 GT ブロック内の入力データストリームから派生します。入力データストリームは、このクロックドメインの RX コアで処理されます。

rx_clk_out

rx_clk_out 出力信号は、 RX コアで処理される RX の制御信号およびステータス信号の基準クロックとして現われます。周波数は rx_serdes_clk と同じです。


図 3‐1 : PCS/PMA のクロッキング

gt helper blocksgt_if

tx_top

hsec_cores

refclk_p0refclk_n0

BUFD

refclk

tx_serdes_refclk

rx_serdes_clk

tx_mii_clk

rx_clk_out

rx_top

rx_mii_clk

dclk





rx_mii_clk

rx_mii_clk 入力は、 RX XGMII/XXVGMII データバスに同期するために必要です。このクロックと RX XGMII/XXVGMII バスは必要な周波数 (25G では 390.625 MHz、 10G では 156.25MHz) の 100ppm 以内になる必要があります。

dclk

dclk 信号は、使いやすい安定したクロックである必要があります。 GT を起動させる GT ヘルパーブロックの基準周波数として使用されます。サンプルデザインの場合、標準値は 75MHz であり、これは VCU107 評価ボードで使用できる 300MHz から容易に生成できます。正常な動作を行うには、 GT ヘルパーブロックが実際の周波数を認識している必要があります。

PCS/PMA クロッキングを使用する 10G/25G MAC

PCS/PMA クロッキングを使用する 10/25G MAC のクロッキングアーキテクチャを次に示します。サブシステムのこのバージョンには、 RX と TX に FIFO が含まれています。図 3-2 に破線で示すとおり、データパスには 3 つのクロックドメインがあります。


FPGA の入力には refclk の差動ペアが必要です。サンプルデザインには、このクロックをシングルエンド信号refclk に変換するためのバッファーが含まれており、変換されたクロック信号は GT ブロックの基準クロックとして使用されます。 tx_serdes_refclk は refclk から直接派生します。 tx_serdes_refclk が 802.3 の要件 (25Gでは 390.625MHz の 100ppm 以内で、 10G では 156.25MHz の 100ppm 以内) を満たすように refclk を選択してください。

tx_clk_out

このクロックは、 TX AXI4-Stream インターフェイスにデータを送信するためのクロック信号であり、また TX の制御信号およびステータス信号の基準クロックにもなります。周波数は tx_serdes_refclk と同じです。


図 3‐2 : PCS/PMA クロッキングを使用する 10G/25G MAC

dclk


tx_top

hsec_top

refclk_p0refclk_n0

BUFD

refclk

tx_serdes_clk

rx_serdes_clk

tx_clk_out

rx_clk_out

tx_clk

rx_clk

rx_top

• • • • • • •• • • • • •





rx_clk_out

rx_clk_out 出力信号は、 RX コアで処理される RX の制御信号およびステータス信号の基準クロックとして現われます。周波数は rx_serdes_clk と同じです。

rx_clk

RX コアの rx_clk 入力信号は、サンプルデザインにはありません。代わりに、 TX コアも駆動する tx_clk へ接続されます。このように接続することで、 RX AXI4-Stream インターフェイスと TX AXI4-Stream インターフェイスが同じクロックドメインに属します。これはシステムサイドのデータパスにとっては理想的な動作モードです。必要に応じて、rx_top モジュールから rx_clk 入力を切断して、TX AXI4-Stream インターフェイスとは異なるクロックでRX AXI4-Stream インターフェイスを駆動することも可能です。この場合、rx_clk の周波数は tx_clk と同じにするか、それより高くする必要があります。

dclk

dclk 信号は、使いやすい安定したクロックである必要があります。 GT を起動させる GT ヘルパーブロックの基準周波数として使用されます。サンプルデザインの場合、標準値は 75MHz であり、これは VCU107 評価ボードで使用できる 300MHz から容易に生成できます。

注記 : GT ヘルパーブロックが適切に動作するには、実際の周波数を認識している必要があります。

PCS/PMA クロッキングを使用する低レイテンシ 10G/25G MAC

図 3-3 に、PCS/PMA クロッキングを使用する低レイテンシ 10/25G MAC のクロッキングアーキテクチャを示します。RX と TX の FIFO を削除することで低レイテンシを実現するため、必然的にクロッキングアーキテクチャが異なります。図 3-3 に破線で示すとおり、データパスには 2 つのクロックドメインがあります。


図 3‐3 : PCS/PMA クロッキングを使用する低レイテンシ 10G/25G MAC

dclk


rx_top

tx_top

hsec_cores

refclk_p0refclk_n0

BUFD

refclk

tx_serdes_clk

rx_serdes_clk

tx_clk_out

rx_clk_out

• • • • • • •• • • • • •






FPGA の入力には refclk の差動ペアが必要です。サンプルデザインには、このクロックをシングルエンド信号refclk に変換するためのバッファーが含まれており、変換されたクロック信号は GT ブロックの基準クロックとして使用されます。 tx_serdes_refclk は refclk から直接派生します。 tx_serdes_refclk が 802.3 の要件 (25Gでは 390.625MHz の 100ppm 以内で、 10G では 156.25MHz の 100ppm 以内) を満たすように refclk を選択してください。

tx_clk_out

このクロックは、 TX AXI4-Stream インターフェイスにデータを送信するためのクロック信号であり、また TX の制御信号およびステータス信号の基準クロックにもなります。周波数は tx_serdes_refclk と同じです。 TX FIFO がないため、 tx_axis_tready 信号に即座に応答する必要があります。

rx_clk_out

rx_clk_out 出力信号は、 RX コアで処理される RX の制御信号およびステータス信号の基準クロックとして現われます。周波数は rx_serdes_clk と同じです。 RX FIFO がないため、このクロックが RX AXI4-Stream インターフェイスも駆動します。このクロッキング構造の場合、 rx_clk_out と tx_clk_out は別々の周波数で動作し、相互の位相関係は定義されていません。

dclk

dclk 信号は、使いやすい安定したクロックである必要があります。 GT を起動させる GT ヘルパーブロックの基準周波数として使用されます。サンプルデザインの場合、標準値は 75MHz であり、これは VCU107 評価ボードで使用できる 300MHz から容易に生成できます。 GT ヘルパーブロックが適切に動作するには、実際の周波数を認識している必要があります。

オートネゴシエーションとリンクトレーニングのクロッキング

図 3-4 に、オートネゴシエーションとリンクトレーニングブロックのクロッキングアーキテクチャを示します。BASE-KR が選択されていない限り、これらのブロックはデザインに含まれません。

オートネゴシエーションとリンクトレーニングブロックは、 MAC や PCS とは独立して機能するため、これらは異なるクロックドメインに属します。


図 3‐4 : オートネゴシエーションとリンクトレーニングのクロッキング

an_pcontrol

tx_serdes_clk

AN_clk

rx_serdes_clk

link training top

tx_serdes_clk

rx_serdes_clk





tx_serdes_clk

tx_serdes_clk は、オートネゴシエーションとリンクトレーニングのために TX ライン側のロジックを駆動します。 DME フレームは、このクロックドメインで生成されます。

rx_serdes_clk

rx_serdes_clk は、オートネゴシエーションとリンクトレーニングのために RX ライン側のロジックを駆動します。

AN_clk

AN_clk は、オートネゴシエーションステートマシンを駆動します。すべての Ability 信号はこのクロックドメインに属します。 AN_clk は、任意の周波数で動作可能です。サンプルデザインでは、 AN_clk は dclk 入力に接続され、標準周波数 75MHz で動作します。 AN_clk の周波数はすべてのタイマーの基準であるため、オートネゴシエーションステートマシンはこの周波数値を認識している必要があります。

リセット図 3-5 に、コンポーネントサポートラッパーレイヤーに実装された PCS/PMA を使用する 10G/25G Ethernet MAC のリセット構造を示します。わかりやすく図示するため、クロックは表示していません。


図 3‐5 : リセット構造

gt helper blocks

gt_if

TX

hsec_top

RX

reset sequencer

example fsm

tx_serdes_reset

core rx_serdes_reset

NC

core_tx_serdes_reset

tx_reset rx_resetGT_reset

sys_reset

fsm_reset

rx_serdes_reset

tx_resetcore tx_reset

core rx_resetrx_reset

rx_serdes_reset

_wrapper

• • • • • • •• • • • • •





コンポーネントサポートレイヤーのリセット信号

サンプルデザインでは、1 つのリセット信号を使用してラッパーレイヤー全体をリセットします。外部スティミュラス fsm_reset を使用して、example_fsm ブロックが sys_reset 信号を生成し、この信号は 3 つの _wrapper リセットへ接続されます。したがって、サンプルデザインでは 3 つすべてのラッパーリセットが同時にリリースされ、正しく動作します。

ラッパーのリセット

階層内の _wrapper レイヤーは、設計者自身がデザインにインスタンシエートするものとします。使用するリセット信号は 3 つあります。

• GT_reset

• tx_reset

• rx_reset

これらのリセット信号のタイミングは reset_sequencer ブロックで処理されるため、設計者が懸念する必要はありません。

GT_reset

GT_reset は、 GT の非同期アクティブ High リセット入力信号です。 GT の内部リセットは GT ヘルパーブロックで処理されるため、設計者が懸念する必要はありません。

tx_reset

tx_reset は、 10G/25G Ethernet IP コアの TX パスロジック用の非同期アクティブ High リセット信号です。この信号は、サンプルデザインでは GT リセットへ接続されていますが、任意のタイミングでアサートできるため、 RX パスに干渉することなく個別に TX パスをリセットできます。

rx_reset

rx_reset は、 10G/25G Ethernet IP コアの RX パスロジック用の非同期アクティブ High リセット信号です。この信号は、サンプルデザインでは GT リセットへ接続されていますが、任意のタイミングでアサートできるため、 TX パスに干渉することなく個別に RX パスをリセットできます。





LogiCORE サンプルデザインのクロッキングとリセットX-Ref Target - Figure 3-6

図 3‐6 : シングルコアの詳細図 ‐ 同期クロックモード

GT_COMMONrefclk

qpll0outclk

qpll0outrefclkqpll0reset

qpll0lockqpll1lock

qpll1outclk

qpll1outrefclk

qpll1reset

qpll0clk_in

qpll1refclk_in

qpll1clk_in

qpll0refclk_in




図 3-6 ～図 3-9 に、 Vivado ツールを使用してサンプルデザインを実装した場合のクロッキングとリセットの構造を示します。


図 3‐7 : シングルコアの詳細図 ‐ 非期クロックモード

GT_COMMONrefclk

qpll0outclk


qpll0lockqpll1lock

qpll1outclk

qpll1outrefclk

qpll1reset

qpll0clk_in

qpll1refclk_in

qpll1clk_in

qpll0refclk_in

TX CLKINGHELPER BLOCK

txusrclk_in

txusrclk2_in

rxusrclk_in

rxusrclk2_in

txoutclk_out

rxoutclk_out

tx_active_in

rx_active_in

tx_srcclk_in

tx_reset_in

tx_usrclk_out_0

txoutclk_out_0

tx_usrclk2_out_0

tx_active_out_0

rxpmaresetdone_out

A

txprgdivresetdone_out

tx_reset_in_0 txpmaresetdone_out

rx_usrclk_out_0

rx_usrclk2_out_0

rx_active_out_0

BRX CLKINGHELPER BLOCK

rx_srcclk_in

rx_reset_in

rx_reset_in_0

rxoutclk_out_0





図 3‐8 :複数コアの詳細図 ‐ 同期クロックモード

GT_COMMONrefclk

qpll0outclk


qpll0lockqpll1lock

qpll1outclk

qpll1outrefclk

qpll1resetqpll0clk_in

qpll1refclk_in

qpll1clk_in

qpll0refclk_in





図 3‐9 :複数コアの詳細図 ‐ 非同期クロックモード

GT_COMMONrefclk

qpll0outclk


qpll0lockqpll1lock

qpll1outclk

qpll1outrefclk

qpll1resetqpll0clk_in

qpll1refclk_in

qpll1clk_in

qpll0refclk_in




TX CLKINGHELPER BLOCK_0

txusrclk_in

txusrclk2_in

txoutclk_out

tx_active_in

tx_srcclk_in

tx_reset_in

tx_usrclk_out_0

txoutclk_out_0

tx_usrclk2_out_0

tx_active_out_0

A

txprgdivresetdone_out

tx_reset_in_0 txpmaresetdone_out

rxusrclk_in

rxusrclk2_in

rxoutclk_out

rx_active_in

rxpmaresetdone_out

rx_usrclk_out_0

rx_usrclk2_out_0

rx_active_out_0

BTX CLKING

HELPER BLOCKTX CLKING

HELPER BLOCKTX CLKING

HELPER BLOCKRX CLKING

HELPER BLOCK_0

rx_srcclk_in

rx_reset_in

rxoutclk_out_0

rx_reset_in_0




IEEE 1588v2 への対応

概要

このセクションでは、MAC レイヤーが含まれる場合の 10G/25G Ethernet Subsystem のパケットタイムスタンプ機能について説明します。オプションのタイムスタンプ機能は、 IP カタログからサブシステムを生成する際または IP コアを非同期的に設定する際に指定する必要があります。この機能は、 1 ステップおよび 2 ステップの IEEE 1588v2 機能をサポートします。

イーサネットフレームは、イングレス (入力) とイグレス (出力) の両方でタイムスタンプが挿入されます。このオプション機能は、あらゆる種類の IEEE 1588v2 クロック (通常、透過、境界) に対して使用できます。また、システムのイングレスおよびイグレスポートでパケットの一般的なタイムスタンプ機能としても使用できます。この機能はさまざまなパケットタイムスタンプアプリケーションに利用可能ですが、このセクションでは IEEE 1588v2 Precision TimeProtocol (PTP) も実装する場合を前提に説明します。

IEEE 1588v2 では、ネットワーク上でタイミングを同期させるためのプロトコルを定義しています。通常、 1588 ネットワークにはベストマスタークロックアルゴリズム (BMCA) を使用して選択されるマスタークロックタイミングリファレンスが 1 つあります。このマスターリファレンスは、定期的にシステムタイマーリファレンスカウンターをサンプルし、その値を定義されたパケットフォーマットを使用してネットワーク上に送信します。このタイマーは、1588 タイミングパケットの開始が送信されるときにサンプル (タイムスタンプ) される必要があります。したがって、ネットワーク上で高精度の同期を達成するには、正確なタイムスタンプ機能が必要です。タイムスタンプをトリガーしたパケットにサンプルしたタイマー値 (タイムスタンプ) を挿入する動作を 1 ステップ動作といいます。また、後続のパケットにタイムスタンプ値を挿入することも可能で、これは 2 ステップ動作といいます。

ネットワーク上のその他のタイミングスレーブデバイスは、ネットワークタイミングマスターからこれらのタイミングリファレンスパケットを受信して、それぞれのローカルタイマーリファレンスを同期させます。このメカニズムは、これらのイーサネットポートが 1588 タイミングパケットを受信するときにタイムスタンプ (それぞれのローカルタイマーのサンプル) も取得することで成立しています。 1588 の詳細説明は、この資料の対象範囲外です。ここでは、サブシステムの 1588 ハードウェアタイムスタンプ機能について説明しています。

サブシステムに提供される 1588 タイマーとそのタイムスタンプのフォーマットは 2 種類あり、サブシステムを生成する際に選択できます。

• Time-of-Day (ToD) フォーマット : IEEE 1588-2008 フォーマットで、符号なしの 48 ビットの秒フィールドと 32ビットのナノ秒フィールドで構成されています。

• 訂正フィールドフォーマット : IEEE 1588-2008 数値フォーマットで、 2 の 16 乗で乗算されたナノ秒を表す 64ビットの符号付きフィールドで構成されています (IEEE 1588 第 13.3.2.7 項を参照)。このタイマーは 0 から大値の 2 の 64 乗 -1 までカウントすると、ラップアラウンドして 0 に戻ります。





イグレス

前の図からわかるとおり、タイムスタンプロジックは使用する動作モード (1 ステップ、 2 ステップ) によって、 2 つの場所に配置されます。 1 ステップ動作では、 UDP (User Datagram Protocol) チェックサムと FCS のアップデートが必要となるため、 FCS コアロジックが使用されます。

TS リファレンスの定義は次のとおりです。

• TS1 : 1 ステップ動作が選択された場合の出力タイムスタンプ信号です。

• TS2 : 2 ステップ動作が選択された場合の出力タイムスタンプ信号です。

• TS2' : 両方のタイムスタンプが訂正されるプレーンです。

TS2 では常に訂正が適用され、TS2’プレーンの基準となります。TS1 では、ctl_tx_ptp_latency_adjust[10:0]信号の値によって、 TS2’ の訂正が適用される場合と適用されない場合があります。


図 3‐10 : イグレス

TX BUS

ctl_tx_systemtimerin[80-1:0]tx_ptp_1588op_in[1:0]tx_ptp_tag_field_in[15:0]tx_ptp_upd_chksum_intx_ptp_tstamp_offset_in[15:0]ctl_tx_ptp_1step_enablectl_tx_ptp_transpclk_modectl_tx_ptp_latency_adjust[7:0]

stat_tx_ptp_fifo_write_errorstat_tx_ptp_fifo_read_errortx_ptp_tstamp_valid_out

tx_ptp_tsta,p_tag_out[15:0]tx_ptp_tstamp_out[79:0]

TS1

PCS

Note: some core logic and lane logic blocks are not shown for clarity

TS2'

TS2

2-steplogic

1-step logic including

UDP checksum

update

TX adapter

Core Logic

PCS LogicSerDes





レートやクロックモード (通常または透過) に基づいて、ctl_tx_ptp_latency_adjust[10:0] 信号に推奨されるデフォルト値は次のとおりです。

• 25G 通常クロック = 395

• 25G 透過クロック = 471

• 10G 通常クロック = 970

• 10G 透過クロック = 1177

送信側では、送信用のフレームと共に、サブシステムへのコマンドフィールドがクライアントによって提供されます。これは、フレーム単位で実行する 1588 機能 (NOP、 1 ステップ、 2 ステップ) を示し、さらに 1 ステップフレームの場合には、アップデートする UDP チェックサムフィールドがあるかを示します。

ToD フォーマットを使用する場合、1 ステップと 2 ステップの両方の動作で、キャプチャした 80 ビットすべての ToDタイムスタンプが表 3-1 で説明する追加ポートを用いてクライアントロジックに返されます。

訂正フィールドフォーマットを使用する場合、 1 ステップと 2 ステップの両方の動作で、キャプチャした 64 ビットすべてのタイムスタンプが表 3-1 で説明する追加ポートを用いて、クライアントロジックに返されます (表に記載のように、データの上位ビットは 0 にセット )。

ToD フォーマットを使用する 1 ステップ動作の場合、キャプチャした 80 ビットすべての ToD タイムスタンプがフレームに挿入されます。訂正フィールドフォーマットを使用する 1 ステップ動作の場合には、キャプチャした 64 ビットのタイムスタンプがフレーム内にすでにある訂正フィールドと合算され、その合算結果がフレームの元の訂正フィールドを上書きします。 1 ステップのタイムスタンプ機能でサポートされるフレームの種類は次のとおりです。

• 生イーサネット

• UDP/IPv4

• UDP/IPv6

1 ステップ動作の UDP フレームの場合、 UDP チェックサムは IETF RFC 1624 に従ってアップデートされます。 1 ステップ動作のすべてのフレームの場合、すべてのフレーム修正が完了してから、 Ethernet Frame Check Sequence (FCS)フィールドが計算されます。 2 ステップの送信動作では、すべての Precision Time Protocol (PTP) フレームがサポートされています。





フレーム単位のタイムスタンプ動作

イグレスタイムスタンプ機能の動作モードは、 1588 コマンドポートの設定によって決定されます。コマンドポートに含まれる情報は、次のいずれかを示します。

• NOP (No Operation) : フレームは PTP フレームではなく、タイムスタンプ動作は実行されません。

• 2 ステップ動作が必要で、タグ値 (ユーザーシーケンス ID) がコマンドフィールドの一部として提供されます。フレームにタイムスタンプ情報が挿入される必要があり、フレームのタグ値と共にタイムスタンプ情報がクライアントロジックに提供されます。追加の MAC トランスミッターポートがこの機能を提供します。

• 1 ステップ動作が必要な場合

° ToD タイマーやタイムスタンプフォーマットの場合、タイムスタンプオフセット値がコマンドポートの一部として提供されます。つまり、フレームにタイムスタンプを実行する必要があり、タイムスタンプ情報は定義されたフレームのオフセット (バイト数) に挿入される必要があります。

° 訂正フィールドフォーマットの場合、訂正フィールドオフセット値がコマンドポートの一部として提供されます。つまり、フレームにタイムスタンプを実行する必要があり、キャプチャした 64 ビットのタイムスタンプがフレーム内にすでにある訂正フィールドと合算され、その合算結果がフレームの元の訂正フィールドを上書きします。

1 ステップ動作の場合、フレーム修正の後に、フレームの CRC (巡回冗長検査) 値のアップデート /再計算が必要です。 UDP IPv4 および IPv6 PTP フォーマットのフレームの場合、フレームのヘッダーにあるチェックサム値のアップデート /再計算が必要です。

• 1 ステップ動作の UDP フレームの場合、 UDP チェックサムは IETF RFC 1624 に従ってアップデートされます。

° ToD フォーマットを使用する場合、このアップデート機能を正常動作させるため、送信用フレームの元のチェックサム値は、タイムスタンプデータが 0 として計算される必要があります。訂正フィールドフォーマットを使用する場合、この条件は適用されません。

° 訂正フィールドフォーマットを使用する場合は別の条件が適用されます。つまり、 1588 PTP フレームヘッダー内の UDP チェックサムフィールドと訂正フィールドの間隔は、1588 PTP フレームの定義に準拠する固定のバイト間隔となります。チェックサムが正しくアップデートされるには、 MAC パイプラインにチェックサムと訂正フィールドの両方が含まれる必要があるため、 MAC 全体のレイテンシを小限に抑えるにはこの条件が必要です。 ToD フォーマットの場合は、元のタイムスタンプデータが 0 値として計算されるため、この条件は適用されません。したがって、チェックサムとタイムスタンプはフレーム内で別々に位置することができます。





イングレス

イングレスロジックは、イングレスパケットを解析して 1588 (PTP) フレームを検索することはありません。代わりに、受信したすべてのフレームのタイムスタンプ情報を取得して、この値をユーザーロジックに出力します。この機能は常に有効ですが、不要な場合には、タイムスタンプ出力を無視できます。

タイムスタンプは、 SOP (Start Of Packet) に対応するもののみを取得するため、 PCS デコーダーの後にフィルターされます。これらの 80 ビットのタイムスタンプはシステム側に出力されます。タイムスタンプは、 SoP サイクル中でena_out = 1 の場合に有効となります。


図 3‐11 : イングレス

Timestamp capture

SerDes

ctl_rx_systemtimerin[80-1:0]

Lane Buffer

timestamp

CoreClock domain

RX SerDesclock domain

datapath

datapath

core logic

timestamp(80 bits)

SoPdetection

(64 bits)RX BUS

rx_ptp_tstamp_out[79:0]

PCS MAC

1588logic

• • • • • • •• • • • • •





ポートの説明

次の表では、パケットのタイムスタンプ機能が含まれている場合に現れる追加信号について説明します。

表 3‐1 : 1588v2 のポートと説明

LFI (Local Fault Indication) 方向説明クロックドメイン

IEEE 1588 インターフェイス – TX パス

ctl_tx_systemtimerin[80-1:0] 入力

TX 用のシステムタイマー入力。通常クロックモードでは、32 LSB にナノ秒を格納し、48 MSB に秒を格納します。透過クロックモードでは、ビット 63 に 0、ビット 62:16 にナノ秒の整数部、ビット 15:0 にナノ秒の小数部を格納します。ビット表現の定義は、 IEEE 1588v2を参照してください。

この入力は TX SerDes クロックドメインに属している必要があります。

tx_serdes_clk

tx_ptp_tstamp_valid_out 出力このビットは、TX システムインターフェイスに有効なタイムスタンプが現れていることを示します。

tx_clk_out

tx_ptp_tstamp_tag_out[15:0] 出力 tx_ptp_tag_field_in[15:0] に対応するタグ出力。 tx_clk_out

tx_ptp_tstamp_out[80-1:0] 出力送信パケット SOP のタイムスタンプは、キャプチャプレーンを通過した時刻のものです。タイムフォーマットはタイマー入力と同じです。

tx_clk_out

tx_ptp_1588op_in[1:0] 入力

この信号は、パケットの初のサイクルで有効になります。

2'b00 – NOP (No Operation)。タイムスタンプの取得もフレームの変更もしません。

2'b01 – 1 ステップ。タイムスタンプを取得し、フレームに挿入します。

2'b10 – 2 ステップ。タイムスタンプを取得し、 2 ステップ動作用の追加のポートを介してクライアントへ返します。フレーム自体は変更されません。

2'b11 – 予約済み。 NOP として動作します。

tx_clk_out

ctl_tx_ptp_1step_enable 入力 1 に設定されている場合、 1 ステップ動作を有効にします。

tx_clk_out

ctl_ptp_transpclk_mode 入力

1 に設定されている場合、タイムスタンプロジックが透過クロックモードになります。透過クロックモードでは、システムタイマー入力を訂正値として解釈します。 IEEE 1588v2 で定義されているプロセスに従って、TX が TX タイムスタンプに訂正値を追加します。訂正値の符号ビットを 0 (正の時間) と仮定します。

対応する入力 PTP パケットの訂正フィールドは、適切な RX タイムスタンプで修正ずみであることが予想されます。

tx_clk_out





tx_ptp_tag_field_in[15:0] 入力

このフィールドの使用法は、 1588 の動作によって異なります。この信号は、パケットの初のサイクルで有効になります。

• NOP の場合、このフィールドは無視されます。

• 1 ステップおよび 2 ステップの場合、このフィールドはタグフィールドです。このタグの値が、現在のフレームに対するタイムスタンプと一緒に 2 ステップ動作用の追加のポートを介してクライアントへ返されます。ソフトウェアでこのタグの値を使用して、送信用に送った PTP フレームとタイムスタンプを確実に一致させることができます。

tx_clk_out

ctl_tx_ptp_latency_adjust[10:0] 入力2 ステップタイムスタンプを基準に 1 ステップ TX タイムスタンプを調整するために使用します。ビット [10:3]の単位はナノ秒で、 [2:0] の単位はナノ秒の小数部です。

tx_clk_out

stat_tx_ptp_fifo_write_error 出力

送信 PTP FIFO 書き込みエラー。このステータス信号が1 の場合、PTP タグの書き込み中にエラーが発生したことを示します。このエラーをクリアするには、 TX パスのリセットが必要です。

tx_clk_out

stat_tx_ptp_fifo_read_error 出力

送信 PTP FIFO 読み出しエラー。このステータス信号が1 の場合、PTP タグの読み出し中にエラーが発生したことを示します。このエラーをクリアするには、 TX パスのリセットが必要です。

tx_clk_out

tx_ptp_rxtstamp_in 入力

このフィールドの使用法は、 1588 の動作によって異なります。

• 通常クロックモードの NOP、 2 ステップ、または 1ステップの場合、このフィールドは無視されます。

• 透過クロックモードの 1 ステップの場合、このフィールドは PTP パケットの RX タイムスタンプを伝搬します。ビット 63 に 0、ビット 62:16 にナノ秒の整数部、ビット 15:0 にナノ秒の小数部を格納します。ビット表現の定義は、 IEEE 1588v2 を参照してください。この RX タイムスタンプと PTP パケットのTX タイムスタンプの差分は滞留時間によるもので、この値が PTP パケットの訂正フィールドの内容に 2の補数で追加されます。

tx_clk_out

表 3‐1 : 1588v2 のポートと説明 (続き)






IEEE 1588 インターフェイス – RX パス

ctl_rx_systemtimerin[80-1:0] 入力RX 用のシステムタイマー入力。タイムフォーマットは TX と同じです。この入力は、 RX SerDes と同じクロックドメインに属している必要があります。

rx_serdes_clk

rx_ptp_tstamp_out[80-1:0] 出力受信パケット SOP のタイムスタンプは、キャプチャプレーンを通過した時刻のものです。この信号は、パケットの初のサイクルで有効になります。

rx_clk_out

表 3‐1 : 1588v2 のポートと説明 (続き)






IEEE 1588v2 PTP の機能説明

10G/25G Ethernet Subsystem の IEEE 1588v2 機能は、イングレスとイグレスの両方向に対してハードウェアレベルでイーサーネットフレームの正確なタイムスタンプ機能を提供します。

タイムスタンプは、前述の入力クロックソースに従ってキャプチャされます。ただし、ソースは SerDes と同じクロックドメインに属している必要があり、ユーザーが提供する外部回路によるリタイミングが必要な場合があります。

すべてのイングレスフレームがタイムスタンプを受信します。必要に応じて受信したフレームに割り込み、特定のフレームに PTP 情報 (Ethertype を用いて) が含まれているか、またタイムスタンプの保持または破棄が必要であるかを判断できます。

イグレスフレームは、 PTP フレームとしてタグ付けされている場合にタイムスタンプが挿入されます。イグレスフレームのタイムスタンプは、ユーザーが与えたタグと一致します。

受信フレームのタイムスタンプは、パケットの開始と同じクロックサイクルでユーザーインターフェイスに現れます。その後、必要に応じてパケットへタイムスタンプを付加できます。

定義では、タイムスタンプは、 SOP が 10G/25G Ethernet Subsystem 内のキャプチャプレーンを通過すると同時にキャプチャされます。この動作を次の回路図で示します。


図 3‐12 :受信

Customer-supplied clock domain adapter

XilinxPCS

SerDesEthernet frames

Ingress frames

ctl_rx_systemtimerin[80-1:0]

rx_serdes_clk domain

clk domain

XilinxMAC

Ethernet frames

timestamp and PCS lane

AXI(Ethernet frames)

t

rx_ptp_tstamp_out[80-1:0]

SFD capture plane

System Time of Day ClockReceive

• • • • • • •• • • • • •





性能

次の表に、一般的な 10G/25G Ethernet Subsystem におけるタイムスタンプキャプチャの精度を示します。タイミングパラメーターの定義については、前の図を参照してください。

次の表は、「t」の一般的なテスト結果を示しています。これらの値には SerDes の遅延が含まれています。 SerDes の詳細および新情報については、ザイリンクスへお問い合わせください。

SerDes クロックは 390.625MHz と仮定します。

通常アプリケーションでは、イングレスとイグレスのキャプチャタイムの差は絶対時間を判断する上で重要です。PTP アルゴリズムは、非対称情報を使用して精度を上げることができます。

1588v2 機能は、内部計算を行うために、すべてのクロック周波数が既知であることを要求します。クロック周波数は、タイムスタンプ訂正が適切に動作するよう PTP IP コアを設定する際に指定する必要があります。

一般的なアプリケーションの場合、 PTP アルゴリズム (servo、この IP の一部ではない) が、時間の経過 (多数のパケットサンプル) と共にジッターを排除します。これは、収束時間やスレーブクロックのドリフトを小限に抑えるためにジッターをできるだけ小さくするのに有効です。


図 3‐13 :送信

表 3‐2 : タイムスタンプキャプチャの精度

Ethernet ポート clk (MHz)t min (nsec)

t max (nsecSerDes 位相 FIFO の変動 (nsec)

ジッターによる ToD クロックのずれ (nsec)

25GE イングレス 390.625 30 31 +/- 1 +/- 2.56

25GE イグレス 390.625 30 31 +/- 1 +/- 2.56

Customer-supplied clock domain adapter

XilinxPCS

SerDesEthernet frames

Egress frames

ctl_tx_systemtimerin[80-1:0]

tx_serdes_refclk domain

clk domain

XilinxMAC

tag

Ethernet frames

tx_ptp1588op_in[1:0]tx_ptp_tag_field_in[15:0]

t

SFD capture plane

System Time of Day Clock

AXI (Ethernet frames)

tx_ptp_ftstamp_valid_outtx_ptp_tstamp_tag_out[16-1:0]tx_ptp_tstamp_out[80-1:0]stat_tx_ptp_fifo_write_errorstat_tx_ptp_fifo_read_error





RS‐FEC のサポート

概要

このセクションでは、 10G/25G Ethernet Subsystem のオプション機能 RS-FEC について説明します。オプションのRS-FEC 機能は、IP カタログからサブシステムを生成する際または IP コアを非同期的に設定する際に指定する必要があります。

下図のように、 RS-FEC ブロックは PCS と PMA の間に位置します。

次の図を参照して、 RS-FEC コアのクロックおよびリセット信号は、アクティブ High のトランシーバーリセット信号を使用するトラシーバー信号と同等です。

この文書では、 RS-FEC コア内部の詳細についての説明は割愛します。 IEEE 802.3 第 108 項および 25G EthernetConsortium の第 3 スケジュール [参照 1] を参照してください。

また、『25G IEEE 802.3by Reed-Solomon Forward Error Correction LogiCORE IP 製品ガイド』 (PG217) [参照 10] でも詳しく説明しています。


図 3‐14 : RS‐FEC ブロック図

Transceiver

userdata_tx_in[63:0]

25G RS-FEC Core

txheader_out[1:0]

userdata_rx_out[63:0]

txheader_out[1:0]

tx_pcs_data[65:0]

tx_cwm_flag

rx_pcs_data[65:0]

rx_cwm_flag

tx_serdes_data[65:2]

tx_serdes_data[1:0]

rx_serdes_data[65:2]

rx_serdes_data[1:0]

Control Status

64

2

64

2

M_PMAInterface

S_PCSInterface

AX14-Lite orConfig/Status Bus

25G MAC Core

tx_dataout[65:0]

tx_cwm_flag

rx_datain[65:0]

rx_cwm_flag

66

66

tx_clk rx_clk tx_resetn rx_resetn





ポートの説明

表 3‐3 : RS‐FEC のポートと説明

ポート方向説明クロックドメイン

RS‐FEC 制御信号

ctl_rsfec_ieee_error_indication_mode 入力

• 1 : コアは IEEE RS-FEC 仕様に準拠します。

• 0 : FEC_bypass_correction_enable とFEC_bypass_indication_enable がアサートされている場合、 RS デコーダーはバイパスされます。

ctl_rsfec_consortium_25g 入力

IEEE 第 108 項と 25G Ethernet Consortium のモードを切り換えます。

• 1 = 25G Consortium 仕様モード

• 0 = IEEE 802.3by モード

一部の 10G/25G サブシステムコンフィギュレーションでは、 RX と TX のコンソーシアム信号を個別に備えることができます。

ctl_rsfec_enable 入力RS-FEC 機能を有効にします。一部の 10G/25G サブシステムコンフィギュレーションでは、 RX と TX のイネーブル信号を個別に備えることができます。

ctl_rx_rsfec_enable_correction 入力

このビットの設定は、rx_resetn が Low にアサートされた後に有効になります (~rx_serdes_reset)。MDIO レジスタ 1.200.0 に相当します。

• 0 : デコーダーがエラーを検出しますが、その訂正は行いません ( 「IEEE 802.3802.3by セクション91.5.3.3」参照)。

• 1 : デコーダーがエラーの検出と訂正を実行します。

ctl_rx_rsfec_enable_indication 入力

このビットの設定は、rx_resetn が Low にアサートされた後に有効になります (~rx_serdes_reset)。MDIO レジスタ 1.200.1 に相当します。

• 0 : エラー表示機能をバイパスします ( 「IEEE Std802.3by セクション 91.5.3.3」参照)。

• 1 : デコーダーが PCS サブレイヤーにエラー示します。

ctl_rx_vl_length_minus1[15:0] 入力通常、 20,479 (4FFF hex) に設定されます。通常値は、(16,383 x 5 -4) = 81,916 に相当します。

ctl_rx_vl_marker_id0[63:0] 入力40G Ethernet の IEEE 802.3 第 82 項で定義されているRX PCS レーン 0 のアライメントマーカーに相当します。

ctl_rx_vl_marker_id1[63:0] 入力 PCS レーン 1 のアライメントマーカーに相当します。



ctl_tx_vl_length_minus1[15:0] 入力通常、 20479 (10 進数) に設定されます。通常値は、(16,383 x 5 -4) = 81,916 に相当します。

ctl_tx_vl_marker_id0[63:0] 入力40G Ethernet の IEEE 802.3 第 82 項で定義されているTX PCS レーン 0 のアライメントマーカーに相当します。

ctl_tx_vl_marker_id1[63:0] 入力 PCS レーン 1 のアライメントマーカーに相当します。





RS‐FEC 機能の説明

10G/25G サブシステムの RS-FEC 機能は、 IEEE 802.3 第 108 項または 25G Ethernet Consortium の第 3 スケジュールに基づくエラー訂正機能を提供します。

この機能は、 IEEE 802.3 表 82-2 の定義に従った PCS アライメントマーカーの挿入が必要です。アライメントマーカー用の入力がありますが、これはアライメントマーカー間のワードの値にも使用されます。

RS-FEC 機能は、イネーブル信号を用いてバイパス可能です。 RS-FEC 機能をバイパスして、 PCS を直接トランシーバーへ接続することで、レイテンシが削減されるというメリットがあります。次に示すさまざまなバイパスモードの新のレイテンシ情報は、『25G IEEE 802.3by Reed-Solomon Forward Error Correction LogiCORE IP 製品ガイド』 (PG217)

[参照 10] を参照してください。



RS‐FEC のステータス信号

stat_rx_rsfec_corrected_cw_inc 出力訂正されたエラーに対するインクエリメント信号です。

stat_rx_rsfec_uncorrected_cw_inc 出力訂正されていないエラーに対するインクエリメント信号です。

stat_rx_rsfec_err_count_inc[2:0] 出力検出したエラーに対するインクエリメント信号です。

stat_rx_rsfec_hi_ser 出力8192 コードワードウィンドウの RS-FEC シンボルエラー数がしきい値 K = 417 を超えると 1 にセットされます。その他の場合は 0 にセットされます。

stat_rx_rsfec_lane_alignment_status 出力この値が 1 の場合、 RX RS-FEC ブロックがトランシーバーからのデータにアライメントしたことを示します。

stat_tx_rsfec_lane_alignment_status 出力この値が 1 の場合、 TX RS-FEC ブロックが入力 PCSデータにアライメントしたことを示します。

表 3‐3 : RS‐FEC のポートと説明 (続き)

ポート方向説明クロックドメイン





• FEC バイパス訂正 : デコーダーがエラーを検出しますが、その修正は行いません ( 「IEEE Std 802.3by セクション108.5.3.2」参照)。このモードでは、レイテンシが削減されます (レイテンシの詳細は、『25G IEEE 802.3byReed-Solomon Forward Error Correction LogiCORE IP 製品ガイド』 (PG217) [参照 10] 参照)。

• FEC バイパス表示 : データを訂正しますが、それを表示しません。このモードでは追加信号の rx_hi_ser が生成されるため、パケット内のエラーが検出されない可能性を低くできます。 RS デコーダーは、 8192 コードワードの連続する非重複ブロックで検出されたシンボルエラー数をカウントします ( 「IEEE Std 802.3by セクション108.5.3.2」参照)。このモードでは、レイテンシが削減されます。

• デコーダーバイパス : バイパス訂正とバイパス表示のイネーブル信号が High のときに IEEE のエラー表示信号を Low にすることで、 RS デコーダーをバイパスできます。

ステータス/制御インターフェイスステータス /制御インターフェイスは、 10G/25G Ethernet コアのコンフィギュレーションを設定し、そのステータスを監視するために使用します。このセクションでは、各種ステータス /制御信号の一部について詳しく説明します。

stat_rx_framing_err および stat_rx_framing_err_valid

これらの信号は、同期ヘッダーエラーを追跡するために使用します。これらのバスは、同期ヘッダーエラーを追跡するために使用します。 stat_rx_framing_err 出力は、受信した同期ヘッダーエラーの数を示します。このバスの値は、対応する stat_rx_framing_err_valid のサンプル値が 1 の場合のみ有効です。

stat_rx_block_lock

このビットは、インターフェイスで IEEE Std. 802.3 で定義された同期ヘッダーロックを完了したかどうかを示します。値が 1 なら、ブロックロックが完了しています。

stat_rx_local_fault

stat_rx_internal_local_fault または stat_rx_received_local_fault がアサートされると、この出力が High になります。この出力はレベルセンスです。

RX エラーステータス

コアには、 64b/66b ワードおよびシーケンスの違反、 CRC32 チェックエラーを特定するためのステータス信号があります。

すべての信号は、 clk の立ち上がりエッジに同期します。これらの信号の詳細説明は次のとおりです。





stat_rx_bad_fcs[1:0]

この信号の値が正の場合、受信したパケットの CRC32 の想定値と実際の値が異なることをエラー検出ロジックが検出したことを示します。

CRC32 エラーを検出した場合、受信したパケットはエラーありとマークされ、 ctl_rx_ignore_fcs がアサートされていなければ後の転送 (rx_eopout をアサートしたサイクル) で rx_errout をアサートして送信されます。この信号は、 CRC32 エラーが検出されるたびに 1 クロック周期だけアサートされます。

stat_rx_bad_code

この信号は、 RX PCS 受信ステートマシンが何サイクルの間、 IEEE Std. 802.3 仕様で定義された RX_E ステートにとどまるかを示します。

Pause 処理10G/25G Ethernet Subsystem コアは、 Pause パケットの生成と終了に関する包括的なメカニズムを備えています。 Pause情報の処理インターフェイスは TX と RX で独立しています。このセクションでは、これらのインターフェイスについて説明します。

TX Pause の生成

ctl_tx_pause_req[8:0] および ctl_tx_pause_enable[8:0] 入力バスを使用して Pause パケットの送信を要求できます。ビット [8] はグローバル Pause パケットに対応し、ビット [7:0] は優先 Pause パケットに対応します。

このバスの各ビットは、 16 サイクル以上の間定常状態に保持してから遷移する必要があります。

注意 : グローバル Pause パケットと優先 Pause パケットの両方を同時に要求すると予測不能な動作となるため、回避してください。

Pause パケットの内容は、次の入力ピンを使用して決定します。

グローバル Pause パケットの場合 :

ctl_tx_da_gpp[47:0]ctl_tx_sa_gpp[47:0]ctl_tx_ethertype_gpp[15:0]ctl_tx_opcode_gpp[15:0]ctl_tx_pause_quanta8[15:0]





優先 Pause パケットの場合 :

ctl_tx_da_ppp[47:0]ctl_tx_sa_ppp[47:0]ctl_tx_ethertype_ppp[15:0]ctl_tx_opcode_ppp[15:0]ctl_tx_pause_quanta0[15:0]ctl_tx_pause_quanta1[15:0]ctl_tx_pause_quanta2[15:0]ctl_tx_pause_quanta3[15:0]ctl_tx_pause_quanta4[15:0]ctl_tx_pause_quanta5[15:0]ctl_tx_pause_quanta6[15:0]ctl_tx_pause_quanta7[15:0]

10G/25G Ethernet コアは FCS を自動的に計算してパケットに追加します。優先 Pause パケットの場合、10G/25G Ethernetコアは要求された優先度に基づいてイネーブルベクターも自動で生成します。

Pause パケットを要求するには、 ctl_tx_pause_req[8:0] および ctl_tx_pause_enable[8:0] バスの対応するビットを 1 にセットし、 Pause 要求の間 1 のまま保持します。これらの入力を 0 にすると、保留中の Pause パケットはすべてキャンセルされます。 10G/25G Ethernet コアは、現在のパケット転送が完了するとただちに Pause パケットを送信します。

重要 : このバスの各ビットは、 16 サイクル以上の間定常状態に保持してから遷移する必要があります。

Pause パケットの再送用に、 10G/25G Etherne コアは 9 個の独立したタイマー (各優先度に 1 個とグローバル Pause 用に 1 個) を備えています。これらのタイマーには、対応する入力バスの値がロードされます。 Pause パケットを送信すると、対応するタイマーに ctl_tx_pause_refresh_timer[8:0] 入力バスの対応する値がロードされます。タイマーがタイムアウトになると、現在のパケット転送が完了後ただちにその優先度 (またはグローバル) の Pause パケットが再送されます。また、タイマーの値を手動で強制的に 0 にでき、ひいては ctl_tx_resend_pause 入力を 1 クロックサイクル間 1 にして Pause パケットを再送できます。

優先モードで Pause パケットの数を少なくするため、 9 つあるタイマーのいずれかがタイムアウトになると、その他のカウント中のタイマーもタイムアウトと見なされます。また、現在のパケット転送の完了を待っている間に別のタイマーがタイムアウトした場合、またはユーザーが新しい要求を送信した場合は、 1 つの Pause フレームにマージされます。たとえば 2 つのタイマーがカウントダウンしている時にユーザーが 3 つ目の優先度の要求を送信した場合、カウントダウンしていた 2 つのタイマーは強制的にタイムアウトになり、現在パケット転送中の場合は転送完了後ただちに 3 つの優先度すべての Pause パケットが送信されます。また、追加要求がなくても 2 つのタイマーのどちらかがタイムアウトになるともう片方のタイマーも強制的にタイムアウトになり、現在パケット転送中の場合は転送完了後ただちに両優先度の Pause パケットが送信されます。

ctl_tx_pause_req[8:0] または ctl_tx_pause_enable[8:0] の対応するビットを 0 にすると、 Pause パケットの生成を停止できます。





RX Pause の終了

10G/25G Ethernet コアは、グローバルおよび優先 Pause フレームを終了し、 Pause パケットに応答できるようにシンプルなハンドシェイクインターフェイスを提供します。

Pause パケットの判断

Pause パケットは、次の 3 つの手順で判断します。

1. パケットがグローバル制御または優先制御パケットかどうかを調べます。

手順 1 でグローバル制御または優先制御パケットと判断されたパケットは、 ctl_rx_forward_control が 1の場合のみユーザーロジックに転送されます。

2. 手順 1 でグローバル制御または優先制御パケットと判断された場合、そのパケットがグローバル Pause パケットかどうかを調べます。

3. 手順 2 でグローバル Pause パケットでないと判断された場合、そのパケットが優先 Pause パケットかどうかを調べます。

手順 1 の判断は、次の擬似コードで実行します。

assign da_match_gcp = (!ctl_rx_check_mcast_gcp && !ctl_rx_check_ucast_gcp) || ((DA == ctl_rx_pause_da_ucast) && ctl_rx_check_ucast_gcp) || ((DA == 48'h0180c2000001) && ctl_rx_check_mcast_gcp);assign sa_match_gcp = !ctl_rx_check_sa_gcp || (SA == ctl_rx_pause_sa);assign etype_match_gcp = !ctl_rx_check_etype_gcp || (ETYPE == ctl_rx_etype_gcp);assign opcode_match_gcp = !ctl_rx_check_opcode_gcp || ((OPCODE >= ctl_rx_opcode_min_gcp) && (OPCODE <= ctl_rx_opcode_max_gcp));assign global_control_packet = da_match_gcp && sa_match_gcp && etype_match_gcp && opcode_match_gcp && ctl_rx_enable_gcp;assign da_match_pcp = (!ctl_rx_check_mcast_pcp && !ctl_rx_check_ucast_pcp) || ((DA == ctl_rx_pause_da_ucast) && ctl_rx_check_ucast_pcp) || ((DA == ctl_rx_pause_da_mcast) && ctl_rx_check_mcast_pcp);assign sa_match_pcp = !ctl_rx_check_sa_pcp || (SA == ctl_rx_pause_sa);assign etype_match_pcp = !ctl_rx_check_etype_pcp || (ETYPE == ctl_rx_etype_pcp);assign opcode_match_pcp = !ctl_rx_check_opcode_pcp || ((OPCODE >= ctl_rx_opcode_min_pcp) && (OPCODE <= ctl_rx_opcode_max_pcp));assign priority_control_packet = da_match_pcp && sa_match_pcp && etype_match_pcp && opcode_match_pcp && ctl_rx_enable_pcp;assign control_packet = global_control_packet || priority_control_packet;

DA はデスティネーションアドレス、 SA はソースアドレス、 OPCODE はオペコード、 ETYPE は入力パケットから抽出した EtherType/Length フィールドを表します。


assign da_match_gpp = (!ctl_rx_check_mcast_gpp && !ctl_rx_check_ucast_gpp) || ((DA == ctl_rx_pause_da_ucast) && ctl_rx_check_ucast_gpp) || ((DA == 48'h0180c2000001) && ctl_rx_check_mcast_gpp);assign sa_match_gpp = !ctl_rx_check_sa_gpp || (SA == ctl_rx_pause_sa);assign etype_match_gpp = !ctl_rx_check_etype_gpp || (ETYPE == ctl_rx_etype_gpp);assign opcode_match_gpp = !ctl_rx_check_opcode_gpp || (OPCODE == ctl_rx_opcode_gpp);assign global_pause_packet = da_match_gpp && sa_match_gpp && etype_match_gpp && opcode_match_gpp && ctl_rx_enable_gpp;







assign da_match_ppp = (!ctl_rx_check_mcast_ppp && !ctl_rx_check_ucast_ppp) || ((DA == ctl_rx_pause_da_ucast) && ctl_rx_check_ucast_ppp) || ((DA == ctl_rx_pause_da_mcast) && ctl_rx_check_mcast_ppp);assign sa_match_ppp = !ctl_rx_check_sa_ppp || (SA == ctl_rx_pause_sa);assign etype_match_ppp = !ctl_rx_check_etype_ppp || (ETYPE == ctl_rx_etype_ppp);assign opcode_match_ppp = !ctl_rx_check_opcode_ppp || (OPCODE == ctl_rx_opcode_ppp);assign priority_pause_packet = da_match_ppp && sa_match_ppp && etype_match_ppp && opcode_match_ppp && ctl_rx_enable_ppp;


ユーザーインターフェイス

Pause パケットを受信すると、 ctl_rx_pause_enable[8:0]、 stat_rx_pause_req[8:0]、およびctl_rx_pause_ack[8:0] バスを使用してシンプルなハンドシェイクプロトコルで通知されます。これらのバスのビット [8] はグローバル Pause パケットに対応し、ビット [7:0] は優先 Pause パケットに対応します。

Pause パケットを受信すると、次の手順が実行されます。

1. ctl_rx_pause_enable[8:0] の対応するビットが 0 の場合、クォンタムは無視され、ハード CMAC は手順 1にとどまります。それ以外の場合、 stat_rx_pause_req[8:0] バスの対応するビットを 1 にセットし、受信したクォンタムの値をタイマーにロードします。

Pause 処理の手順 2 以降で ctl_rx_pause_enable[8:0] のいずれかのビットが 0 (無効) の場合、コアは通常の手順を完了した後、手順 1 に戻ります。

2. ctl_rx_check_ack 入力が 1 の場合、コアはユーザーが ctl_rx_pause_ack[8:0] バスの適切なビットを 1にセットするまで待ちます。

3. ユーザーが ctl_rx_pause_ack[8:0] の適切なビットを 1 にセットした場合、または ctl_rx_check_ack が0 の場合、コアはタイマーのカウントダウンを開始します。

4. タイマーがタイムアウトになると、コアは stat_rx_pause_req[8:0] の適切なビットを 0 に戻します。

5. ctl_rx_check_ack 入力が 1 の場合、ユーザーが ctl_rx_pause_ack[8:0] バスの適切なビットを 0 に戻せば処理が完了します。

ユーザーが ctl_rx_pause_ack[8:0] の適切なビットを 0 に戻さなくても、 32 クロックサイクルが経過するとコアは処理が完了したものと見なします。

図 3-15 に、これらの手順を波形で表したものを示します。波形に記している数字は、各手順の番号です。

手順 2 ～手順 5 の間に新しい Pause パケットを受信すると、新たに取得したクォンタムの値がタイマーにロードされ、処理を継続します。


図 3‐15 : RX Pause インターフェイスの例

• • • • • • •• • • • • •





オートネゴシエーション図 3-16 に、オートネゴシエーション (AN) とリンクトレーニング (LT) を備えた 10G/25G Ethernet コアのブロック図を示します。

オートネゴシエーション機能によって、Ethernet デバイスはバックプレーン Ethernet リンクのリモートエンドにあるもう 1 つのデバイスに動作モードを通知し、そのデバイスがサポートできる動作モードを検出できるようになります。このオートネゴシエーション機能の主な目的は、 2 つのデバイス間で情報を交換する手段を提供し、各デバイスの性能を大化できるように 2 つのデバイスを自動的に設定することです。また、デバイスがリンクパートナーへ確実に接続されるようにするため、クロストークによる信号検出ではなく、デジタル信号検出をサポートするという別の目的もあります。オートネゴシエーションが完了すると、利用できる動作モードに従って Ability 信号が生成されます。

リンクの両端でリンクトレーニング機能がサポートされている場合、オートネゴシエーション完了後にリンクトレーニングが実行されます。リンクトレーニングは通常、デジタル信号がバックプレーンを通過するときに生じる周波数依存性の損失を補正するために必要です。このコアに含まれるリンクトレーニングブロックの主な機能は、バックプレーンリンクを介してレジスタ情報やトレーニングシーケンスを提供することで、これらは受信回路 ( トランシーバーの一部) で解析されます。もう 1 つの機能は、レシーバーからのトレーニングフィードバックを対応するトランスミッターへ渡すことで、必要に応じてイコライザー回路 ( トランシーバーの一部) を調整できるようになります。意思決定アルゴリズムは、このコアに含まれていません。

図 3-16 のように、オートネゴシエーションおよびリンクトレーニングが完了すると、データパスはミッションモード (PCS) に切り替わります。

概要

図 3-17 に、 OSI リファレンスモデル内のオートネゴシエーション機能の位置を示します。


図 3‐16 : オートネゴシエーションとリンクトレーニングを備えたコア





ANIPC (Auto-Negotiation Intellectual Property Core) は、 IEEE Std 802.3-2012 第 73 項 (IEEE Std. P802.3ba および 802.3apに定義された修正条項を含む) で定義された要件を実装します。

ANIPC コアの機能は第 73 項で説明されています。詳細は、セクション 73.10.4 「State Diagrams」の図 73-11 「Arbitrationstate diagram」を参照してください。


図 3‐17 : OSI モデル内のオートネゴシエーション機能





通常のミッションモード動作で、リンク制御出力が 11 (bin) に設定されている場合、トランシーバー入力および出力の一般的なビット動作周波数は 10.3125 または 25.78125Gb/s となります。ただし、オートネゴシエーション中にレーン上で使用される DME (Dual Manchester Encoding) のビットレートは、ミッションモード動作とは異なります。この要件に対応するため、 ANIPC コアはオーバーサンプリングとオーバードライビングを使用して、 156.25Mb/s のオートネゴシエーションスピード (DME クロック周波数 312.5MHz) とミッションモードの 10.3125 または 25.78125Gb/s物理レーンスピードを一致させます。

機能の説明

autoneg_enable

autoneg_enable 入力信号が 1 にセットされている場合は、電源投入時、キャリア信号が失われた場合、または入力信号 restart_negotiation が 0 から 1 に遷移した場合にオートネゴシエーションが自動的に開始します。すべての Ability 入力信号および 2 つの信号 (PAUSE、 ASM_DIR) は、ハードウェアの機能を示すために Low または Highに接続されます。 nonce_seed[7:0] 入力は、オートネゴシエーション機能のすべてのインスタンスに対して固有の値 (0 以外) に設定される必要があります。これは、電源投入時にデッドロックを生じさせないために非常に重要です。相互接続された 2 つのリンクパートナーの nonce_seed[7:0] 入力が同じ値に設定された状態でオートネゴシエーションを実行しようとすると、オートネゴシエーションが常にエラーとなります。 pseudo_sel 入力には任意の値を選択でき、これによってオートネゴシエーション中に使用される DME ページのビット位置 49 で用いられるランダムビットジェネレーターの多項式が選択されます。この入力のすべての選択値が有効となり、反対の動作を招くことはありません。

リンク制御

オートネゴシエーションが開始する際、これらのリンクの Ability 入力信号のステートに応じて、さまざまなリンク制御信号がアクティブになります。その後、接続されているリンクのステータスを示すために、ANIPC ハードウェアによって対応するリンクステータス信号が監視されます。使用しないリンクの制御出力は未接続となり、対応するリンクステータス入力は Low に接続される必要があります。この間、 ANIPC ハードウェアはリンクパートナーとの通信リンクを確立し、このリンクを使用して接続の機能を交渉します。

オートネゴシエーション完了 (autoneg_complete)

オートネゴシエーションが完了すると、 autoneg_complete 信号がアサートされます。さらに、前方誤り訂正ハードウェアが使用される場合には、出力信号 an_fec_enable がアサートされます。つまり、トランスミッターハードウェアを使用して Pause 制御パケットを生成する場合は出力信号 tx_pause_en がアサートされ、レシーバーハードウェアを使用して Pause 制御パケットを検出する場合は出力信号 rx_pause_en がアサートされて、選択したリンクの出力リンク制御はミッションモード値 (bin) 11 に設定されます。

重要 : autoneg_complete 信号は、 PCS から rx_status を受信するまでアサートされません。つまり、リンクトレーニングが含まれている場合は、リンクトレーニングが完了して rx_status が High になるまで autoneg_complete 出力信号はアサートされません。





リンクトレーニングリンクトレーニングは、オートネゴシエーションがバックプレーンや銅テクノロジに到達した後に実行されます。手動入力やパラレル検出の結果からテクノロジが選択されることもあります。リンクトレーニングは、デジタル信号がバックプレーンや銅ケーブルを通過するときに生じる周波数依存性の損失を補正するために必要です。リンクトレーニングコアの主な機能は、バックプレーンリンクを介してレジスタ情報やトレーニングシーケンスを提供することで、これらは受信回路 (コアの一部ではない) で解析されます。

コアのもう 1 つの機能は、レシーバーからのトレーニングフィードバックを対応するトランスミッターへ渡すことで、必要に応じてイコライザー回路 (コアの一部ではない) を調整できるようになります。コアを構成する 2 つの回路は、受信リンクトレーニングブロックと送信リンクトレーニングブロックです。

重要 : この IP コアの外部には、トランスミッターのプリエンファシスタップを調整する役割を持つロジックが必要です。

送信

リンクトレーニング送信ブロックは 4,384 ビットフレームを構成し、この中にはフレームデミリッター、制御チャネル、およびリンクトレーニングシーケンスが含まれます。図 3-18 に構造を示します。


図 3‐18 : リンクトレーニングのフレーム構造





ザイリンクスでは、送信ステートマシンが制御チャネルビットを送信している間は、リンクトレーニングアルゴリズムによって制御チャネルビットが変更されないようにすることを推奨しています。このビットが変更されると、不正なビットが受信されて DME エラーを招く可能性があります。 tx_SOF がアサートされると開始され、 288 ビット時間後 (約 30ns) 後に完了します。

係数およびステータスにはラインレートで 128 ビット時間と含まれている場合でも、これら 2 つのフィールドの実信号レートは 1/8 に削減されます。したがって DME クロックレートは、ラインレートの 1/4 となります。

フレームマーカー

フレームマーカーには、 16 個の連続する 1 とその後に続く 16 個の連続する 0 が含まれます。このパターンは、フレームの残りの部分で繰り返されません。

係数とステータス

これら 2 つのフィールドの DME 信号レートは 1/8 に削減されるため、係数とステータスのそれぞれの送信に 128/8 =16 ビット (それぞれ 15:0 の領域) が含まれます。表 3-4 および表 3-5 で、これらのビットについて説明しています。送信順序はビット 15 から開始し、ビット 0 で終了します。

表 3‐4 :係数およびアップデートフィールドビットの定義

ビット名前説明

15:14 予約 0 として送信され、受信側では無視されます。

13 プリセット 1 = 係数をプリセット0 = 通常動作

12 初期化 1 = 係数を初期化0 = 通常動作


5:4 係数 (+1) アップデート 1 1 = 予約0 1 = 増加1 0 = 減少 0 0 = ホールド

3:2 係数 (0) アップデート 1 1 = 予約0 1 = 増加1 0 = 減少0 0 = ホールド

1:0 係数 (-1) アップデート 1 1 = 予約0 1 = 増加1 0 = 減少0 0 = ホールド





各ビットの機能については、 IEEE Std. 802.3 第 72 項で定義されています。これらのビットの目的は、リンクトレーニング中に送信イコライザーを調整するために情報を伝達することです。対応する信号名については、表 2-16 を参照してください。

トレーニングシーケンス

トレーニングシーケンスは、 4,094 ビットの擬似ランダムビットシーケンス (PRBS) とその後に続く 2 つの 0 で構成され、合計 4,096 ビットです。PRBS は、10.3125 ラインレート (25.78125Gb/s) で送信されます。PRBS ジェネレーターは、外部ソースから 11 ビットのシードを受信します。初のシードがロードされた後、 PRBS ジェネレーターは動作を継続し、その後の介入は必要ありません。

PRBS ジェネレーター自体は、次の多項式に対応する回路で実装されます。

G(x) = 1 + x9 + x11

受信

受信ブロックは、 IEEE Std. 802.3 第 72項の図 72-4 に示されているフレームアライメントステート図を実装します。

フレームロックステートマシン

フレームロックステートマシンは、 16 個の連続する 1 と 16 個の連続する 0 で構成されるフレームマーカーを検索します。この機能については、 IEEE Std. 802.3 第 72 項の図 72-4 に定義されています。フレームロックが達成されると、 frame_lock がの値が TRUE にセットされます。

受信データ

レシーバーは、表 3-4 および表 3-5 で説明したビットと「ポートの説明」で説明した信号名の制御チャネルを出力します。

表 3‐5 : ステータスレポートフィールドビットの定義

ビット名前説明

15 レシーバーレディ 1 = トレーニングが完了し、データ受信の準備が整っているとローカルレシーバーが判断した。

0 = ローカルレシーバーはトレーニングの継続を要求している。


5:4 係数 (+1) アップデート 0 1 = 小1 1 = 大1 0 = アップデート済み0 0 = アップデートされていない

3:2 係数 (0) アップデート 1 1 = 大0 1 = 小1 0 = アップデート済み0 0 = アップデートされていない

1:0 係数 (-1) アップデート 1 1 = 大0 1 = 小1 0 = アップデート済み0 0 = アップデートされていない





特定の DME フレームを受信する際に DME エラーが生じた場合、制御チャネル出力はアップデートされず、後に受信した正しい DME フレーム値が保持されます。その後、正しい DME フレームが受信されるとアップデートされます。




第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび Vivado IP インテグレーターの詳細は、次の Vivado DesignSuite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7]

コアのカスタマイズおよび生成ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6] を参照してください。

注記 : この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

[Configuration] タブ

[Configuration] タブ (図 4-1) には、基本のコアコンフィギュレーションオプションがあります。

すべてのタブにはデフォルト値が入力されています。




第 4 章 : デザインフローの手順


図 4‐1 : [Configuration] タブ





表 4‐1 : コンフィギュレーションオプション

オプション値デフォルト

[General]

Select Core Ethernet MAC+PCS/PMAEthernet PCS/PMA

Ethernet MAC+PCS/PMA

Speed 25.7812G10.3125G

25.7812G

Runtime Switchable mode 0、 1 0

Num of Cores 1234

1

Clocking SynchronousAsynchronous

Asynchronous

Data Path Interface AXI Stream(1)

Media Independent Interface (MII)(2)AXI Stream

[PCS/PMA Options]

Base-R Base-KR Base-RBase-KR

Base-KR

include FEC Logic(3) NoneClause 74 (BASE-KR FEC)Clause 108 (RS-FEC)(4)

None

Auto Negotiation/Link Training Logic NoneInclude AN/LT Logic

None

AN/LT Clock (5MHz ～ 300MHz) 5Mhz ～ 300MHz 75MHz

[Control and Statistics Interface]

Control and Statistics Interface Control and Status VectorsInclude AXI4-Lite

Control and Status Vectors

注記 :

1. AXI4-Stream インターフェイスが表示されており、 Ethernet MAC+PCS/PMA コア専用のオプションです。

2. MII インターフェイスが表示されており、 Ethernet PCS/PMA コア専用のオプションです。

3. Include FEC Logic は、 Base-R でサポートされていません。

4. Clause 108 (RS-FEC) は、 10G のスピードでサポートされていません。また、 Runtime Switchable mode でもサポートされていま

せん。





[MAC Options] タブ

[MAC Options] タブ (図 4-2) には、そのほかのコアコンフィギュレーションオプションがあります。


図 4‐2 : [MAC Options] タブ

表 4‐2 : MAC オプション


[Optional Data Path Interface FIFO]

Include FIFO Logic オン、オフオン

[Flow Control]

Enable TX Flow Control Logic オン、オフオフ

Enable RX Flow Control Logic オン、オフオフ

[IEEE PTP 1588v2]

Enable Timestamping Logic オン、オフオフ

Operation Mode One StepTwo Step

Two Step





[GT Selection and Configuration] タブ

[GT Selection and Configuration] タブ (図 4-3) では、コアのシリアルトランシーバー機能を設定できます。


図 4‐3 : [GT Selection and Configuration] タブ





表 4‐3 : GT クロックオプション


[GT Location]

GT IP をコアに含めるか、サンプルデザインに含めるかを選択

Include GT subcore in coreInclude GT subcore in example design

Include GT subcore in core

[GT Clocks]

GT RefClk (In : MHz)

161.1328125195.3125201.4160156257.8125322.265625

161.1328125

GT DRP Clock (In MHz) 10 ～ 250MHz 100.00

[Core to GT Association]

GT TypeGTYGTH

GTY

GT Selection

デバイス /パッケージのクワッドグループに基づいたオプション

例 : Quad X0Y1 Quad X0Y2Quad X0Y3...

Quad X0Y1

Lane-00 ～ Lane-03

デバイス /パッケージに基づいて自動入力

たとえば、Num of Core = 4 で GT Selection =Quad X0Y1 の場合、 4 つのレーンは次のとおりです。X0Y4X0Y5X0Y6X0Y7

[Others]

Enable Pipeline Registers オン、オフオフ

Enable Additional GT Control/Status andDRP Ports オン、オフオフ





[Shared Logic] タブ

[Shared Logic] タブ (図 4-4) では、コアまたはサンプルデザインに含まれた共有ロジックをユーザーが使用できるようにします。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] を参照してください。


図 4‐4 : [Shared Logic] タブ

表 4‐4 :共有ロジックオプション

オプションデフォルト

Include Shared Logic in coreInclude Shared Logic in example design

Include Shared Logic in core





コアへの制約ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

このセクションは、この IP コアには適用されません。

デバイス、パッケージ、スピードグレードの選択


クロック周波数


クロック管理


クロック配置


バンク設定


トランシーバーの配置


I/O 規格と配置


シミュレーションVivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。





合成およびインプリメンテーション合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 5] を参照してください。




第 5章

サンプルデザインこの章では、 Vivado 統合設計環境 (IDE) を使用する場合に提供されるサンプルデザインについて説明します。

概要図 5-1 に、 GT (シリアルトランシーバー ) が IP コア内に含まれる場合での、 xxv_ethernet_0 サンプルデザインの単一コアコンフィギュレーションにおける各モジュールのインスタンシエーションと階層を示しています。

コアと GT 間のデータを同期させるために同期レジスタとパイプラインレジスタを使用しています。コアで必要なクロック周波数は、クロッキングヘルパーブロックを使用して生成しています。




第 5 章 : サンプルデザイン

各コンフィギュレーションで有効なユーザーインターフェイスは次のとおりです。

• MAC/PCS コンフィギュレーション

° データパスインターフェイス用に AXI4-Stream

° 制御および統計情報インターフェイス用に AXI4-Lite

• PCS コンフィギュレーション

° データパスインターフェイス用に MII

° 制御および統計情報インターフェイス用に AXI4-Lite

サニティテスト用のデータパケットを生成するために、 xxv_ethernet_0_pkt_gen_mon モジュールを使用します。パケットの生成およびチェックは、 FSM モジュールで制御されます。


図 5‐1 :単一コアのサンプルデザインの階層

HSEC_TOP_WRAPPER.V

HSEC.V

LT_RXTX_TOP

HALF_RATE_ADAPTER_I

P

HSEC_CORE.V

CORE.V

AN_PCONTROL

LT_RXTX_TOP

*_axi_if_top.v

AXI4_LITE_REG_MAP

AXI4_LITE_SLAVE_2_IPIF

HALF_RATE_ADAPTER_IP

HALF_RATE_ADAPTER_OP

xxv_ethernet_0.vxxv_ethernet_0_wrapper.v

xxv_ethernet_0_exdes.v

Traffic GEN / MON

Example_FSM

AXI-4 User Interface

xxv_ethernet_0_exdes_tb.v

xxv_ethernet_0_top.v

Stats signals

CTRL signals

AXI-Streaming / MII Interface signals

AXI4-Lite signals

gt_ref_clk_pgt_ref_clk_ndclksys_reset

ANLT Wrapper.V

Tx/Rx Clocking Helper Blocks

PipelineRegisters

PipelineRegisters

rx_gt_locked_led

rx_block_lock_led

completion_status

gt_tx*_out_0

gt_rx*_in_0

(*gt_common_wrapper.v)

GT Trans_debug(xxv_ethernet_0_

trans_debug.v)

pkt_gen_mon_0.v

GT Wiz





オプションモジュールの説明は次のとおりです。

• xxv_ethernet _0_trans_debug : Vivado IDE の「[GT Selection and Configuration] タブ」で [Anable Additional GT Control/Status and DRP Ports] または [Include GT subcore in example design] をオンにするか、[Configuration] タブで [RuntimeSwitchable mode] をオンにするとサンプルデザインに現れるモジュールです。このモジュールには、 xxv_ethernetコアから、トランシーバーモジュールのすべての GT チャネル DRP ポートと対応する制御ポートおよびステータスポートを引き出します。

• リタイミングレジスタ : 「[GT Selection and Configuration] タブ」で [Enable Retiming Register] をオンにすると、TXパスと RX パスそれぞれに gt_txusrclk2 と gt_rxusrclk2 を使用して、コアと GT 間に 1 段のパイプラインレジスタが挿入されます。これによってタイミング要件が緩和されます。ただし、デフォルト設定では、 GT とコア間の信号に 2 段のレジスタが挿入されています。

• TX / RX 同期レジスタ : TX 同期レジスタは、コアから GT へのデータを tx_clk に対して二重に同期します。RX同期レジスタは、 GT からコアへのデータを rx_serdes_clk に対して二重に同期します。

注記 : [Runtime Switchable mode] をオンにしている場合、 Vivado IDE でオートネゴシエーション/ リンクトレーニングロジックを含むように設定していると、 AN 動作は切り替え時に 10G データレートでのみ可能で、 LT はミッションモードで実行されます。

図 5-2 に、 xxv_ethernet_0 サンプルデザインの複数コアコンフィギュレーションにおける各モジュールのインスタンシエーションおよび階層を示しています。


図 5‐2 :複数コアサンプルデザインの階層

pkt_gen_mon_0.v


Traffic GEN / MON

Example_fsm




rx_gt_locked_led

rx_block_lock_led

completion_status

gt_tx*_out_*

gt_rx*_in_*

GT Trans_debug(xxv_ethernet_0_t

rans_debug.v)Clocking Helper Block

xxv_ethernet_0_wrapper.v

Stats signals

Ctrl signals

AXI4-Lite signals

Clocking Helper Block




HSEC.V

HSEC_CORE.V

CORE.V

AN_PCONTROL

LT_RXTX_TOP

*_axi_if_top.v

AXI4_LITE_REG_MAP





ANLT Wrapper.V

GT WizGT WizGT Wiz

xxv_ethernet_0.v

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

*gt_common_wrapper.v

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

GT Wiz





サンプルデザインの階層 (GT はサンプルデザインに含まれる)

図 5-3 に、 GT (シリアルトランシーバー ) が IP コアの外部 (つまり、サンプルデザイン内) にある場合での、xxv_ethernet_0 サンプルデザインの単一コアコンフィギュレーションにおける各モジュールのインスタンシエーションおよび階層を示しています。 [GT Selection and Configuration] タブで [Include GT subcore in example design] をオンにすると、この階層構造のサンプルデザインが提供されます。

[GT Selection and Configuration] タブで [Include GT subcore in example design] をオンにするか、 [Shared Logic] タブで[Include Shared Logic in example design] をオンにすると、階層内に xxv_ethernet_0_core_support.v が現れます。これは、 [Include Shared Logic in example design] オプションの xxv_ethernet_0_sharedlogic_wrapper.v モジュールと xxv_ethernet_0.v モジュールをインスタンシエートします。 [Include GT subcore in example design] をオンにした場合は、 xxv_ethernet_0_gt_wrapper.v モジュールが現れます。

「概要」で説明したとおり、 MAC/PCS コンフィギュレーションと PCS コンフィギュレーションで有効なユーザーインターフェイスは同じです。

xxv_ethernet_0.v モジュールは、コアと GT 間のデータを同期させるために必要な同期レジスタ / リタイミングパイプラインレジスタをインスタンシエートします。


図 5‐3 :サンプルデザインに GT が含まれる単一コアの階層

HSEC_TOP_WRAPPER.V

LT_RXTX_TOP

HALF_RATE_ADAPTER_I

P

pkt_gen_mon_0.v

xxv_ethernet_0.v


Traffic GEN / MON

Example_FSM



Stats signals

CTRL signals


AXI4-Lite signals


PipelineRegisters

PipelineRegisters

rx_gt_locked_led

rx_block_lock_led

completion_status

gt_tx*_out_0

gt_rx*_in_0


trans_debug.v)

GT Wiz


*_gt_wrapper


*_sharedlogic_wrapper

*_clocking_wrapper

*_reset_wrapper

*_common_wrapper

xxv_ethernet_0_core_support.v

CORE.V

AN_PCONTROL

LT_RXTX_TOP

*_axi_if_top.v

AXI4_LITE_REG_MAP





ANLT Wrapper.V





サニティテスト用のデータパケットを生成するために、 xxv_ethernet_0_pkt_gen_mon モジュールを使用します。パケットの生成およびチェックは、 FSM (有限ステートマシン) モジュールで制御されます。

オプションモジュールの説明は次のとおりです。

• xxv_ethernet _0_sharedlogic_wrapper

[GT Selection and Configuration] タブで [Include GT subcore in example design] をオンにするか、 [Shared Logic] タブで [Include Shared Logic in example design] をオンにすると、サンプルデザインにこのモジュールが現れます。このモジュールには、複数 IP コアと IP コアの外部デザインが共有できるすべてのモジュールが含まれます。

• xxv_ethernet _0_gt_wrapper

[GT Selection and Configuration] タブで [Include GT subcore in example design] をオンにすると、サンプルデザインにこのモジュールが現れます。このモジュールは、さまざまなヘルパーブロックと共に GT をインスタンシエートします。コアで必要なクロック周波数は、クロッキングヘルパーブロックを使用して生成します。

図 5-4 に、GT がサンプルデザイン内に含まれる場合での、xxv_ethernet_0 サンプルデザインの複数コアコンフィギュレーションにおける各モジュールのインスタンシエーションおよび階層を示しています。


図 5‐4 :サンプルデザインに GT が含まれる複数コアの階層

HSEC_TOP_WRAPPER.V

LT_RXTX_TOP

HALF_RATE_ADAPTER_I

P

xxv_ethernet_0.v




rx_gt_locked_led

rx_block_lock_led

completion_status


pkt_gen_mon_0.vpkt_gen_mon_0.vpkt_gen_mon_0.vpkt_gen_mon_0.v

Traffic GEN / MON

Example_FSM



trans_debug.v)


*_clocking_wrapper

*_common_wrapper

*_reset_wrapper*_reset_wrapper*_reset_wrapper*_reset_wrapper

Tx/Rx Clocking Helper BlocksTx/Rx Clocking Helper BlocksTx/Rx Clocking Helper BlocksTx/Rx Clocking Helper Blocks

GT Wiz_0GT Wiz_0GT Wiz_0GT Wiz_0

*_gt_wrappergt_tx*_out_*

gt_rx*_in_*

Stats signals

Ctrl signals

AXI4-Lite signals


PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters


CORE.V

AN_PCONTROL

LT_RXTX_TOP

*_axi_if_top.v

AXI4_LITE_REG_MAP





ANLT Wrapper.V





ユーザーインターフェイスサンプルデザインを制御するために GPIO (汎用 I/O) が提供されています。表 5-1 では、ユーザー入力ポートとユーザー出力ポートについて説明しています。

表 5‐1 :ユーザー入力ポートおよびユーザー出力ポート

ポート名サイズ方向説明

sys_reset 1 入力 xxv_ethernet コアのリセット。

gt_ref_clk_p 1 入力 GT への差動入力クロック。

gt_ref_clk_n 1 入力 GT への差動入力クロック。

dclk 1 入力 GT への安定したフリーランニングの入力クロック。

rx_gt_locked_led_0 1 出力 GT がロックしたことを示します。

rx_block_lock_led_0 1 出力 RX ブロックのロックが達成されたことを示します。

restart_tx_rx_0 1 入力パケットジェネレーターおよびパケットモニターがアイドル状態のときに、この信号を使用して、データサニティテストのためにパケット生成およびパケット受信を再開します。

completion_status 5 出力

テストのステータス /結果を示します。

• 5’d0 テストは実行されていない

• 5’d1 25GE/10GE コアテストに合格

• 5'd2 いずれのレーンでもブロックロックされていない

• 5'd3 すべてのレーンがブロックロックを達成しているわけではない

• 5'd4 ブロックロックを達成した後に一部のレーンのブロックロックが失われた

• 5'd5 すべてのレーンが同期を達成していない

• 5'd6 すべてのレーンが同期を達成しているわけではない

• 5'd7 同期を達成した後に一部のレーンの同期が失われた

• 5'd8 アライメントステータスまたは rx_status が完了していない

• 5'd9 アライメントステータスと rx_status の両方が完了した後に、これらが失われた

• 5'd10 TX がタイムアウト

• 5'd11 TX データが送信されていない

• 5'd12 受信したパケット数が送信したパケット数と等しくない

• 5'd13 受信した合計バイト数が送信した合計バイト数と等しくない

• 5'd14 プロトコルエラーが検出された • 5'd15 受信したパケットにビットエラーが検出された

• 5'd31 テストがリセット状態で停止

mode_change_0 1 入力このポートは、 Vivado IDE で [Runtime Switchable mode] がオンの場合のみ有効で、コアスピードを変更する場合に使用されます。

core_speed_0 1 入力コアの動作スピードを示します。

1’b1 = 10G、 1’b0 = 25G





デュプレックスモードの動作この動作モードでは、コアのトランスミッターとレシーバーの両方がアクティブになり、 GT 出力インターフェイスでループバック (出力を入力としてフィードバック ) が実行されます。また、パケットジェネレーターとパケットモニターモジュールもアクティブになります。ジェネレーターモジュールは、任意のパケット数を生成し、有効なデータインターフェイスを使用してそれらをコアへ送信します。モニターモジュールは、レシーバーからのパケットを監視します。

図 5-5 に、デュプレックスモードの動作を示します。

Runtime Switchable モードこのコンフィギュレーションでは、ラインレートを 10G から 25G へ (または 25G から 10G へ) で柔軟に切り替えることが可能です。この機能を有効にするには、[Configuration] タブで [Runtime Switchable mode] をオンにしてください。

このオプションがオンに設定されていると、サンプルデザインの *_pkt_gen_mon.v モジュール内に*_trans_debug モジュールが現れます。*_trans_debug モジュールは、トランシーバーモード (10G から 25G へ、または 25G から 10G へ) を切り替えるためのすべての GT DRP 書き込み動作を実行します。mode_change_* 入力信号を 2 クロックサイクル間 High に設定し、その後 Low にすると、特定コアの GT チャネルへの DRP 書き込み動作が開始し、コアがリセットされます。

DRP 書き込みは、そのチャネルに対してのみ完了します。 GT コモンブロックの QPLL0 はラインレート 25G に固定され、 QPLL1 はラインレート 10G に固定されます。

図 5-6 に、このプロセスで発生するステート遷移を示します。


図 5‐5 :デュプレックスモードの動作






図 5‐6 : Runtime Switchable DRP 動作のステート遷移図 (AN/LT なし )

IDLE_STATE

done_cnt[4] == 1'b1

WR_STATE

WR_RDY_STATE

READ_STATE

RMW_RDY_STATE

RD_MODIFY_WR_STATE

DONE_STATE

MODE_SWITCH_STATE

(rdy_reg && wr_index == INDEX_MAX1)

(rdy_reg && wr_index < INDEX_MAX1)

(rdy_reg && wr_index == INDEX_MAX2 && rd_flag)

(rdy_reg && wr_index < INDEX_MAX2 && rd_flag)

(rdy_reg && rd_index <= INDEX_MAX2 && rd_flag == 1'b0)

(ten_to_twentyfive || twentyfive_to_ten)






図 5‐7 : Runtime Switchable DRP 動作のステート遷移図 (AN/LT あり )





共有ロジックのインプリメンテーション共有ロジックには共有できるすべてのモジュールが含まれており、コアの一部またはサンプルデザインにインスタンシエートできます。

デフォルトで、 IP コアには GT コモン、リセットロジック、およびクロッキングモジュールがインスタンシエートされます。次の条件下では、これらのモジュールがその他のデザインと共有できるように、コアの外部に配置されます。

• [GT Selection and Configuration] タブで[Include GT subcore in example design] をオンにした場合。

• [Shared Logic] タブで [Include Shared Logic in example design] をオンにした場合。

[Include Shared Logic in example design] をオンにした場合は、 xxv_ethernet_*_exdes.v と DUT の間 (つまりxxv_ethernet_*.v) に新しい xxv_ethernet_*_core_support.v モジュールがインスタンシエートされます。このモジュールには、複数デザイン間で共有できるサブモジュールがすべて含まれます。





図 5-8 に、共有ロジックを単一コアのサンプルデザインにインスタンシエートした場合のインプリメンテーションを示します。


図 5‐8 :共有ロジックを含む単一コアのサンプルデザインの階層


Traffic GEN / MON

Example_FSM




rx_gt_locked_led

rx_block_lock_led

completion_status

gt_tx*_out_0

gt_rx*_in_0


trans_debug.v)

pkt_gen_mon_0.v

HSEC_TOP_WRAPPER.V

HSEC.V

LT_RXTX_TOP

HALF_RATE_ADAPTER_I

P

GT Wiz

HSEC_CORE.V

CORE.V

AN_PCONTROL

LT_RXTX_TOP

*_axi_if_top.v

AXI4_LITE_REG_MAP




xxv_ethernet_0.vxxv_ethernet_0_wrapper.v


Stats signals

CTRL signals


AXI4-Lite signals

ANLT Wrapper.V


PipelineRegisters

PipelineRegisters



*_clocking_wrapper

*_reset_wrapper

*_common_wrapper





図 5-9 に、共有ロジックを複数コアのサンプルデザインにインスタンシエートした場合のインプリメンテーションを示します。

次のモジュールは、共有ロジックのラッパーです。

• *_clocking_wrapper

このモジュールには、その他のデザインと共有できるすべての clk リソースがすべて含まれます。

• *_common_wrapper

このモジュールには、その他のデザインと共有できる GT コモンが含まれます。

• *_reset_wrapper

このモジュールには、選択した Vivado IDE コンフィギュレーション用のすべてのリセットロジックが含まれます。


図 5‐9 :共有ロジックを含む複数コアのサンプルデザインの階層



pkt_gen_mon_0.v

Traffic GEN / MON

Example_fsm



rx_gt_locked_led

rx_block_lock_led

completion_status

gt_tx*_out_*

gt_rx*_in_*

GT Trans_debug(xxv_ethernet_0_trans_debug.v)Clocking

Helper Block


Stats signals

Ctrl signals

AXI4-Lite signals





GT WizGT WizGT Wiz

xxv_ethernet_0.v

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

PipelineRegisters

GT Wiz


*_clocking_wrapper

*_reset_wrapper

*_common_wrapper

*_reset_wrapper*_reset_wrapper*_reset_wrapper


HSEC.V

HSEC_CORE.V

CORE.V

AN_PCONTROL

LT_RXTX_TOP

*_axi_if_top.v

AXI4_LITE_REG_MAP





ANLT Wrapper.V





AXI4‐Lite インターフェイスのインプリメンテーションxxv_ethernet コアの制御レジスタおよびステータスレジスタへアクセスするための AXI4-Lite インターフェイスをインスタンシエートするには、 Vivado IDE の「[Configuration] タブ」で [Include AXI4-Lite] をオンにする必要があります。このオプションによって、 xxv_ethernet _0_axi_if_top (xxv_ethernet_0_pif_registers とxxv_ethernet _0_slave_2_ipif モジュールを含む) が有効になります。この AXI4-Lite インターフェイスロジックレジスタ (制御、ステータス、統計) へは、xxv_ethernet _0_pkt_gen_mon モジュールからアクセス可能です。

このモードでは、次のことが可能です。

• AXI4-Lite インターフェイスを介して、コアのすべての制御 (CTL) ポートを設定できます。レジスタマップインターフェイスを介して一連のアドレスロケーションに必要なデータを書き込むことで、この動作を実行できます。

• AXI4-Lite インターフェイスを介して、コアからすべてのステータスレジスタおよび統計レジスタへアクセスできます。レジスタマップを介してステータスレジスタおよび統計レジスタのアドレスロケーションを読み出すことで、この動作を実行できます。

IEEE Clause 108 (RS‐FEC) の統合25G Ethernet IP と GT の間に IEEE clause 108 RS-FEC ソフト IP を統合するには、 [Configuration] タブで [Clause 108(RS-FEC)] ををオンにしてこれを含むよう選択する必要があります。このオプションは、 25G スピードの場合のみ有効です。


図 5‐10 : 25G と GT 間に RS‐FEC を統合





これで、 25G コアと GT 間に IEEE Clause108 RS-FEC ソフト IP コンポーネントがインスタンシエートされます。 25Gコアからの TX SerDes ラインは、 FEC エンコーディングを行うために RS-FEC ソフト IP へ入力されます。 RS-FEC モジュールから出力されたデータは、その後 GT へと伝搬されます。同様に、 GT からの RX SerDes ラインは、エラー訂正デコーディングを行うために RS-FEC へ入力され、その後 25G コアへ伝搬されます。

LogiCORE™ IP の IEEE clause 108 Reed-Solomon Forward Error Correction および機能説明の詳細は、『25G IEEE 802.3byReed-Solomon Forward Error Correction LogiCORE IP 製品ガイド』 (PG217) [参照 12] を参照してください。




第 6章

バッチモードのテストベンチ10G/25G Ethernet Subsystem のそれぞれのバッチモードリリースには、完全なサブシステム上でループバックテストを実行するデモテストベンチが含まれています。参考として、いくつかの業界標準シミュレータからテストベンチを起動するためのスクリプトを提供しています。 The test program exercises the datapath to check that the transmitted framesare received correctly.サブシステムの RTL (Register Transfer Level) シミュレーションモデルが含まれています。使用している Vivado® Design Suite バージョンにおける新シミュレーション環境設定に従って、トランシーバーシミュレーションモデル用に適切なパスを指定する必要があります。


図 6‐1 : テストベンチ

wrapper

DUT

gt_if

simulation model

hsec cores loopback_release_test

launched with scripts for NCVerilog, Questa Sim, or VCS

RX data

TX data

Demonstration Test Bench




付録 A

移行およびアップグレードこの付録では、 Vivado Design Suite の新版 IP コアへのアップグレードについて説明します。

新版の Vivado® Design Suite へデザインをアップグレードするためのスクリプトが提供されています。スクリプトは、 /compile/xilinx/upgrade_IP ディレクトリにあります。このスクリプトを実行して、次のアップグレードを行います。

• トランシーバーラッパーを新バージョンにアップグレードします。

• 新のトランシーバーシミュレーションモデルを使用します。アップグレードされていない場合は、シミュレーションエラーとなります。

ヒント : 前バージョンへ戻す必要がある場合に備えて、スクリプトの実行前にオリジナルデザインのコピーを保存しておいてください。




付録 B

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ヒント : IP の生成にエラーが発生し停止した場合、ライセンスに問題がある可能性があります。詳細は、第 1 章の「ライセンスチェッカー」を参照してください。

ザイリンクスウェブサイト10G/25G Ethernet を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは 10G/25G Ethernet に関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) または Xilinx DocumentationNavigator から入手できます。

Xilinx Documentation Navigator はダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシュートのヒントなどが含まれます。

イーサネット IP ソリューションセンターを参照してください。




http://japan.xilinx.com/support/download.html

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/answers/38279.htm



付録 B : デバッグ

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

10G/25G Ethernet に関するマスターアンサー

AR : 64710

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。次のいずれかに該当する場合、タイミング、機能、製品サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合

• 資料で定義されている許容範囲を超えてカスタマイズした場合

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合

テクニカルサポートへのお問い合わせは、 http://japan.xilinx.com/support にアクセスしてください。


http://japan.xilinx.com/support/answers/64710.htm








デバッグツール10G/25G Ethernet デザインの問題を解決するには、数多くのツールを利用できます。さまざまな状況をデバッグするのに有益なツールを理解しておくことが重要です。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 8] を参照してください。

リファレンスボード

10G/25G Ethernetはさまざまなザイリンクス開発ボードでサポートされています。これらのボードを使用してデザインのプロトタイプを作成し、コアがシステムと通信できるようにします。

• UltraScale™ FPGA 評価ボード

° VCU107

° VCU108

シミュレーションデバッグ

シミュレータライセンスの利用状況

シミュレータが起動しない場合、ユーザーが有効なライセンスを保有していない可能性があります。ライセンスが新版であることを確認してください。ユーザーが属する組織がほかのシミュレータに有効なライセンスを保有している可能性もあるため、提供されているすべてのスクリプトを実行してください。

低速シミュレーション

一定条件では、シミュレーション動作が低速になる可能性があります。極度に動作が遅い場合は、次の推奨事項に従うことでランタイム性能が向上する場合があります。

1. 大容量メモリ搭載の高速コンピューターを使用する。

2. Platform LSF (Load Sharing Facility) を利用する (可能な場合)。

3. ザイリンクストランシーバーをバイパスする (この場合、ユーザーが独自のテストベンチを作成する必要がある)。

4. 送信するパケット数を削減する。





シミュレーションが完了する前にエラーが生じる

サンプルシミュレーションが完了する前にエラーまたはハングアップする場合は、タイムアウトが起こっている可能性があります。シミュレータのタイムアウト値がシミュレーション中の待機時間 (例 : レーンアライメントフェーズ) に対応できる十分な長さであることを確認してください。

シミュレーションは完了するがエラーとなる

サンプルシミュレーションがエラーで完了する場合は、ザイリンクスのテクニカルサポートへお問い合わせください。各リリースは出荷前にテストされており、通常は問題なく完了するはずです。サンプルシミュレーションの予想される動作については、そのログファイルを参照してください。

図 B-1 に、 Questa® SIM によるシミュレーションデバッグフローを示します。ほかのシミュレータについても、同様の手法を使用できます。





X-Ref Target - Figure B-1

図 B‐1 : Questa SIM シミュレーションデバッグフロー





ハードウェアデバッグハードウェアの問題は、リンク立ち上げ時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado のデバッグ機能は、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado のデバッグ機能でプローブすることで、個々の問題をデバッグできます。

一般的なチェック

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後のタイミングシミュレーションで正しく動作しているかを確認します。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、PCB の問題である可能性があります。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• デザインで MMCM ( ミックスドモードクロックマネージャー ) を使用している場合、 LOCKED ポートをモニターして、すべての MMCM がロックしていることを確認します。

• 出力が 0 になった場合は、ライセンスを確認してください。

タイミング

ハードウェアに IP を実装する際は、 Vivado ツールを使用してタイミングが確実に満たされるようにします。

トランシーバーに関するチェック

• txn/txp および rxn/rxp ラインの極性が反転していないことを確認します。反転している場合は、トランシーバーの TXPOLARITY ポートおよび RXPOLARITY ポートを使用して修正できます。

• トランシーバーがリセット状態でないこと、または初期化の途中でないことを確認します。

トランシーバーの準備が整うと、トランシーバーの RESETDONE 出力がアサートされます。

• トランシーバーをパラレルまたはシリアルの近端ループバックモードに設定します。

• トランシーバーのシリアルループバックで正しい動作が確認できても、光ケーブルを介してループバックが実行されるときには正しい動作が確認できない場合には、光モジュールの不良が考えられます。

• トランシーバーのパラレルループバックではコアの正しい動作が確認できても、シリアルループバックでは確認できない場合は、トランシーバーの問題が考えられます。

• 軽度のビットエラー率の場合は、トランスミッターのプリエンファシスやトランシーバーの差動振幅制御属性を調整することで解消できる場合があります。

Ethernet に関するチェック

通常、 10G/25G Ethernet の初のハードウェアテストでは、問題が多く生じる可能性があります。次の手順に従ってチェックしてください。

ハードウェアに実装されている 10G/25G Ethernet は、すでにすべてのシミュレーションテストに合格していることが前提となります。これは、あらゆる種類のハードウェアデバッグを行う上での前提条件です。

通常のデバッグシーケンスは、次のとおりです。

1. シグナルインテグリティを確保します。

2. SerDes がクロックデータリカバリ (CDR) のロックを達成していることを確認します。





3. 10/25G IP がワードシンクしていることを確認します。

4. 「プロトコルインターフェイスのデバッグ」へ進みます。

シグナルインテグリティ

初めてボードに電源を投入し、 10/25G Ethernet がワードシンクしていない場合に考えらえるも可能性の高い原因はシグナルインテグリティです。シグナルインテグリティの問題は、ほかのデバッグを行う前に解決しておく必要があり、

10G/25G Ethernet とは別にデバッグする必要があります。次の手順に従ってください。 (PCB は、 IEEE 802.3 で定義されているスキュー要件などを含む、必要なトレースインピーダンスとトレース長に従って設計および製造されていることが前提とされます。 )

• トランシーバーの設定

• ノイズのチェック

• ビットエラー率のテスト

トランシーバーやシグナルインテグリティのデバッグでサポートが必要な場合は、ザイリンクステクニカルへお問い合わせください。

N/P スワップ

差動ペアの正と負の信号が逆になっている場合、そのレーンではデータを正しく受信できません。リンクの各差動ペアの極性が正しいことを確認する必要があります。

クロッキングとリセット

これらの要件については、第 3 章の「リセット」の「クロッキング」を参照してください。

10G/25G Ethernet のクロック周波数とザイリンクストランシーバーの基準クロックの周波数は、サブシステムコアを設定したときのコンフィギュレーションと同じになる必要があります。コアのクロックは、それらと関連する小周波数が供給されます。コアの大クロック周波数は、タイミング制約によって決定されます。小クロック周波数は、必要な Ethernet 帯域幅にクロック耐性用に確保されたマージンを加えて算出されます。

デバッグで一番初に行うことは、クロックが安定するまでリセット信号がアサートされているかを確認することです。 10G/25G Ethernet がリセットから解放される前に、周波数が安定し、グリッチのない状態である必要があります。この要件は、 SerDes とコア両方のクロックに適用されます。

その後、クロックの不安定状態が検出されると、 10G/25G Ethernet はリセットする必要があります。不安定状態の例には、 CDR ロックの損失があります。ユーザーロジックは、リセットが必要となるあらゆる外部条件 (クロックグリッチ、 CDR ロックの損失、電源グリッチなど) を判断しなければなりません。

コンフィギュレーションの変更には、サブシステムのリセットが必要です。このようなの変更には、大パケット長の変更などが含まれます。変更しようとするパラメーターにこの要件が適用されるかどうかは、ポートリストで該当する信号の説明を参照して判断してください。

RX デバッグ

RX のデバッグに利用できる診断信号については、ポートの一覧セクションを参照してください。

stat_rx_block_lock

この信号は、レシーバーが 01 または 10 の制御またはデータヘッダーで定義されたワードの境界を検出し、ロックしたことを示します。これは、 10/25G Ethernet IP が正常に機能していることを確認するための初の手順です。





注意 : 信号入力がない特定状況では、 SerDes レシーバーに 1010101.... と交互に配列されたパターンが現れます。この場合、不正なブロックロックが生じるにも関わらず、レシーバーではパターンを検出したことを示します。

stat_rx_bad_fcs

不良 FCS は、受信パケットに 1 ビットエラーがあることを示します。ライン上のノイズなどのパケット破損の原因が生じると FCS エラーが生じます。

stat_rx_local_fault

ローカルエラーの通知信号は、ロ -カルで生成および受信されます。ローカルエラーの原因には次が考えられます。

• ブロックロックが完了していない

• ビットエラー率が高い

• オーバーフロー /アンダーフロー

ループバックチェック

802.3 に従ってイーサネットパケットが正しく送信されている場合、 RX エラーが生じることはありませんが、初に、受信した信号のシグナルインテグリティを検証する必要があります。

デバッグサポートとして、 ctl_local_loopback 信号を使用してローカルループバックを実行します。これで、TX SerDes と RX SerDes を接続し、シグナルインテグリティ問題を引き起こす可能性のあるブロックを事実上バイパスします。トランシーバーは PMA ループバックステートになります。このステートの説明は、該当するトランシーバーの製品ガイドを参照してください。このようにして、送信したパケットに対して受信データをチェックできるため、ロジックが正しく動作しているかを検証できます。

プロトコルインターフェイスのデバッグ10G/25G Ethernet でエラーのないデータ転送を実現するには、 802.3 仕様に準拠する必要があります。プロトコルのデバッグを進める前に、必ずシグナルインテグリティが確保されていることを確認してください。

診断信号

プロトコル違反のチェックに有効なエラーインは多数あります。特定のデバッグ問題に有効であるかは、各信号の説明を読んで判断してください。

推奨されるデバッグシーケンスは次のとおりです。

1. ワードシンクしていることを確認します。

2. デスクランブラーステートエラーがないことを確認します。

3. CRC32 エラーがある場合は、これを除去します。

4. プロトコルに正しく準拠していることを確認します。

5. パケット送信時に、オーバーフロー /アンダーフローが生じていないことを確認します。


エラーのない通信が確立された後、統計インジケーターをモニターして、トラフィック特性が想定どおりとなっていることを確認できます。これらの信号の一部は単なるストローブ信号で、統計カウンターはサブシステムの一部に含





まれないことに注意してください。これは、カウンターサイズをカスタマイズ可能にするためです。カウンターは、オプションで AXI インターフェイスにも利用できます。




付録 C :snその他のリソースおよび法的通知

付録 C

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

注記 :日本語版のバージョンは、英語版より古い場合があります。

1. 25G/50G Ethernet Consortium Schedule 3 version 1.4 (2014 年 8 月 28 日) (http://25gethernet.org/)

2. IEEE Standard 802.3-2012 (standards.ieee.org/findstds/standard/802.3-2012.html)

3. IEEE P802.3by/D01 (ieee802.org/3/by/)

4. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904 : 英語版、日本語版)

10. 『Vivado Design Suite : AXI リファレンスガイド』 (UG1037 : 英語版、日本語版)

11. IEEE Standard 1588-2008 ― 「IEEE Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems」 (standards.ieee.org/findstds/standard/1588-2008.html)

12. 『25G IEEE 802.3by Reed-Solomon Forward Error Correction LogiCORE IP 製品ガイド』 (PG217) - アクセスには登録が必要


http://25gethernet.org/

http://standards.ieee.org/findstds/standard/802.3-2008.html

http://www.ieee802.org/3/by/

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug1037-vivado-axi-reference-guide.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=j_ug1037-vivado-axi-reference-guide.pdf

http://standards.ieee.org/findstds/standard/1588-2008.html

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf




改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2016 年 6 月 8 日 1.3

• スループットを 10Gb/s から 10.3125Gb/s へ変更。

• 図 (2-2、 3-16、 4-1、 4-2、 4-3、 4-4、 5-1、 5-2、 5-3、 5-4、 5-5) を変更。

• XVGMII のスループットに XGMII を追加。

• XXVMII を XVGMII のスループットに変更。

• アドレス指定に関する注記を追加 (MAC+PCS スループットをサポート )。

• 表 2-24 に 16 進数アドレスとリンクを追加。

• 表 2-25、 2-28、 2-86 にビットを追加。

• STAT_TX_RSFEC_STATUS_REG の新しいレジスタテーブルを追加。044C, STAT_RX_ERROR_LSB : 0668, STAT_RX_ERROR_MSB : 066C, STAT_RX_RSFEC_ERR_COUNT0_INC_LSB : 0680, STAT_RX_RSFEC_ERR_COUNT0_INC_MSB : 0684

• 第 3 章の「一般的なデザインガイドライン」セクションを削除。

• 表 3-1 に tx_ptp_rxtstamp_in を追加。

• HSEC を 10G/25G Ethernet Subsystem のスループットに変更。

• 表 4-1 に「制御および統計情報インターフェイス」セクションを追加。

• 表 4-3 に「GT の位置」セクションを追加し、その他のセクションのオプションを変更。

• 表 4-3 の「GT クロックオプション」の説明を変更。

• 第 5 章の「サンプルデザイン」の概要を変更。

• オプションのモジュールに関する説明を変更。

• 第 5 章に「サンプルデザインの階層 (GT はサンプルデザイン内に含まれる )」、「Runtime Switchable Mode」、および「IEEE Clause 108 (RS-FEC) の統合」セクションを追加。

• 第 5 章の「共有ロジックのインプリメンテーション」セクションを変更。

• 共有ロジックラッパーに含まれないモジュールの説明を追加。

• 付録 B 「デバッグ」の「シミュレーションデバッグ」セクションを変更。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf





.

お読みください : 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

2016 年 4 月 6 日 1.2 • UltraScale+ のサポートを追加。

• RSFEC、 1588 1 ステップおよび 2 ステップのサポートを含む新しいセクションを追加。

• 「IEEE 1588 タイムスタンプ機能」セクションを追加。

• 両方の AXI4-Stream インターフェイスに rx_preambleout [55:0] を追加。

• AXI4-Stream インターフェイスに tx_preamblein [55:0] を追加。

• コンフィギュレーション、ステータス、およびカウンターレジスタマップにレジスタを追加。

• カスタムプリアンブルを in-band から out-of-band に変更。

• 「統計カウンター」セクションに pm_tick および TIC_REG に関する説明を追加。

• tx_axis_tuser および rx_axis_tuser 信号の極性を変更。

• 表 3-13 および表 3-14 を変更。

• 表 4-2 から VLane Adjust Mode を削除。

• LBUS に関する文章を削除。

• 表 C-4 に ctl_tx_ipg_value[3:0] を追加。

2015 年 12 月 2 日 1.1 • 性能およびリソース使用量に関するデータリンクを変更。

2015 年 11 月 18 日 1.1 • 性能およびリソース使用量に関するウェブ上のリンクを追加。

• stat_rx_valid_ctrl_code、 ctl_tx_custom_preamble_enable、および ctl_rx_custom_preamble_enable 信号を追加。

• tx_axis_ tuser 信号の説明を変更。

• 「送信 AXI4-Stream インターフェイス」セクションの通常の送信および転送の中断に関する説明を変更。

• 第 4 章「デザインフローの手順」に Vivado IDE オプションの説明を追加。

• 「サンプルデザイン」の章に新規説明を追加。

2015 年 9 月 30 日 1.0 初版

日付バージョン内容

http://japan.xilinx.com/legal.htm#tos

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10G/25G 高速 Ethernet Subsystem v1 - Xilinx...10G/25G 高速 Ethernet v1.3 5 PG210 2016 年 6 月 8 日 japan.xilinx.com 第1 章 概要 この製品ガイドは、25G Ethernet Consortium

10G/25G 高速 Ethernet Subsystem v1 - Xilinx...10G/25G 高速 Ethernet v1.3 5 PG210 2016 年 6 月 8 日 japan.xilinx.com 第1 章概要この製品ガイドは、25G Ethernet Consortium