2 Arbeiten mit einzelnen Halbleiter-Bauelementen · Prof. Dr. M. Schubert Skript Schaltungstechnik Hochschule Regensburg - SC / Seite 2-1 - 2 Arbeiten mit einzelnen Halbleiter-Bauelementen

Prof. Dr. M. Schubert Skript Schaltungstechnik Hochschule Regensburg

- SC / Seite 2-1 -

2 Arbeiten mit einzelnen Halbleiter-Bauelementen

2.1 Einfache Transistor-Modelle

2.1.1 Bipolartransistor-Modelle

C

E

C

E

IB

ICC

ICCF

IC

IE

B

C

IEER

IEE

E

(a) (b) (c)

ICC

ICCF

ICIC

IEIE

IEE

IEER

= IDC

= IDE

IBBIBB

IDC

IDE

Bild 2.1.1: Ebers-Moll-Modell (ohne Basis-Bahnwiderstände): (a) Vorwärtsmodell, (b) Rückwärtsmodell und (c) komplettes Modell.

Temperaturspannung: u kT qT / (=26mV für T=300K „Raumtemperatur“) (B0) Boltzmann-Konstante: k=1,381E-23 VAs/K, Elementarladung: q=1,602E-19 As Absolute Temperatur: T=0K = -273°C, T=273K = 0°C, T=300K = 27°C Diodengleichungen:

TF

BE

TF

BE

un

U

SEun

U

SEDE eIeII

1 (B1.a) und TR

BC

TR

BC

un

U

SCun

U

SCDC eIeII

1 (B1.b)

Sperrsättigungsströme IES und ICS liegen im Bereich 1fA...1pA, Emissionskoeffizienten nF, nR liegen im Bereich 1...2, typischerweise in der Nähe von 1. Großsignal-Modell nach Ebers-Moll (EM1) und vereinfacht nach Gummel-Poon (GP):

IC DCCC II = DCDEF II TF

BE

un

U

SEF eI - TR

BC

un

U

SCeI (B2.a)

EI EEDE II = DCRDE II TF

BE

un

U

SEeI TR

BC

un

U

SCR eI (B2.b)

0 ECB III => I B )1()1( RDCFDE II = REEFCC ßIßI // (B2.c)


- SC / Seite 2-2 -

F , R : Stromverstärkung in Basisschaltung. xx

x

1

1 (x=F,R). (B2.a)

F , R : Stromverstärkung in Emitterschaltung. xx

x

1

(x=F,R). (B2.b)

Das Reziprozitätstheorem fordert CSRESF II .

In der Schaltungstechnik versuchen wir, alle Größen als Funktion des Kollektorstromes auszudrücken. Im Normalfall (Vorwärtsbetrieb) ist dann

IC = αF (-IE) = ßF IB. -IE = IC / αF und IB = IC / ßF . (B3) Formal nimmt man alle Ströme das Bauelement positiv, so entsteht oben das negative Vorzeichen vor IE. In der Praxis fließt ein positiver Emitterstrom meistens aus dem Emitter heraus. Early-Effekt. Um einen endlichen Kleinsignal-Ausgangswiderstand des Transistors zu erhalten, wird eine nach ihrem Erfinder benannte VA Early-Spannung definiert. Typische Vorwärts-Early-Spannungen liegen im Bereich 50V < VAF < 250Vund typische IS=20fA.

Primitivstes Modell:

AF

CEuU

SC V

UeII TBE 11/ . (B4)

Für die Schaltungstechnik wichtige Kleinsignal-Modelle: Es sei UCE > UCE,sat. Alle Größen werden auf als f(IC) berechnet:

Übertragungsleitwert: gr

d I

dV

I

umm

E

BE

E

T

1 ( )

F 1 I

uC

T

=> gI

umC

T

(B6)

Basis-Emitter-Wid.: gr

dI

dV

gBE

BE

B

BE

m 1

<=> r rBE m => r

u

IBET

C

(B7)

Ausgangswiderstand: gr

dI

dV

I

V

I

VCECE

C

CE

C sat

A

C

A

1 , => r

V

ICEA

C

(B8)

Verstärkung: A g r RV m CE L( ) RL g rV

um CEA

T

=> AV

uVA

T,max (B9)


- SC / Seite 2-3 -

2.1.2 Feldeffekt-Transistor-Modelle

2.1.2.1 Eingangs-Charakteristiken des Feldeffekt-Transistors

UGS / V

4

2

00-1-2-3-4 1

UGS / V

UDS = UGS-VT

16

8

0

4

0-1-2-3-4 1

(a) (b)

IDmA

IDmA

UDS = UGS-VT

4mA

1V

Bild 2.1.2.1-1: Eingangskennlinie eines FETs mit (a) DI und (b) DI über UGS.

Ein FET liefere folgende Messdaten: UGS / V: -2 -1 1

ID / mA: 1 4 16 Diese Daten sind in den Diagrammen in Bild 2.1.2.1-1 (a) und (b) dargestellt. Die Schwellenspannung VT des FETs lesen wir am leichtesten im Bildteil (b) ab: VT=-3V. IDSS ist der Strom in UGS=0V, abgelesen aus Bildteil (b): IDSS=ID(UGS=0V) = 32mA = 9mA Frage: Handelt es sich um einen JFET (Sperrschicht-FET) oder um einen MOSFET?

Antwort: MOSFET, weil UGS=1V bei einem JFET nicht vernünftig möglich ist, sonst wäre die Gate-Source-Diode leitend.

Übertragungsleitwert ist als Differenzenquotient (Ableitung) definiert: gm = GS

D

dU

dI.

Graphisch aus Bild 2.1.2.1-1 (a): gm(UGS=-1V) 4mA/1V = 4 mA/V

Kontrollrechnung: gm(ID,VT,IDSS) = DSSDT

IIV ||

2 = mAmA

V94

|3|

2

= 4 mA/V.


- SC / Seite 2-4 -

2.1.2.2 Ausgangs-Charakteristiken des Feldeffekt-Transistors

UDS0-Ua=-20V

ID

mA

1

5

10

6V

VT=-3V

IDSS=9mA

UGS= -1V

lin. sat.

=0

>0

lin. sat.

>0

=0

=0

>0UGS= -2V

UGS=0V

Bild 2.1.2.1-2: Ausgangskennlinienfeld eines n-Kanal-FETs mit VT=-3V, IDSS=9mA. Bild 2.1.2.1-2 zeigt die ID(UDS)-Kennlinien für λ=0 (gestrichelt) und λ>0 (durchgezogen). Da Ua=20V in Bild 2.1.2.1-2 ist λ=1/Ua=0,05 wenn λ>0. Die Abschnürgrenze ist bei UDS.sat=UGS-VT. Dies ist eine Parabel. Auf ihrer linken Seite ist der sogenannte „lineare“ Bereich, in dem der FET ähnlich einem Widerstand arbeitet. Rechts der Parabel ist der FET gesättigt. (Achtung: beim Bipolartransistor ist Sättigung genau anders herum definiert.) In Bild 2.1.2.1-2 ist die Grenze zwischen linearem Bereich und Sättigung gekennzeichnet durch einem kurzen vertikalen Strich.

Der Ausgangsleitwert ist als Differenzenquotient (Ableitung) definiert: gDS = DS

D

dU

dI.

Graphisch aus Bild 2.1.2.1-2: gDS(UGS=-1V,UDS=6V) 5,2mA/26V = 0,2mA/V = (5K)-1.

Kontrollrechnung: gDS(ID,λ) λ ID = 0,05V-1 5,2 mA = 0,26 mA/V = (3,8K)-1. 2.1.2.3 Einfachste Modell-Gleichungen für MOSFET und JFET

Großsignal-Modell nach Shockley:

)1()5.0)((2 DSDSDSTGSD UUUVUßI für TGSsatDSDS VUUU , (F1.a)

)1()( 2DSTGSD UVUßI für TGSsatDSDS VUUU , (F1.b)

I IS D , I G 0 für 0 TGS VU (F1.c)


- SC / Seite 2-5 -

Substrat- (=Bulk-) Vorspannung: USB=US(ource)-UB(ulk) ,

FSBFOx

aSiT U

C

qNV

22

2'

(F2)

Sättigungsspannung: V V VDS sat GS T, (F4)

Sättigungsstrom: I ß V V VD sat GS T DS, ( ) ( ) 2 1 => ß V VGS T( ) 2 (F5)

Kleinsignal-Modell: Es sei VDS > VDS,sat. Man bezieht alle Größen auf den Drain-Strom ID:

Übertragungsleitwert in der Sättigung: )1)((21

DSTGSGS

D

mm VVV

dV

dI

rg

=> DDSm IVg )1(2 für 0 folgt Dm Ig

20

(F6)

Gate-Widerstand: ZG => ZG (F7)

Ausgangswiderstand: gr

dI

dVI IDS

DS

D

DSD sat D

1 , => rIDS

D

1

(F8)

Verstärkung: A g r RV m DS L( ) RL g r Am DS V ,max => AIV

D,max

2

(F9)

Besonderheiten für FETs mit negativer Schwellenspannung: VT<0 (betrifft besonders JFETs) Wir bezeichnen mit IDSS den Strom bei VGS=0. Dann ist IDSS= ß*(0-VT)2,

daher: I VDSS T 2 <=> I

VDSS

T2

(F10)

folglich: gV

I ImT

DSS D2

= g Im D 2 (F11)

In Sättigung ist:

DSS

DTGS I

IVV 1 = V

IT

D

(F12)

Hinweis: Obiges Modell ist im Schaltkreis-Simulations-Programm Spice der UC Berkeley implementiert. In der internationalen Literatur findet man oft ein ß, das wir hier ß' nennen wollen, welches definiert ist zu ß'=2ß. Damit ergibt sich

)1()5.0)((' DSDSDSTGSD VVVVVßI für V V V VDS DS sat GS T , (F1'.a)

)1()('5,0 2DSTGSD VVVßI für V V V VDS DS sat GS T , (F1'.b)

Dm Ig 2 (F4'), 25,0 TDSS VI (F8').


- SC / Seite 2-6 -

2.1.3 Die Grundschaltungen von Bipolar- und Feldeffekt-Transistoren

uin uout

(a) (b) (c)

uin uoutuoutuin

- Schaltung - Schaltung - Schaltung

uin uout

(d) (e) (f)

uin uoutuoutuin

- Schaltung - Schaltung - Schaltung

Emitter Basis Kollektor

Source Gate Drain

Bild 2.1.3: Die drei Grundschaltungen für bipolare und Feldeffekt- Transistoren. Jeder in einer Schaltung verwendete Transistor lässt sich in eine von drei Grundschaltungs-arten einordnen: Emitter-, Basis oder Drain-Schaltung für bipolare Transistoren und Source, Gate- oder Drain-Schaltung für Feldeffekt-Transistoren. Die Schaltung wird nach der Elektrode benannt, die den steuernden Eingangskreis und dem gesteuerten Ausgangskreis gemeinsam ist. Die Kollektor-Schaltung wird oft auch Emitter-Folger genannt. Die Drain-Schaltung wird oft auch Source-Folger genannt. 2.1.4 Dynamische und statische Groß- und Kleinsignal-Modelle

Qrm rCE

CBE

CBC

gmuBE

CCE

C

MrDS

CGS

CGD

gmuGSCDS

B

E

G

D

SS

G

DD

B

E

C(a) (b) (c) (d)

Bild 2.1.4: (a) BJT mit (b) dyn. Kleinsignal-ESB, (c) NMOSFET mit (d) dyn. Kleinsig.-ESB. Die statischen Kleinsignal-Zugriffsimpedanzen von FETs und Bipolartransistoren lassen sich gemäß dem Bild auf der folgenden Seite zusammenfassen. Das Bild auf der übernächsten Seite stellt die Analysearten vor: Großsignal und Kleinsignal, jweils dynamisch und statisch. In den statischen Modellen wird Frequenz f=0 angenommen, so dass Kapazitäten zu

Unterbrechungen und Induktivitäten zu Kurzschlüssen werden. Kleinsignal-Ersatzschaltbilder (ESBs) sind um den Arbeitspunkt (engl.: operating point)

linearisiert. Dann gilt lineare Superposition, bei der Groß- und Kleinsignalsignal-Größen getrennt betrachtet und addiert werden können. Das Kleinsignal-ESB zeigt nur letztere.


- SC / Seite 2-7 -

Kleinsignal-Impedanzen des Transistors :

RB

rBE + ß RE

rm + RB / ß rCE < ZC < ß rCE_ _

RCRE

VEo VCo

VBo

Es ist : 1/gm = rm = rBE / ß und AV,max = gm rDS bzw. AV,max = gm rCEAlle angegeben Impedanzen sind Kleinsignal-Impedanzen gegen Masse.

8

rDS + RS * AV,max

RDRS

rm + RD / AV,max

VG

VSo VDo

rm<RE<ßrm -> ZC = RE * Av,max

RE << rm -> ZC = rCE

RE >> ß rm -> ZC = ß rCE

ZC = rCE *

rm + RE / ß

rm + RE


- SC / Seite 2-8 -

2.2 Transistoren als Schalter

2.2.1 Eigenschaften eines Schalters

FET: lin. sat.

UCE, UDS0 1 5

IC, ID

mA

bipolar:sat. lin.

UGS-Vth

(a) off (c)

Ron

Is=0

Us

(b) on

Ron

Is

Us

(d) Ron

Bild 2.2.1: (a) Offener Schalter: Is=0, (b) geschlossener Schalter: Us klein, (c) Ausgangsstrom / Ausgangsspannung für bipolare und Feldeffekt-Transistoren.

Schaltleistung eines Schalters: Maximale übertragbare Leistung: Ps = Us,max(off) * Is,max(on) Verlustleistung des Schalters (erwärmt ihn): Pv,off = Us,off * Is,off ~ Us,off * 0 = 0 Pv,on = Us,on * Is,on = Rs,on * (Is,on)2 Idealer Zweipunktschalter: Us,on=0, Is,off=0 => Schalter erwärmt sich nicht: Pv,on=Pv,off=0 => 100% Leistungsübertragung von der Quelle an den Verbraucher. Elektr. gute Lösung: mechanisches Relais. Nachteile: langsam, bewegte Teile inkl. Verschleiß 2.2.2 Bipolartransistor als Schalter

Gon = 1/Ron = GCE(UCE=0) = ΔICE/ΔUCE @ UCE=0V Vorteile als Schalter Nachteile als Schalter + hoher Strom auf kleiner aktiver Fläche

- keine leistungslose Steuerung (Basisstrom)

Vorteile als Leistungs-Schalter Nachteile als Leistungs-Schalter + physikalisch relativ klein für große Ströme + Ron klein

- neigt zum Durchbrennen in „Hot Spots“

Vorteile als Schalter in der Mikroelektronik Nachteile als Schalter in der Mikroelektronik + Guter Leistungstreiber (z.B. Taktpuffer) - physikalisch rel. groß in der Mikrotechnik

- Schalter leckt (wegen Basisstrom): IC IE - Schaltverzögerung bei übersättigter Basis - arbeitet nicht gut bidirektional


- SC / Seite 2-9 -

2.2.3 FET als Schalter

2.2.3.1 Generelle Eigenschaften (auch für Leistungsschalter)

Gon = 1/Ron = GDS(UDS=0) = ΔIDS/ΔUDS @ UDS=0V Vorteile als Schalter Nachteile als Schalter + Mikrotechnik ~1/10 der Größe eines Bip. + arbeiten sehr symmetrisch bidirektional + Schalter leckt nicht (kein IG,DC) + leistungslose Steuerung + keine Schaltverzögerungen wg. Übersättig. + gute Stromverteilung unter dem Gate => + keine Neigung zu Hot-Spots => zuverlässig

- Leistungselektronik: phys. groß für große ID

Zitat aus Artikel “Power MOSFETs in Switching Applications”, Electronics & Technology Cosmos International, Febraury 2014 (Issue 1):

“Power MOSFETs have replaced bipolar transistors in many applications in the power switching domain because they provide much higher switching speeds, low drive requirements, high input impedance, and improved safe operating area. In addition, the drive circuits are usually simpler than those using bipolar transistors.” 2.2.3.2 NMOS-Schalter in programmierbarer Logik

UDS

D S

G

US

10 3 4 VDD

US

2

gDS

(a)

(b)

(c)

UG=5V, VT=0,75V

Bild 2.2.3.1: (a) MOSFET als Schalter, (b) GDS(Uout), (c) Anwendung: programmierb. Logik. Bild 2.2.6(a) zeigt einen NMOSFET als Schalter mit UDS0 (sonst müssten S und D vertauscht werden). Bildteil (b) zeigt die Leitfähigkeit des Schalters GDS(Uout)=ΔIDS/ΔUDS bei UDS~0V. Eine typische Anwendung solcher Schalter, die Leitungen in einer programmier-baren Logik verknüpfen können, zeigt Bildteil (c). Gemäß Gl. (F1.a) ist

)1()2/)((2 DSDSDSTGSD UUUVUßI


- SC / Seite 2-10 -

Für sehr kleine UDS kann man Summenterme wie ½UDS oder λ∙UDS (typ.: λ<<1/V) vernachlässigen, eine Multiplikation mit UDS dagegen nicht. Daher folgt

0DSU DSTGSD UVUßI )(2 .

Somit ist für der On-Leitwert eine mit UGS-VT steuerbare Größe:

))((2)(2 STGTGSDS

DDSon UVUßVUß

dU

dIGG für UG ≥ US+VT.

Der Schalter soll leiten bei UG=VDD. Bei größer werdendem US nimmt der On-Leitwert ab, denn er ist proportional (UG-VT)-US. Daher kann er US nicht auf Spannungen höher als US≥UG-VT treiben, weil UGS = ≥ VT mit UGS = UG - US sein muss. 2.2.3.3 Transmission-Gate: komplementärer (=ergänzender) MOS-Schalter

(a)

10 3 4 VDD

Uout

2

GDSp(b)

UGn=5V, VTn=0,75VUGp=0, VTp=-0,75VG

GDSnGon

(c)

(e)

(d)

Bild 2.2.3.2: (a) Transmission-Gate (TG), (b) kapazitiv ausgewogenes TG, (c) Symbol für TG, (d) Schaltersymbol für TG, (e) Leitwert Gon des TG für UDS~0V.

Bildteil (a) oben zeigt zwei komplementäre FETs. Deren Leitwerte mit ßn=ßp so eingestellt sind, dass ihre Summe Gon gemäß Bildteil (e) über einen weiten Spannungsbereich konstant ist. Bildteil (c) zeigt das Symbol für ein Transmission-Gate (TG) und Bildteil (d) einen Schalter, der als TG realisiert sein kann. Bildteil(b) zeigt ein kapazitiv ausgewogenes TG. Da ßn=ßp verlangt, dass die Gate-Fläche und somit die Kapazität des PMOSFETs ca. 2,7 mal größer ist, als die des NMOSFETs, wird in Bildteil (a) der PMOSFET während der Taktflanken von entsprechend mehr Ladung einstreuen (bekannt als „clock feed through“). Damit die durch den PMOSFET eingestreute Ladung vom NMOSFET kompensiert wird, muss der NMOSFET eine gleich große Gate-Fläche haben. Damit die Symmetrie der Leitwerte gemäß Bildteil (e) erhalten bleibt, verwendet man zwei kurzgeschlossene NMOSFETs so, dass die gesamte Kapazität der drei N-FETs genauso groß ist wie die des P-FETs.


- SC / Seite 2-11 -

2.2.4 Gemischt bipolare und CMOS (BiCMOS) Technologien

2.2.4.1 Vergleich der Vor- und Nachteile verschiedener Logik-Technologien

VCC(e) CMOS(a) TTL

Ip

out

VCC

(b) ECL (c) C-Bipolar (d) C-JFET

Bild 2.2.4.1-1: (a) TTL, (b) ECL, (c,d) Komplementäres Bipolar/JFET nicht mögl., (d) CMOS

ECL: hält Transistoren sättigungsfrei unter Strom => sehr schnell + hoher Stromverbrauch. MOSFETs nur in Si möglich, alle andere Technologien (GaAs, InPh,...) können nur JFETs. Bild 2.2.4.1-2: (a) NAND-Gatter Symbol (b) NAND-Gatter realisiert

mit idealen Schaltern. (c) Die Schalter in (b)

wurden durch MOS-FETs ersetzt, wobei N-Kanal MOSFETs prinzipiell gegen VSS und P-Kanal MOSFETs prinzipiell gegen VDD schalten müssen.

a b

b

y

a

&a

b

y

(a)

(b)

b

a

b

y

M1 M2

M3

M4

(c)

VSS VSS

VDD


- SC / Seite 2-12 -

2.2.4.2 Gemischt bipolare und CMOS (BiCMOS) Technologien

a b

a

b

VSS

VDD

a b

a

b

VSS

VDD

&a

b

y

y

y

u

v

(c) (d)(a)

(b) M1 M2

M3

M4

M1 M2

M3

M4

Q1

Q2R2

R1

u

v

y

R2

Q1

Q2

R1

Bild 2.2.4.2: BiCMOS Gatter (aus [1]): (a) Realisiertes NAND-Gatter, (b) „full swing totem-pole unit“, (c) CMOS-Realisierung, (d) BiCMOS-Realisierung, mit npn-Transistoren.

Bild 2.2.4.2 zeigt eine Möglichkeit ein CMOS-Gatter in BiCMOS-Technologie zu realisieren. Die guten Eigenschaften der CMOS und der bipolaren Technologie werden kombiniert: CMOS-Vorteil: Preiswert (kleine Flächenverbrauch, relativ einfache Technologie). CMOS-Vorteil: Kein Stromverbrauch im stationären Zustand bei y='0' oder y='1'. Bipolar-Vorteil: Starke Treibereigenschaften -> schnell

Weitere positive Eigenschaften des BiCMOS-Gatters Ausgangsspannung mit „full swing“, also von VSS ... VDD möglich Beliebig viele Eingänge möglich Eingangsspannung mit „full swing“, also von VSS ... VDD möglich Es wird kein pnp-Transistor benötigt (würde zusätzliche, sehr tiefe n-Wanne benötigen)

Nachteile des BiCMOS-Gatters: Es werden pipolare Transistoren benötigt Es werden Widerstände benötigt

Wegen der nicht zu vernachlässigenden Nachteile wird man nur solche Gatter nur dort verwenden, wo große Lasten mit steiler Flanke getrieben werden müssen (z.B. Takt-Puffer). Aufgaben der Widerstände R1, R2: Schnelligkeit: Entladung der Basen von Q1 und Q2, wenn diese die Q’s übersättigt sind, „Full swing“ am Ausgang: R1, R2 ermöglichen maximale Aufladung der kap. Last gegen

VDD über M1, M2, R1 u. Restentladung einer kapazitiven Last gegen VSS über M3, M4, R2.


- SC / Seite 2-13 -

2.3 CMOS-Technologie: Eigenschaften und technische Bedeutung

Die CMOS-Technologie ist heutzutage die alles dominierende Technologie in der Digitaltechnik. Diese Tatsache beruht auf der Kombination zweier Eigenschaften des MOSFETs:

1. Leistungslose Steuerung 2. Gate im gesamten Spannungsbereich 0V...VDD isoliert 3. Verfügbarkeit komplementärer Transistoren

Damit lässt sich erreichen, dass ein logisches CMOS-Gatter Leistung ausschließlich für Schaltvorgänge benötigt. Die Schaltungsgröße ist daher wärmetechnisch begrenzt auf die kühlbare Anzahl an Schaltvorgängen pro Sekunde und Chip. (Die in einer Kapazität gespeicherte Energie ist EC= ½CU2, der Leistungsbedarf bei f Umladungen pro Sekunde P=fꞏEC=½fCU2. Die Leistungsaufnahme einer CMOS-Technologie ist also proportional der Taktfrequenz f, der Gate-Kapazitäten CG und dem Quadrat der Versorgungsspannung VDD.) Alle anderen Technologien benötigen einen Ruhestrom proportional zur Anzahl der Gatter. Ihre Schaltungsgröße ist daher wärmetechnisch begrenzt auf die kühlbare Anzahl an Gattern pro Chip. Betrachtet man die drei Inverter in den drei verschiedene Technologien in Bild 2.3.1-1, dann kann erst einmal nur der CMOS-Inverter einen Ausgangs-Low-Pegel von 0V erreichen.

Q

RC

RB

Uout

Uin

VCC(a) (b)

M1

Uout

Uin

VDD(c)

Mn

UoutUin

VDD

0V 0V 0V

M2 Mp

0 1 3

0

Uout0 1 3

0

Uout0 1 3

0

Uout

100

50

ICA

ID1A

100

50

100

50

IDnA

0,3

Bild 2.3.1-1: Inverter in drei Technologien (a) bipolar, (b) NMOS, (c) CMOS.


- SC / Seite 2-14 -

Beispiel zu Bild 2.3.1-1(a): Der bipolare Inverter in Bildteil (a) habe einen Ausgangs-Low-Pegel von 0,3V bei VCC=3V und RC=27KΩ? Dann ist der Kollektorstrom IC bei Ausgangs-High-Pegel (Uin=0,3V) μA und bei Ausgangs-Low-Pegel IC = (3V-0,3V)/27KΩ = 100μA. Beispiel zu Bildteil (b): Der NMOS-Inverter in Bildteil (b) besteht aus zwei n-Kanal-MOSFETs, nämlich dem selbstsperrenden M1 (z.B. mit der Schwellenspannung VT1=1V) und mit dem selbstleitenden M2 (z.B. mit VT2=-1V und IDSS=100μA). Nimmt man für beide λ=0 an, dann ist der Drainstrom ID bei Ausgangs-High-Pegel 0μA bei Ausgangs-Low-Pegel ist (willkürlich angenommen) ID2 = IDSS = 100μA Wegen UGS2=0V. Der selbstleitende n-Kanal-MOSFET M2 sättigt bei UDS2,sat = UGS2 - VT2 = 0V–(-1V) = 1V. Dies entspricht einer Ausgangsspannung von Uout,sat2 = VDD - UDS2,sat = 3V - 1V = 2V. Für kleinere Uout arbeitet M2 als Stromquelle. Beispiel zu Bildteil(c): Ein CMOS-Gatter führt nur während des Schaltvorganges einen statischen Strom, wie es in (c) für einen maximalen Ausgangsstrom von 100μA skizziert ist. Folgerungen: Bipolar und NMOS ziehen nur bei Ausgangs-Low-Pegel einen statischen Strom, CMOS in keinem der Pegel. Andere logische Gatter, z.B. NOR, in diesen Technologien erhält man, indem man dem Biopolartransistor in Bildteil (a) oder dem FET M1 in Bildteil (b) gleichartige Transistoren parallel schaltet. Bei CMOS werden weitere komplementäre Transistorpaare eingefügt. Der Stromverbrauch ändert sich durch solche Modifikationen nicht gegenüber dem oben berechneten Stromverbrauch eines Inverters. In einer großen Digitalschaltung kann man davon ausgehen, dass ca. 50% aller Gatterausgänge eine logische '0' und der Rest eine logische '1' treiben. Daher ist die Größe einer digitalen CMOS-Schaltung wärmetechnisch begrenzt durch Schaltvorgänge pro Sekunde und Chip. In allen anderen Technologien ist sie begrenzt durch Gatter pro Chip.

WD RD

RAWA

(b)

WA RA

SRAM cell

DD

(a)

RDWD D D

Bild 2.3.1-2: "Static Random Access Memory" (SRAM) Zelle (a) Gatterebene mit den Leitungen "Write Data" (WD), "Write Address" (WA), "Read Address" (RA) und "Read Data" (RD), (b) Standardrealisierung in CMOS als 6T(ransistor)-Zelle.


- SC / Seite 2-15 -

Bild 2.3.1-2 zeigt einen Vorschlag für eine SRAM-Zelle (gestrichelt umrandet), die aus zwei gleichen Invertern mit einer der oben diskutierten Technologien aufgebaut ist. Tab. 1-1 zeigt den Stromverbrauch als Funktion der Technologie und des logischen Zustands. Tabelle 2.3.1-1: Stromverbrauch einer statischen SRAM-Zelle.

Technologie: bipolar NMOS CMOS D='1' 100 nA 100 nA 0 μA D='0' 100 nA 100 nA 0 μA

Ein 128MB SRAM enthält 128ꞏ106 x 8 Bits ≈ 1048576 Bits. Tabelle 2.3.1-2 zeigt den Stromverbrauch eines solchen 128MB SRAMs für die verschiedenen Technologien. Benötigt jedes Bit 100nA Strom, dann ergibt sich ein Gesamtstromverbrauch von über 100A für die bipolare und die NMOS-Technologie. Um diesen Strom in das Chip hereinzubringen dürfte dessen Durchgangswiderstand nur 3V/100A=30mΩ betragen, was erhebliche Ansprüche an die Leiterbahnen und Stecker stellen würde. Tabelle 2.3.1-2: Stromverbrauch eines 128KB SRAMs.

Technologie: bipolar NMOS CMOS Stromverbrauch: 102,4 A 102,4 A 0 A

Es sei angemerkt, dass dynamische RAM (DRAM) Zellen ihren Zustand nicht dauerhaft halten können, sondern einen internen "Refresh" - Mechanismus benötigen, der die Information von Zeit zu Zeit ausliest und wieder zurückschreibt. Die veraltete Bauweise gemäß Bild 2.3.1-3(a) nutzt die Gate-Kapazität eines MOSFETs, um Ladung zu speichern und kann ihre Information zerstörungsfrei auslesen. Sie verbraucht jedoch mehr Chip-Fläche, als eine Kapazität, die man mit Hilfe eines geätzten Grabens in die Tiefe bauen kann. Eine moderne DRAM-Zelle besteht im wesentlichen aus einer Kapazität, die so klein ist im Vergleich zur Kapazität der Schreib-/Leseleitungen, dass man ihre Information gerade noch auslesen kann. Bild 2.3.1-3: Dynamische RAM (DRAM) Zellen:

(a) veraltete Version, (b) neue Version.

WD RARD

IsensWA

(a)

Data

CM

Address

(b)


- SC / Seite 2-16 -

2.4 Berechnung der 3 Grundschaltungen des Bipolartransistors

2.4.1 Emitter-Schaltung mit Bipolartransistor

(a)

RC

UC

UB

VCC

UC

UB

VCC

0V

ICa

(b)

0V

Q1

UC

UB

VCC

ICa

(c)

0V

Q2ICaURc

1

2 2 2

1 1Q1Q1

UBias

Bild 2.4.1: (a) Verstärkerstufe mit Bipolar-Transistor und idealer Stromquelle, (b) Verstärkerstufe mit Bipolar-Transistor und Kollektor-Widerstand RC, (c) Verstärkerstufe mit Bipolar-Transistor und aktiver Last Q2.

Gegeben: ICa=100μA, RC=25KΩ, Early-Spannung von Q1 und Q2: 2ꞏVA1 = VA2 = 100V, uT=25mV. Gefragt sind nachfolgend Formel und Wert, wenn nichts anderes gefordert wird. In allen drei Fällen in Bild 2.4.1(a-c) gilt Gm=dIC1/dUB [im Beispiel also 4mS]. Der Kollektor-Emitter-Widerstand rCE1 ist damit in Bild 2.3.1(a-c) rCE1=VA1/ICa [=1MΩ]. 2.4.1.1 Emitter-Schaltung mit Lastwiderstand -> ∞ (Stromquelle):

Z2 = rCE1||∞ = rCE1 = 1/gCE1 [ 1MΩ] Allgemein: -AV(gm,gCE) = gmZ2 = gm/gCE [= 4mS/1μS = 4000] Speziell bipolar: -AV(VA1,uT) = gmZ2 = (IC/uT)/(IC/VA1) = VA1/uT [= 100V/25mV = 4000] Typisch bipolar: Die Verstärkung ist (in erster Näherung) von IC . unabhängig! 2.4.1.2 Emitter-Schaltung mit endlichem Lastwiderstand und rCE -> ∞:

Z2 = rCE1 || RC -> RC [= 25KΩ] Allgemein: -AV(gm,RC) = gm Z2 = gm RC [= 4mS 25KΩ = 100]


- SC / Seite 2-17 -

Verstärkung von der Basis zum Kollektor, speziell bipolar: -AV,BC = gm RC = (IC/uT) (UR/IC) = URc/uT [= 2,5V/25mV = 100] Typisch bipolar: Die Verstärkung ist (in erster Näherung) von IC . unabhängig! 2.4.1.3 Emitter-Schaltung mit Lastwiderstand und rCE endlich:

Z2 = rCE1 || RC = RC rCE / (RC + rCE) [ = RC·0,9756 = 24,39KΩ ] Z2 = RC·F mit F = 1/(1+gCE·RC) = 1/(1+(IC/VA1)ꞏ(URc/IC)) = 1/(1+URc/VA1) [=0,9756 ] Wichtig: Auch F ist keine Funktion von IC! Folglich: -AV,BC = gm Z2 = (gm RC)·F = (URc/uT)·1/(1+URc/VA1) [ = (2,5V/25mV)/(1+2,5V/100V) = 97,56] Typisch bipolar: Die Verstärkung ist (in erster Näherung) von IC . unabhängig! 2.4.1.4 Emitter-Schaltung mit aktiver Last (typisch für integrierte Schaltungen)

gCE1 = ICa/VA1 = 100μA/100V = 1μS [=1/1MΩ] gCE2 = ICa/VA2 = 100μA·1/100V = 1μS [=1/1MΩ] Z2 = 1/(gCE1+gCE2)= 1/(1μS + 1μS) = 500KΩ Mit der effektiven Early-Spannung VA,eff = VA1||VA2 = 1/[(1/VA1)+(1/VA2)] [= 50V]: Z2 = 1/(gCE1+gCE2) = 1/[(IC/VA1)+(IC/VA2)] = (VA1||VA2)/IC = VA,eff/IC Wie groß ist die Spannungsverstärkung in Bild 2.3.1(c) als f(gm,Z2) und als Wert? -AV,BC = gm·Z2 = 4mS 500KΩ = 2000 -AV,BC = gm·Z2 = (IC/uT) (VA,eff/IC) = VA,eff/uT [ = 50V/25mV=2000] Typisch bipolar: Die Verstärkung ist (in erster Näherung) von IC . unabhängig!


- SC / Seite 2-18 -

2.4.2 Basis-Schaltung mit Bipolartransistor

Es gelten alle Verstärkergleichungen wie bei der Emitterschaltung oben. Abweichungen: (1) Eingangsimpedanz ist rm (=1/gm) statt rBE=ßꞏrm. (2) Verst. Vom Emitter zum Kollektor: AV,EC=-AV,BC > 0,. Grund für (2): Die Spannungsdifferenz UBE=UB-UE steuert den Kollektorstrom. E-Schaltung: Änderung von UB um ΔUB: ΔUBE = ΔUB . B-Schaltung: Änderung von UE um ΔUE: ΔUBE = -ΔUE .

RC

UC

UB

VCC

UE

ICaURc

2

Q1

Zin

=>

2.4.3 Kollektor-Schaltung mit Bipolartransistor (Emitter-Folger)

Q

VCC

UB

0V

RE

UEUBE

(a) (b) (c)

Q1

VCC

UB

0V

UoutUBE

Q2UBias

0V

Zin=ß(rm+RE)

UB

0V

UE

RE

rm

UB

Bild 2.4.3: (a) Kollektor-Schaltung, (b) Kleinsignal-ESB, (c) mit Q2 als aktiver Last.


- SC / Seite 2-19 -

2.4.4 Variante der Emitter-Schaltung: mit Emitterwiderstand

Bild 2.4.4: Emitterwiderstand stabilisiert den Temperaturgang auf Kosten der Verstärkung:

E

CrR

Em

CV R

R

Rr

RA mE

Q

RC

UC

UB

VCC

0V

RE

UEUBE

IC

IE

Em

C

EB

C

Em

BE

B

C

E

E

B

CE

B

CC

B

CV Rr

R

RU

R

Rr

UR

U

R

R

U

U

RI

U

RI

U

UA

)(

2.4.5 Variante der Emitter-Schaltung: Induktivität als Last

Q

UC

UB

VCC

RC

UC

UCa

VCC

0 t

UCE,sat

(a)

Q

LC

UC

UB

VCC

IL

(b)

UC

UCa= VCC

0 t

UCE,sat

Q

LC

UC

UB

VCC

UC

VCC

0 t

(c)

UCa=

D IL

Bild 2.4.5: E-Schaltung (a) mit RC, (b) mit LC, (c) mit LC u. Freilaufdiode zum Schutz von Q.


- SC / Seite 2-20 -

2.5 Berechnung der 3 Grundschaltungen des FETs

2.5.1 Source-Schaltung mit Feldeffekt-Transistor

(a)

RD

UD

UG

VDD

UD

UG

VDD

0V

IDa

(b)

0V

M1

UD

UG

VDD

IDa

(c)

0V

M2IDaURD

1

2 2 2

1 1M1M1

UBias

Bild 2.5.1: (a) Verstärkerstufe mit MOSFET und idealer Stromquelle, (b) Verstärkerstufe mit MOSFET und Drain-Widerstand RD, (c) Verstärkerstufe mit MOSFET und aktiver Last M2.

Gegeben: IDa=100μA, RD=25KΩ, ß=400μA/V2; Daten für M1: λ1=0,01/V, VT1=0,7V, ß1=ß;

Daten für M2: λ2=0,015/V, VT2=-0,7V, ß2=ß. (Verwenden Sie das Modell Dam Ig 2 .)

Zeigen Sie, dass für den Übertragungsleitwert der Stufe in Bild 1.1(a-c) gilt: Gm ≈ 400μS. (2P)

Gm = gm1 = 228424 /10421010422 VAAAVIg Dm = 400μS

Zeigen Sie, dass für den Drain-Source-Widerstand rDS1 in Bild 1.1(a-c) rDS1=1MΩ gilt. (2P) rDS1 = 1/gDS1 1/(λ1IDa) = 1/(10-2/V)·(10-4A) = 1/1μS = 1MΩ 2.5.1.1 Source-Schaltung mit Lastwiderstand -> ∞ (Stromquelle):

Wie groß ist die Impedanz Z2 des Ausgangsknotens in Bild 1.1(a) als f(rDS) und Wert? (2P) Z2 = rDS1 = 1MΩ Wie groß ist die Spannungs-Verstärkung der Stufe in Bild 1.1(a) als f(gm,rDS) und als Wert? (Hinweis: Wenn sie hier ein Problem haben, machen Sie zuerst Aufgabe 1.5) (2P) -AV = gmZ2 = gm/gDS = 400μS/1μS = 400 Wie groß ist die Spannungs-Verstärkung der Transistorstufe in Bild 1.1(a) als f(ß,λ1,IDa)? (1P)


- SC / Seite 2-21 -

-AV = gm/gDS = DaI2 /(λ1IDa) = 2 /(λ1 DaI ) [=0.04/(0.012)=400]

Mit welchem Exponenten geht IDa in diese Formel ein? ......-0,5............. (1P) 2.5.1.2 Source-Schaltung mit endlichem Lastwiderstand und rDS -> ∞:

Wie groß ist die Ausgangsimpedanz Z2 in Bild 1.1(b) für rDS -> ∞ als f(RD) und Wert? (2P) Z2 = rDS1 || RD -> RD = 25KΩ Wie groß ist die Spannungs-Verstärkung in Bild 1.1(b) für rDS -> ∞ als f(gm,RD) und Wert? (2P) -AV = gm Z2 = gm RD = 0,4mS 25KΩ = 10 Wie groß ist die Spannungs-Verstärkung der Schaltung in Bild 1.1(b) für rDS -> ∞ als f(URDa,ß,IDa)? (Hinweis: URD≈URDa=IDaRD.) (2P)

-AV = gm RD = 2 DaI ·(URD/IDa) = 2URDaDaI

[=2·2,5V

A

VA

100

/400 2

=10]

Mit welchem Exponenten geht IDa in diese Formel ein? ......-0,5............. (1P) 2.5.1.3 Source-Schaltung mit Lastwiderstand und rDS endlich:

Wie groß ist die Ausgangsimpedanz Z2 in Bild 1.1(b) für endliche rDS als f(rDS,RD)? (1P) Z2 = rDS1 || RD = RD rDS / (RD + rDS) [ = RD·0,9756 = 24,39KΩ ] Stellen Sie die Ausgangsimpedanz Z2 in Bild 1.1(b) als Z2=RDꞏF dar und geben Sie die Formel für den Faktor als F = f(RD,gDS) an. (Nur Formel) (1P) Z2 = RD·F mit F = rDS / (RD + rDS) = 1/(1+gDS·RD) Geben Sie die Formel für den Faktor F an als Funktion von URD und λ1 (mit URD≈IDaRD). (1P) F = 1/(1+gDS·RD) = 1/ (1+(λ1ID)·(URD/ID) = 1/(1+λ1URDa) [ = 0,9756 ] Wie groß ist die Spannungs-Verstärkung in Bild 1.1(b) für endliche rDS als f(ß,URD, λ1,IDa)? (Formel und Wert, je 1P) (2P)


- SC / Seite 2-22 -

-AV = gmZ2 = gmRDF = DaI2Da

RDa

I

U/(1+ λ1URDa) =

DaRDa

RDa

IU

U 11

2

-AV = A

VA

VV

V

100

/400

5,201,01

5,22 2

1

= 4,878V-1 2V = 9,756

Mit welchem Exponenten geht IDa in diese Formel ein? ......-0,5............. (1P) 2.5.1.4 Source-Schaltung mit aktiver Last (typisch für integrierte Schaltungen)

Wie groß sind gDS1 und gDS2 in Bild 1.1(c) als f(λi,IDa) und Wert? (2P) gDS1 = λ1 IDa = 0,01V-1 100μA = 1μS [=1/1MΩ] gDS2 = λ2 IDa = 0,015V-1 100μA = 1,5μS [=1/666,7KΩ] Wie groß ist die Ausgangsimpedanz Z2 in Bild 1.1(c) als f(gDS1,gDS2) und als Wert? (2P) Z2 = 1/(gDS1+gDS2)= 1/(1μS + 1,5μS) = 400KΩ Zeigen Sie, dass die Ausgangsimpedanz in Bild 1.1(c) als Z2=1/((λ1+λ2)ID) darstellbar ist. (1P) Z2 = 1/(gDS1+gDS2)= 1/[(λ1ID)+(λ2ID)] = 1/(λ1+λ2)ID Wie groß ist die Spannungsverstärkung in Bild 1.1(c) als f(gm,Z2) und als Wert? (2P) -AV = gm·Z2 = 0,4mS 400KΩ = 160 Wie groß ist die Spannungsverstärkung in Bild 1.1(c) als f(ß,λ1+λ2,IDa)? (1P)

-AV = gm·Z2 = Da

Da

I

I

)(

2

21

=

DaI

21

2

[ =

A

VAV

100

/400

015,001,0

2 2

= 160]

Mit welchem Exponenten geht IDa in diese Formel ein? ......-0,5............. (1P)


- SC / Seite 2-23 -

2.5.2 Gate-Schaltung mit Feldeffekt-Transistor

(a)

RD

UD

UG

VDD

UD

UG

VDD

IDa

(b)

M1

UD

UG

VDD

IDa

(c)

M2M3IDaURD

1

2 2 2

1 1

R

M1M1

IDa+iD IDa+iDIDa+iDZin Zin Zin

Bild 2.5.2: MOSFET als Verstärker in Gate-Schaltung Gegeben: IDa=100μA, RD=25KΩ, ß=400μA/V2; Daten für M1: λ1=0,01/V, VT1=0,7V, ß1=ß;

Daten für M2: λ2=0,015/V, VT2=-0,7V, ß2=ß. (Wir verwenden das Modell Dam Ig 2 .)

Bild 2.5.2 zeigen MOSFETs als Verstärker in Gate-Schaltung. Man beachte die Ähnlichkeit zu Bild 2.5.1 mit MOSFETs in Source-Schaltung. Die Schaltungstechnik um die Drain-Elektrode ist für die Bilder 2.5.2 und 2.5.1 identisch und somit sind auch die Ausgangs-impedanzen Z2 identisch. Da auch die Übertragungsleitwerte gleich sind, liefern die Bilder 2.5.1 und 2.5.2 gleiche betragsmäßige Verstärkung. Allerdings liefert die Gate-Schaltung positive und die Source-Schaltung negative Verstärkung. Zum Verständnis der betragsmäßig gleich großen Verstärkungen wie auch der Vorzeichenumkehr mache man sich klar, dass die Source-Schaltung im Prinzip mit uGS gesteuert wird und die Gate-Schaltung mit uSG=-uGS. Erhebliche Unterschiede zwischen Gate- und Source-Schaltung ergeben sich für die resistiven Kleinsignal-Eingangsimpedanzen. Für die Source-Schaltung hatten wir resistive Kleinsignal-Eingangsimpedanzen von Zin , also leistungslose Steuerung. Die Gate-Schaltung steuern wir mit der Source-Elektrode und erhalten mit rm1=1/gm1 und AV,max1=gm1ꞏrDS1 für Bild 2.5.2(a) Zin = rm1 + /AV,max1 = , für Bild 2.5.2(b) Zin = rm1 + RD/AV,max1, für Bild 2.5.2(c) Zin = rm1 + rDS2/AV,max1. 2.5.3 Drain-Schaltung mit Feldeffekt-Transistor (Source-Folger)

VDD

gnd

u2

u1S

D

G

RS

Bild 2.5.3: FET in S-Schaltung

Mit der gleichen Argumentation wie für den Bipolartransistor ergibt sich für den FET als Source-Folger die Verstärkung

Sm

SmSmmV Rr

RrRgZGA

)||(2 ,

die man als Kleinsignal-Spannungsteiler ansehen kann bestehend aus RS und dem Ausgangswiderstand des FETs, also rm=1/gm.


- SC / Seite 2-24 -

2.6 Strom- und Spannungsquellen

Ip1

Uinn Uinp

UCC

R1

Ip3UCC

UEE

Q7

Q8

Up1

UEE UEE

Cm

Ip2

Q1 Q2

Q3 Q4

Q5

Q6

UoutU2 U3

Ip5

Ip4

Up2

Bild 2.6: Verstärker ohne Biasing Circuit. Bild2.6 zeigt einen Verstärker, den wir im Kapitel über „Verstärker für differentielle Signale“ genauer betrachten werden. Hier sei nur auf die Stromquellen Ip1 ... Ip5 und Spannungsquellen Up1=UBE7 und Up2=|UBE8| hingewiesen, welche in der Schaltung zur Vorspannungserzeugung (engl. biasing circuit) realisiert werden müssen. Oft ist die Vorspannungserzeugung komplexer, als der Verstärker selbst. 2.6.1 Stromquellen

2.6.1.1 Widerstand als Stromquelle

Uinn Uinp

UCC

R1

Rp3

UCC

UEE

Q7

Q8

Up1

UEE UEE

Cm

Q1 Q2

Q3 Q4

Q5

Q6

UoutU2 U3

Up2

Rp1Rp4

Rp5Rp2

Rp für Ip

Rp für Ip

Bild 2.6.1.1: Stromquellen Ip1...Ip5 mit Widerständen Rp1...Rp5 realisiert.


- SC / Seite 2-25 -

Der Strom durch einen Widerstand ergibt sich nach Ohm zu I = U / R. In Bild 2.6.1.1 wurden die Stromquellen Ip1...Ip5 in Bild 2.6 mit Hilfe der Widerstände Rp1...Rp5 realisiert. Stromquellen mit Widerständen zu realisieren ergibt schlechte Verstärkereigenschaften und ist nur bei diskreter Bauweise billiger, als Stromquellen mit Transistoren zu realisieren. 2.6.1.2 Induktivität als Stromquelle

Bild 2.6.1.2: Die Induktivität „wehrt“ sich gegen eine Stromänderung: ΔIL=UL/L. Je größer die Induktivität, um so kleiner ΔIL.

L

IL UL

Die Induktivität erwärmt sich nicht durch Stromfluss, wie es bei einem Transistor oder Widerstand zur Abwärtsregelung der Fall wäre. (Aufwärtsregelung auf U2>U1 so unmöglich.) Impedanz der Induktivität für sinusförmige Ströme: ZL=jωL. Die Änderungsgeschwindigkeit von IL ist dIL/dt=UL/L. Die in der Induktivität gespeicherte Energie berechnet ist EL=½LI2.

2.6.1.3 Transistor als Stromquelle

(a)

UCE

IC

UDS

ID

UR

IR (b) (c)

UCE, UDS0-VA, -1/

IC, ID(d)

Bild 2.6.1.3: (a) Widerstand ersetzt durch (b) Bipolar- und (c) Feldeffekt-Transistor, (d) Transistor-Kennlinie

Der Kleinsignalwiderstand eines Bipolartransistors berechnet sich zu rCE=(UCE+VA)/IC. Um diesen Kleinsignalwiderstand durch einen gleich großen Widerstand R=rCE bei bleichem Strom IR=IC zu ersetzen, benötigen wir über dem Widerstand die Spannung UR=UCE+VA. Der Kleinsignalwiderstand eines Feldeffekt-Transistors berechnet sich zu rDS=(UDS+1/)/ID. Um diesen Kleinsignalwiderstand durch einen gleich großen Widerstand R=rDS bei bleichem Strom IR=ID zu ersetzen, benötigen wir über dem Widerstand die Spannung UR=UDS+1/.


- SC / Seite 2-26 -

Transistoren mit VA=150V oder λ=1/150V können also in einer 3,3V-Technologie Strom-quellen realisieren, für die wir sonst zusätzlichen Hilfsspannungen von 150V bereitstellen müssten. Das wäre nicht nur technisch aufwendig, sondern würde auch zusätzlichen Aufwand zum Personenschutz beim Umgang mit hohen Spannungen nach sich ziehen. 2.6.1.4 Selbstleitender FET als Stromquelle

(a)

UDS

ID

(b) (c)

UDS0-1/

ID(d)

IDIp

UDS

-VT

UDS,sat

Bild 2.6.1.4: (a) Stromquelle, ersetzt durch (b) JFET- oder (c) MOSFET, (d) FET-Kennlinie. Es ist eine verbreitete Technik Stromquellen durch selbstleitende FETs gemäß obigem Bild zu realisieren. Die Schwellenspannung eines selbstleitenden n-Kanal-FETs ist VT<0. Sättigungsspannung: UDS,sat = UGS –VT, hier also UDS,sat = 0–VT = -VT = |VT|. Wir betrachten den Fall des FETs für die oben dargestellte Situation UGS=0: (1) Für UDS<0V handelt es sich in Bildteil (b) um eine in Vorwärtsrichtung betriebene Diode. (2) Für 0 ≤ UDS < UDS,sat=|VT| gilt )1()5.0|(|2 DSDSDSTD UUUVßI

(3) Für UDS > UDS,sat=|VT| gilt )1(2

DSTD UßVI

Um den selbstleitenden N-FET bei UGS=0 als Stromquelle zu betreiben muss UDS > -VT=|VT| sein, da der FET sonst nicht in Sättigung arbeitet. (Erinnerung: UDSsat=UGS-VT=0-VT=-VT.) Was passiert, wenn man in Bildteil (c) einen selbstsperrenden FET (i.e. VT>0) verwendet?


- SC / Seite 2-27 -

2.6.1.5 Einfache Stromspiegel mit MOSFETs (Quellen und Senken)

Iin Io,1 Io,2

VSS

Io,3 Io,N

Io,3

VSS

VDD

Iin Io,1 Io,2

Io,4 Io,5

Bild 2.6.1.5: (a) Stromsenken Io,x=Iin , (b) Stromsenken Io,1=Io,2=Iin, Stromquellen Io,3=Io,4=Io,5=Iin. 2.6.1.6 Einfache Stromspiegel mit Biopolartransistoren

Iin = IC,0+(N+1)IB = IC,0+(N+1)IC,x/ß = IC,x(1+(N+1)/ß) => IC,x = Iin / (1 + (N+1)/ß)

Io,3

Iin Io,1 Io,2

Io,4 Io,5

VEE

VCC(b)

Iin Io,1 Io,2 Io,3 Io,N

VEE

(a)

Q0

Q0

Bild 2.6.1.6: (a) Stromsenken Io,x, (b) Stromsenken Io,1=Io,2, Stromquellen Io,3=Io,4=Io,5.


- SC / Seite 2-28 -

2.6.1.7 Verringerung des Basisstromfehlers beim bipolaren Stromspiegel

Bild 2.6.1.7: Verringerung des Basisstrom-Fehlers durch Einfügen des Puffer-Transostors QB.

Iin Io,1 Io,2 Io,3 Io,N

VEE

VCC

Q0

QB

Iin = IC,0+[(N+1)IB] / ß = IC,0+[(N+1) IC,x/ß ] / ß = IC,0+(N+1)IC,x/ß2 = IC,x(1+(N+1)/ß2) IC,x = Iin / (1 + (N+1)/ß2), Der Fehlerterm ist von (N+1)/ß um den Faktor ß auf (N+1)/ß2 geschrumpft. 2.6.1.8 Stromquellen mit Source- / Emitter-Widerständen

Bildteil (a): Der FET mit Source-Widerstand hat eine Ausgangsimpedanz von

21

11 R

g

grZ

DS

mDSout und einen Ausgangsstrom von

2

1

R

UUI GSB

out

Bildteil (b): Der Bipolartransistor (engl. biploar junction transistor, BJT) mit Emitter-Widerstand hat eine Ausgangsimpedanz von

121

211 / ßRr

RrrZ

m

mCEout

und einen Ausgangsstrom von

2

1

R

UUI BEB

out

Bildteil (c) zeigt eine Realisierung der Schaltung (b) im Operationsverstärker TL08x. Es ist Iout=(UB–UBE)/R10. mit UBE≈0,7V. Bild 2.6.1.8: (a) FET mit Source-

Widerstand (b) BJT mit Emitter-

Widerstand (c) Realisierung im

TL08x.

VSS

Q1Q10

D2R10

TL08x

M1

R2 R2

UB UB

VEE

UB

(a) (b) (c)

Iout Iout IBZout

VEE

IoutZout


- SC / Seite 2-29 -

2.6.1.9 Kaskadierter Stromspiegel mit MOSFETs und Bipolartransistoren

Der kaskadierte Stromspiegel mit FETs in Bildteil (a) unten hat eine Ausgangsimpedanz von

21

11 DS

DS

mDSout r

g

grZ und einen Ausgangsstrom von inout II

Der kaskadierte Sptromspiegel mit BJTs in Bildteil (b) unten hat eine Ausgangsimpedanz von

121

211 / ßrr

rrrZ

CEm

CEmCEout

und einen Ausgangsstrom von Binout III 2

Die Ausgangsimpedanz ist wesentlich höher als bei den nicht kaskadierten Spiegeln, aber die minimale Ausgangsspannung liegt höher über VSS. Bild 2.1.1.9: (a) Kaskadierter Strom-

spiegel mit FETs (b) Kaskadierter Strom-

spiegel mit BJTs

VSS

M1

UB1

(a)

IoutZout

M2

IinZin

UB2

M4

M3

VEE

Q1

UB1

(b)

IoutZout

Q2

IinZin

UB2

Q4

Q3

2.6.1.10 Wilson Stromspiegel mit MOSFETS und Bipolartransistoren

Wilson-Spiegel haben die höchsten Zout, sind aber schlechter über der Frequenzachse. Bild 2.1.1.10: (c) Wilson-Stromspiegel

mit FETs (d) Wilson-Stromspiegel

mit BJTs

(a) (b)

VEE

Q1

IoutZout

Q2

IinZin

Q3

VSS

M1

IoutZout

M2

IinZin

M3

Ufb Ufb


- SC / Seite 2-30 -

2.6.1.11 Stromspiegel mit Schwellenstrom

VSS

IoutZin

M2

Iin

M1

Zout

00 IT

Iin

Iout

(a) (b)

I out

IT

M3 M4

I out,T

Bild 2.6.1.11: (a) Schaltkung, (b) Kennlinie. Ohne die in Bildteil (a) blau eingezeichneten Transistoren M3, M4 ergibt sich ein einfacher Stromspiegel mit der in Bildteil (b) dargestellten Kennlinie. Durch einfügen der blau gezeichneten Schaltung mit den Transistoren M3, M4 in Bildteil (a) bekommen wir die blau gezeichnete Kennlinie in Bildteil (b), welche Ausgangsstrom Iout nur für Iin≥IT liefert. 2.6.1.12 Stromspiegel mit Iout ≠ Iin: Mehrfache Verwendung einer Transistor-Basiszelle

Der Drainstrom eines FETS verhält sich theoretisch gemäß W/L, wobei W die Breite und L die Länge des Kanals unter dem Gate ist. Genaue Einstellungen sind so aber nicht möglich, da sich Randeffekte an den Rändern des Kanals und die Stromverteilung um die Kontakte nicht einfach mit W/L skalieren lassen. Daher erstellt man eine Einheitszelle eine Transistors und verwendet diese mehrfach. Ist das Spiegelverhältnis eine rationale Zahl gemäß Iout / Iin = M / N mit den ganzen Zahlen M/N, dann benötigt man M+N Transistoren, wenn sich M/N nicht weiter kürzen lässt. Man legt dann M Transistoren für Iout und N für Iin parallel, wie im Bild für Iout/Iin=M/N=5/4 gezeigt. Reelle Zahlen müssen gerundet und dann auf ein an der zu erreichenden Genauigkeit orientiertes Maß gekürzt werden: Beispiel: π = 3,141592... ≈ 3,14 = 314/100 = 157/50. In diesem Fall bräuchte man also 207 Transistoren. Bei der Fertigung dieser Transistorhaufen ist darauf zu achten, dass aus vielen Transistorzellen zusammengesetzten Transistoren gut vermischt umd um ein gemeinsames geometrisches Zentrum symmetrisch verteilt werden. Dann treffen Veränderungen im Kristall oder Temperaturänderungen, die von einer bestimmten Seite kommen, Ein- und Ausgang des Stromspiegels gleichermaßen, so dass das Matching weitgehend erhalten bleibt.


- SC / Seite 2-31 -

VSS

Iin Iout = (5/4) Iin(a)

(b)

M11

M12

M13

M14M21

M22M23

M24 M25

M11 M12 M13 M14 M21 M22 M23 M24 M25

Bild 2.6.1.12: (a) Stromspiegel mit Spiegelverhältnis 1:1,25, (b) geometrische Verteilung 2.6.1.13 Ausnutzen der unendlichen Impedanz einer idealen Stromquelle

(a)

UD

UG

VDD

0V

IDa

1

2

M1

(b) (c)

UD

UG

0V

IDa

1

2

M1

0V UD

UG

0V

IDa

1

2

M1

Bild 2.6.1.10: Stromquelle mit positivem Pol an (a) VDD, (b) Masse und (c) unbekannt. Der Innenwiderstand einer idealen Stromquelle ist unendlich. Die Schaltungen in Bildteil (a) und (b) verhalten sich identisch. Es ist also für die betrachtete Schaltung irrelevant, wo der zweite Anschluss einer idealen Stromquelle liegt, da ihr Innenwiderstand unendlich ist. Daher zeichnet man sie auch häufig ohne Anschluss des zweiten Pols wie in Bildteil (c).


- SC / Seite 2-32 -

2.6.2 Treibende Spannungsquellen

2.6.2.1 Batterie als treibende Spannungsquelle

Eine Batterie kann im einfachsten Falle als Spannungsquelle oder große Kapazität mit Innenwiderstand modelliert werden. Gute Batteriemodelle - speziell von Lithium-basierten Batterien - sind allerdings eine komplizierte Angelegenheit. 2.6.2.2 Widerstand, Diode, Zenerdiode als treibende Spannungsquellen

2.6.2.3 Geschaltete Kapazitäten als treibende Spannungsquelle

U1C

1

U2

(b)(a) (c)

R

2

CC2 C2C2U1 U1 U2U2

Bild 2.6.2.2: (a) C lädt an U1, (b) C lädt um auf U2, C2, (c) äquivalenter Widerstand u. Quelle.

Die Kapazität C enthält in Bildteil (a) die Ladung Q1 = CU1. Die Kapazität C enthält in Bildteil (b) die Ladung Q2 = CU2. Die Kapazität C transportiert mit jedem Schaltzyklus je nach Polung die Ladung . Q = C(U1-U2). Die Kapazität C transportiert bei f Schaltzyklen pro Sekunde den mittleren Strom Im = fs·Q = = fsC(U1-U2). Die geschaltete Kapazität entspricht somit einer Spannungsquelle UB mit Innenwiderstand Requiv=1/fC.


- SC / Seite 2-33 -

2.6.2.4 Bipolartransistor mit 2 Widerständen als treibende Spannungsquelle

2.6.2.5 Geschachtelte Bipolartransistoren als treibende Spannungsquelle

Der Ausschnitt aus dem TL081 von Texas Instruments zeigt auf der linken Seite oben und unten je einen Transistor als Stromquelle (A) und –senke (B), welche die treibende Spannungsquelle (C) aus zwei verschachtelten Transistoren unter Strom halten. Sinn der Spannungsquelle ist es die Vorspannung für die Endstufentransistoren (D) zu erzeugen, die gegen zu viel Vorspannung (z.B. durch Fertigungstoleranzen) und Überstrom (z.B. durch Kurzschluss am Ausgang) mit je einem 64-Widerstand vor dem Emitter geschützt sind.

A

B

DC

Ausschnitt aus dem TL081


- SC / Seite 2-34 -

2.6.3 DC/DC-Wandler

Bild 2.6.3-1: DC/DC-Wandler-Prinzipien:

(a) Aufwärts-W. (Boost-Conv.) (b) Abwärts-W. (Buck- Conv.) (c) Spannungsumkehrer

(a) (b) (c)

LED-Strom/A

UF,min / V UF,typ / V UF,max / V

0,2 2,68 3,27 3,77 0,35 2,79 3,42 3,99 0,7 3,05 3,76 4,47 1 3,16 3,95 4,88

Bild 2.6.3-2: Vorwärtsspannungen einer weißen Hochstrom-LED für automotive Anwendungen aus [4]. 0,2 0,35 0,7 1

0

1

2

3

4

5

6

High-Current-LED, white

UF,min / V

UF,typ / V

UF,max / V

current

forw

ard

volta

ge

DC/DC-Wandler mit Induktivitäten berechnet man für die Annahme eines im Mittel konstanten Laststromes. Hierfür sind Licht emittierende Dioden (LEDs) ein gutes Beispiel, da ihre Helligkeit stromgesteuert ist. Bild 2.6.3-3 zeigt typische LED-Schaltungen. Der Widerstand als Stromquelle in Bildteil (a) ist extrem anfällig für schwankende Versor-gungsspannungen. Die Stromquelle in Bild-teil (b) ist hochohmiger aber genauso ineffizient. Beispiel: VCC=12V und UF=3V. Die Leistungsaufnahme der Stromquelle ist bei gleichen Diodenstrom ((VCC-UF)/UF)2 (hier neun mal) höher als die der Leuchtdiode.

VCC

R

VCCR

(a) (b)

UF UF

Bild 2.6.3-3: Typische LED-Schaltungen


- SC / Seite 2-35 -

2.6.3.1 Tiefsetzsteller bzw. Abwärtswandler (engl.: Buck , Step-Down Converter)

2.6.3.1.1 Mit Längsregler und Wärmeverlusten: PV = Pin - Pout

(e)

Q2Q1

Ui

UdoUo

Us

(f)

Q1

Q2

Ui

UdoUo

Us

(a) (b) (c) (d)

Ui

UdoUo

Us

Ui

UdoUo

Us

Q1Q1

Q2Q2Q1Q1

Ui

UdoUo

Us

Ui

UdoUo

Us

Bild 2.6.3.1.1: Bipolare Leistungsschalter eines Reglers für konstante Ausgangsspannung Uo. Übung 1: Benennen sie die 6 Leistungsschalter in den oben dargestellten Bildteilen (a)-(f). (a) .......................... (b) .......................... (c) .......................... (d) .......................... (e) .......................... (f) .......................... Übung 2: Wie groß in Volt ist Udo mindestens für UCE,sat=0,3V, UBE=0,7V, Uis=Ui-Us≥0,3V? (a) .......................... (b) .......................... (c) .......................... (d) .......................... (e) .......................... (f) .......................... Lösungen zu Übung 1: (a) npn Bipolartransitor (b) pnp Bipolartransitor (c) npn Darlington-Transistor (d) pnp Darlington-Transistor (e) npn Pseudodarlington-Transistor (f) pnp Pseudodarlington-Transistor

Lösungen zu Übung 2: (a) Udo,min = Uis + UBE1 ≥ 0,3V + 0,7V = 1V (b) Udo,min = UCE,sat1 = 0,3V (c) Udo,min = Uis + UBE1 + UBE2=,3+,7+,7 =1,7V (d) Udo,min = UBE2 + UCE,sat1 ≥ 0,7V+0,3V = 1V (e) Udo,min = Uis + UBE1 = 0,3V + 0,7V = 1V (f) Udo,min = UCE,sat1 + UBE2 =,3V+0,7V = 1V


- SC / Seite 2-36 -

2.6.3.1.2 Mit ausgeglichener Leistungsbilanz: Pin = Pout (a)

CU1

UL,a IL U2U1

LIRR

U1

RsenseUsense

(c)

IL

I1

IL,max

IL,min

IL,max

IL,min0

Ta Tb

IL

IL

0

(e)

(f)

Ia Ib

(b)

CU1

IL U2U1

LIRR

U1

Rsense

Usense

(d)

'1'

'0'

Sb

SaSa

Sb

0t

t

I1 I1

Ib Ia

UL,b

Bild 2.6.3.1.2 DC/DC-Konverter: Der Schalter Sa ist im periodischen Wechsel jeweils (a) für die Zeitspanne Ta ideal leitend und (b) für die Zeitspanne Tb eine Unterbrechung. Sb arbeitet exakt gegensinnig zu Sa. Es sei Ux=konstant (x=1,2) und Duty-Cycle:= D=Ta/(Ta+Tb).

Wandlertypen, die Energie in einer Induktivität zwischenspeichern und mit einem anderen Verhältnis von Spannung und Strom wieder abgeben haben einen theoretischen Wirkungsgrad von 100%. In der Praxis werden 90% gut erreicht, 94...96% sind schwierig. Das Bild oben zeigt einen DC/DC-Abwärtswandler. (a) In Bildteil (a) wird die Induktivität L geladen. Es ist zu beachten, dass die Ladezeit

begrenzt werden muss, weil der Strom sonst – rein theoretisch für konstante U1, U2 – ins unendliche wächst.

(b) In Bildteil (b) entlädt Induktivität L ihre Energie an den Sekundärkreis. (c) In Bildteil (c) wird ebenfalls die Induktivität L geladen, und (d) in Bildteil (d) über die LEDs entladen. (e) Bildteil (e) illustriert den Strom durch die Induktivität L. er muss stetig sein. (f) Bildteil (f) zeigt den Strom durch die Spannungsquelle U1. Er weist Stromsprünge

auf, welche ihn für viele Anwendungen ausschließen. Eine Autobatterie z.B. darf mit derart hohen Frequenzanteilen dieser Energie nicht konfrontiert werden.

Der DC-Strom durch die Induktivität L kann sehr hoch werden. Alle von diesem Strom durchflossenen Leiterbahnen müssen darauf ausgelegt sein. Der mittlere Strom beträgt IL,mitt = ½ (IL,max+ IL,min) Die Spannung UL,b entlädt L während des Intervalls Tb: UL,b = UL(Ta<tTb) = 0 – U2 = –U2


- SC / Seite 2-37 -

Die Induktivität L gibt an den Sekundärkreis die mittlere Leistung P2,mitt ab: P2,mitt = U2 IL,mitt Die Energie in der Induktivität L wird mit der Spannung UL,a geladen: UL,a = UL(0<tTa) = U1 – U2 Die Spannungsquelle U1 liefert dabei den mittleren Strom I1,mitt = IL,mitt D Dabei gibt die Quelle U1 die mittlere Leistung P1,mitt ab: P1,mitt = U1 I1,mitt = U1 IL,mitt D Das Verhältnis U2/U1 als Funktion des Duty-Cycles:

aTt

La dt

dII

0

= (U1–U2)/L , ba TtT

Lb dt

dII

= (-U2)/L

Wenn der Strom im eingeschwungenen Zustand periodisch schwankt, dann gilt Ta aI +Tb bI =0.

Folglich ist 0=Ta aI +Tb bI =Ta(U1-U2)/L+Tb(-U2)/L=0 => 0=Ta(U1-U2)-TbU2 => TaU1–(Ta+Tb)U2 Ta => U2 = U1 Ta/(Ta+Tb) = U1D Die Wirkleistung PL,mitt=P1,mitt-P2,mitt, welche die Induktivität L erwärmt ist somit 0, da Blind-leistung nicht in Wärme umgesetzt sondern gespeichert und wieder abgegeben wird: PL,mitt = U1DIL,mitt – U2IL,mitt = U2IL,mitt – U2IL,mitt = 0. Schalter Sb wird in der Praxis häufig durch eine Diode ersetzt, welche die mittlere Leistung UDIL,mitt verbraucht. Bei kleinen Spannungen U2 kann das einen erheblichen Anteil der Gesamtleistung ausmachen. Daher sind hier Schottky-Dioden (Metall-n- statt pn-Übergang) zu empfehlen. Sie sind sehr schnell und haben nur ca. 0,4V Durchlassspannung. Bildteil (a): L lädt Energie. Bildteil(b): L entlädt Energie.

(a)

CU1

UL IL U2U1S

LD IRR

(b)

CU1

UL IL U2U1

S LD IRR


- SC / Seite 2-38 -

2.6.3.2 Hochsetzsteller bzw. Aufwärtswandler (engl.: Step-Up , Boost Converter)

Bild 2.6.3.2: Aufwärtswandler: (a) IL laden (b) IL abgeben +

puffern auf C (c) Stromverlauf

für konstanten Lastrom und konstante Spannungen U1, U2.

ILU1 IR

U2L

C

(a)

ILU1

U2

UL

IRC

(b)

IL

0T1 T2 t

T

IL

(c)

Spannungskonversion: Stromänderung beim Aufladen von L im Intervall T1: ΔIL1 = T1 1LI = T1 (U1–0V) / L .

Stromänderung beim Entladen von L im Intervall T2: ΔIL2 = T2 2LI = T2 (U1–U2) / L Im eingeschwungenen Zustand ergibt sich ΔIL1+ΔIL2 =0 => U2 = U1 T/T2 mit T=T1+T2. Als f(D) mit D=T1/T: Die Spannungserhöhung U2/U1 hängt im eingeschwungenen Zustand bei konstantem, mittlerem Laststrom IR nur vom Tastverhältnis (Duty-Cycle) D=T1/(T1+T2) ab. In diesem Falle ist wegen T2/T=(T-T1)/T=(1-D) die Ausgangsspannung U2=U1/(1-D). Leistungsbilanz: Die ideale Induktivität (Kupferwiderstand des Drahtes = 0Ω) erwärmt sich nicht, so dass die von U1 eingespeiste Leistung gleich der an U2 abgegebenen Leistung sein muss: Der von U1 abgegebene, mittlere Strom ist Im1 = I0+½IL. Der von U2 aufgenommene, mittlere Strom ist Im2 = (I0+½IL)T2/T. Die von U1 abgegebene, mittlere Leistung ist Pm1 = U1Im1 = U1 (I0+½IL) Die von U2 aufgenommene, mittlere Leistung ist Pm2 = U2Im2 = U1 T/T2 (I0+½IL)T2/T = Pm1. Anmerkungen:

Der Aufwärtswandler setzt voraus, dass U2>U1, sonst wird IL stetig größer und kann zur Zerstörung von Bauelementen führen. (Darf die Last eine einzelne LED sein bei U1=12V?)

Für Low-Power-Anwendungen (z.B. "handheld Devices" wie Walkman, Handy), in denen die Leistungsaufnahme der Diode mit Udiode=0,7V zu hoch ist, werden MOSFETs als Schalter eingesetzt (, deren ON/OFF-Timing dann allerdings stimmen muss).

Die von der Quelle zu verkraftenden Stromänderungen sind im Vergleich zum Abwärtswandler moderat. => Emission verkraftbarer Störungen in die (Auto-)Batterie!


- SC / Seite 2-39 -

2.6.3.3 Kombinierte Aufwärts-/Abwärts-Wandler

Bild 2.6.3.3: Kombinierter Aufwärts-/Abwärts-Wandler nach [3].

U1Rsense

Beim kombinierten Aufwärts-/Abwärts-Wandler verhindert der Aufwärtswandler eine Belastung der Quelle U1 mit extremen Stromsprüngen. Der Abwärtswandler passt den Ausgangsstrom an die Last an [3]. 2.6.3.4 Wandler mit Vorzeichenumkehr

I1

ILUL

U1U2IR

U1

C

U2

gnd 0V

Sa Sb(a) (b)

I1

ILUL

U1U2IR

U1

C

U2

gnd 0V

Sa Sb

Bild 2.6.3.4: (a) Aufladen von L, (b) Entladen von L, (c) Strom IL=I(L), (d) Strom I1=I(U1).

IL

I1

IL,max

IL,min

IL,max

IL,min0

Ta Tb

IL

IL

0

(c)

(d)

Ia Ib

0t

t

Ib Ia

UL,a = UL(0<tTa) = U1 UL,b = UL(Ta<tTb) = U2 dIL,a/dt = UL,a / L = U1 / L dIL,b/dt = UL,b / L = U2 / L IL,a = Ta dIL,a/dt = Ta U1/L IL,b = Tb dIL,b/dt = Tb U2/L IL,a+IL,b=0 => IL,a=-IL,b => U1Ta=-U2Tb => U2 = -U1Ta/Tb

2.6.3.5 Transformator

Bild 2.6.3.5: Ein Alleskönner (Aufwärts- und Abwärts-Regelung, Vorzeichenumkehr und galvanische Trennung) ist der Transformator. Nachteilig ist sein schwerer Eisenkern.

Rsense


- SC / Seite 2-40 -

2.7 Verstärkerstufen mit einzelnem Bipolar-Transistor

Q

RC

UC

UB

VCC

0V

RE

UEUBE

URc

Q

RC

UC

UB

VCC

0V

RE

UEUBE

URc

CE

Q

RC

UC

UB

VCC

0V

UBE

URc

(a) (b) (c)

Bild 2.7-1: (a) Verstärkerstufe mit Bipolartransistor und RC=20KΩ, (b) zusätzlicher Widerstand RE=10KΩ, (c) zusätzliche Kapazität CE.

Die Verstärkung der Stufe in Bild 2.7-1 (a) berechnet sich zu AV = -gmZ2 = -gm(rCE||RC) -gmRC = -URc/uT [z.B. -2,4V/26mV=-92,3] Da sie thermisch nicht stabil ist, bauen wir den Emitter-Widerstand RE gemäß Bildteil (b) ein. RE wird mit 10KΩ so bestimmt, dass UE=VCC/5, was zur Folge hat, dass die Verstärkung auf -AV = RC / (rm+RE), wobei rm=1/gm=uT/IC [z.B. -20KΩ/10KΩ = -2] reduziert wird. Um für Wechselspannungen die Verstärkung der Stufe in Bildteil (a) mit der Stabilität der Stufe in Bildteil (b) zu bekommen, kann RE mit der Kapazität CE für Wechselspannungen kurzgeschlossen werden. Die rein resistive Impedanz des Emitterknotens ohne die Kapazität CE berechnet sich zu ZE = RE||(1/gm) = RE/(1+gmRE). (Diese Formel der Reduktion einer Knotenimpedanz durch Anschluss eines Emitters oder einer Source sollte man im Kopf haben!) Die Polfrequenz dieser Stufe liegt dann bei p = 1/ZECE = (1+gmRE)/RECE fp = (1+gmRE)/2RECE Da die Verstärkung nicht unter die DC-Verstärkung von AV,DC=-RC/RE sinken kann, muss der Frequenzgang eine Nullstelle in fz = fp AV,DC/AV,AC = fp (-RC/RE)/(-gmRC) = fp/gmRE.


- SC / Seite 2-41 -

aufweisen, weil wir es hier um eine Steigung von 20dB/dec zu tun haben. Bild 2.7-2 stellt dies im Bodediagramm dar für die Situation AV,DC=-2 (=6dB) und AV,AC=-200 (=46dB).

(a) (b)

lH(s)l

dB 0

20

f/fz10,1 10 100 1K

40

-20

-40

(H(s)) f/fz10,1 10 100 1K

-180°

-135°

-90°

Q

RC

UC

UB

VCC

0V

RE

UEUBE

URc

CE(c)

Bild 2.7-2: (a) Verstärkerstufe mit AV,DC=-2 (=6dB) und AV,AC=-200 (=46dB), (b) Amplitudengang, (c) Phasengang.

Komplette Verstärkerstufe mit Bipolartransistor in Emitterschaltung Bild 2.7-3: Verstärkerstufe mit einzelnem Bipolar-Transistor. Beispiel: VCC=5V, ICa=100A, UEa=1V, UCa=3V, UBE=0,65V, B=ß=200, RE=10K, RC=20K.

Q

RC

UCUB

VCC

0V

RE

UEUBE

CER1

R2

RL

Ck2

Ck1

Rgen

Ugen

UR2IR2

UR1IR1

IB

Bild 2.7-3 zeigt ein typisch Beispiel für eine diskrete Verstärkerstufe, wie sie bis ca. 1980 üblich war. Die Arbeitspunkteinstellung erfolgt mit Hilfe von R1, R2 so, dass IR2≈10IB. Die DC-Arbeitspunkte werden mit den Koppelkapazitäten Ck1 und Ck2 entkoppelt. Daraus folgt neben der relativ geringen Verstärkung dieser diskreten Stufe als weiterer Nachteil, dass der Verstärker nicht DC-fähig ist.


- SC / Seite 2-42 -

2.8 Verstärkerstufen mit einzelnem Feldeffekt-Transistor

2.8.1 Diskreter Verstärker mit JFET in Source-Schaltung

Bild 2.8.1.1 zeigt einen JFET in Source-Schaltung. Die Koppelkapazitäten Ck1, Ck2 und die Source-Kapazität CS seien so groß, dass für die interessierenden Frequenzen ihre Blindwiderstände vernachlässigt werden können, also XCk1=XCk2=XCS0 ist.

4

3

RG

RD

RS

CS

Ck2

Ck1

RL

UDD

U2U1

2

5ID1

6

0

iout

UD

Bild 2.8.1.1: Verstärkerschaltung mit JFET in Source-Schaltung 2.8.1.1 Einstellung des Arbeitspunktes an Gate und Source

Das Eingangssignal U1 wird über die Kapazität Ck1 gleichspannungsmäßig vom Eingang des FETs entkoppelt. Da der JFET eine Eingangsspannung UGS0V benötigt, legt man den Arbeitspunkt des Gates mittels RG auf den kleinstmöglichen Wert der Schaltung, nämlich U VGa 0 . (2.8-1) Der Index „a“ steht für „im Arbeitspunkt“. Dieser wird nun mittels RS eingestellt: Der Drain-Strom im Arbeitspunkt, IDa, muss über den Source-Widerstand RS abfließen und erzeugt die Source-Spannung U R ISa S Da (2.8-2) und somit eine Gate-Source-Spannung im Arbeitspunkt von U U U U R IGSa Ga Sa Sa S Da . (2.8-3)


- SC / Seite 2-43 -

Die Extremwerte RS=0 und RS-> führen zu den Strömen IDa=IDSS und IDa=0. Um die Kleinsignalverstärkung der Stufe nicht durch RS zu beeinträchtigen, wird RS kleinsignalmäßig mit der Source-Kapazität CS kurzgeschlossenen, also XCS=0 im interessierenden Frequenzbereich. Die Wahl des Gate-Widerstands RG ist ein Kompromiss. Wegen des hohen Eingangs-widerstands des FETs ist der Eingangswiderstand der Schaltung Z Rin G (2.8-4) für Frequenzen, bei denen die Gate-Source-Kapazität CGS noch keine Rolle spielt. Da der hohe Eingangswiderstand einer der charakteristischen Vorzüge dieser Schaltung ist, empfiehlt sich ein sehr hoher Wert für RG. Ein anderer Vorteil des FETs ist jedoch sein geringes Rauschen, doch in dieser Hinsicht gilt die Regel hohe Widerstände vor hochohmigen Eingängen zu vermeiden. Die beste Lösung wäre also RG ganz aus der Schaltung zu entfernen. Dann jedoch würde UGa treiben (floaten) und der Leckstrom durch die Gate-Diode die Spannung am Gate langsam aber sicher nach oben schieben. Um die Voraussetzung UGa=0V sicherzustellen, muss RG bezüglich dieser Leckströme einen Kurzschluss darstellen. Ein typischer Wert ist RG=1M. Betrachten wir die Verstärkerstufe in Bild 2.8.1.1, dann gibt es hinsichtlich des Lastwiderstandes zwei extreme Einstellungen. RL-> und RL=0.

1. Für RL-> steuern wir die Last mit Spannung, z.B. den Eingang eines OPs. Die Spannungsverstärkung |AV| ist bei dieser Belastung maximal. Die Stromverstärkung wird wegen i2=0 zu |Ai|=0 und somit ist die Leistungsverstärkung ebenfalls Ap=AVAi=0. In diesem Fall ist eine Einstellung des Arbeitspunktes UDa gemäß Gl. (2.8-10) sinnvoll.

2. Für RL=0 steuern wir die Last mit Strom, während UDa konstant gehalten wird. Dann ist Ai maximal, AV=0 und somit auch in diesem Extremfall Ap=AiAV=0.


- SC / Seite 2-44 -

2.8.1.2 Berechnung des Drain-Stroms IDa für RL=0

Bild 2.8.1.2: Der Extremfall RL=0 kann mit einer Spannungsquelle als Last dargestellt werden.

4

3

RG

RD

RS

CS

Ck1

UDD

U2U1

2ID1

6

ioutUD

URD

0

S

Bild 2.8.1.2 zeigt den Extremfall RL=0. Er kann mit einer Spannungsquelle als Last dargestellt werden. In der Realität ist RL niemals wirklich 0, aber beispielsweise die BE-Diode eines Bipolartransistors erzwingt eine Spannung von ca. 0,7V. Eine niederohmige Last arbeitet stromgesteuert. Am Drain-Widerstand RD liegt eine konstante Spannung. Daher erfährt RD eine Kleinsignal-spannung und einen Kleinsignalstrom von Null. In der Tat ist RD in dieser Situation meistens überflüssig. Wegen uRD=0 ist auch iRD=0. Daher ist iout = iD = gmu1. Da der Drain-Strom des FETs zwischen den Extrema ID,min=0 und ID,max=IDSS schwanken kann, erreicht man die maximale Amplitude î2,max=0,5IDSS, wenn der Arbeitspunkt auf IDa=0,5(ID,max+ID,min)=0,5IDSS eingestellt ist. Dies setzt allerdings voraus, dass die Last, z.B. die Basis eines Bipolartransistors, einen so großen Strom verkraften kann.


- SC / Seite 2-45 -

2.8.1.3 Berechnung des Drain-Stroms IDa für RL->

Einstellung des Arbeitspunktes am Drain

Eine solche Schaltung ist gedacht für eine Drain-Spannung von U U U VD D sat G T , , (2.8-5)

wobei VT die Schwellspannung (threshold voltage) ist und nicht mit der Temperaturspannung uT=kT/q verwechselt werden darf. Bekannter als Gl. (2.8-5) ist die Formel UDS,sat UGS - VT, welche aus obiger Gleichung folgt, wenn man auf beiden Seiten US abzieht. Wegen UGa=0 und XCk1=0 ist U u uG G 1 , (2.8-6) wobei kleine Buchstaben für Kleinsignalgrößen stehen, also u=U und i=I. Die Sättigungs-spannung des FETs schwankt also mit u1 um VT und erreicht einen Maximalwert von

U V u Vu

AD sat T TV

, | |

| | 1

2 . (2.8-7)

Darin ist AV=u2/u1 die Kleinsignal - Spannungsverstärkung und ûx ist die maximale Amplitude von ux. Man beachte, dass UD,sat gemäß Gl. (2.8-7) keine Funktion von US und somit auch keine Funktion RS ist, was die Einstellung des Arbeitspunktes sehr erleichtert.

UD,max= UDD

UD,min =

max(UD,sat)

u1u1

-VT

u2

u2,max

UDa,min UDa,max0

ID

0

UD

u2,max

UDa,mid

Bild 2.8.1.3: Kennlinienfeld für Verstärkerschaltung mit JFET in Source-Schaltung


- SC / Seite 2-46 -

Um den FET mit Sicherheit in der Sättigung zu halten, darf die Drain-Spannung den Bereich UD UD,min nicht verlassen, wobei

U U Vu

AD D sat TV

,min ,max | |

| | 2 , (2.8-8.a)

U UD DD,max . (2.8-8.b)

Soll die Ausgangsspannung eine gewisse Mindestamplitude û2 ermöglichen, dann muss dies bei der Wahl des Arbeitspunktes berücksichtigt werden:

U U u V uADa D T

V,min ,min | |

| |

2 2 1

1 , (2.8-9.a)

U U u U uDa D DD,max ,max 2 2 . (2.8-9.b)

Die maximale mögliche Ausgangsamplitude erhält man, wenn man den Arbeitspunkt genau in die Mitte des erlaubten Bereiches der Drain-Spannung platziert:

U U U U Vu

ADa mid D D DD TV

, ,max ,min( ) | |

| |

1

2

1

22 . (2.8-10)

Die maximale Amplitude des Ausgangs ist dann

( ) | |

| |,max ,max ,minu U U U Vu

AD D DD TV

221

2

1

2

. (2.8-11)

Berechnung des Drain-Stroms IDa für RL->

Gefordert werde eine vorgegebene Spannungsverstärkung |AV| und eine Ausgangs-Amplitude û2 für einen gemäß Bild 2.8.1.1 geschalteten JFET mit bekanntem VT und IDSS bei einer gegebenen Betriebsspannung UDD. Ferner sei für einen Stromwert ID0 der Drain-Source-Leitwert gDS0 bekannt. Als erstes berechnen wir den FET-Parameter . Dazu genügt wegen gDSID die Kenntnis von gDS für einen beliebigen Strom ID. (Man findet man für gDS häufig auch die Bezeichnung g22.)

g

IDS

D

. => g

I

DS I

DSS

DSS (2.8-12)

Das Modell gDSID folgt aus unseren Modellgleichungen für den FET. Bisweilen findet man andere Formeln zur Berechnung von gDS, die versuchen sollen, praktischen Messwerten für bestimmte FET - Typen etwas gerechter zu werden, weil dieses lineare Modell nicht für jeden FET optimal ist. (Jedes Modell ist letztlich ein Kompromiss.) Andere Modelle passen jedoch nicht in unsere Gleichungen und komplizieren die Rechnung.


- SC / Seite 2-47 -

Als nächstes berechne man den Arbeitspunkt gemäß Gl. (2.8-10) und prüfe mit Gleichung (2.8-11), ob die geforderte Ausgangsamplitude û2 überhaupt erreicht werden kann. Wenn nicht, muss entweder UDD erhöht oder û2 verringert oder ein anderer FET verwendet werden. Die Grundgleichung der Verstärkung baut auf das Ohm’sche Gesetz: u2=iDZ2, wobei Z2 die Impedanz des Knotens 2 in Bild 2.8.1.1 und der darauf eingespeiste Kleinsignalstrom ist. Mit iD=-gmu1 und AV=u2/u1 erhält man A g ZV m 2 . (2.8-13)

Der Übertragungsleitwert g I I Vm D DSS T 2 /| | ist bekannt. Z2=RD||rDS berechnet sich zu

Z R r Rr

R rR

IU

I I

RUD DS D

DS

D DSD

D

RD

D D

DRD

2

1

11

1

||

. (2.8-14)

Da der Spannungsabfall URD am Drain-Widerstand RD mit U U URD DD D bzw. U U URDa DD Da . (2.8-15) fest vorgegeben ist, ist der Term 1 1/ ( ) URD in Gl. (2.8-14) eine Konstante und - das ist wichtig - keine Funktion von ID. Damit erhalten wir aus Gl. (2.8-13)

| || |

A g ZV

I I RUV m

TDa DSS D

RDa

22 1

1 . (2.8-16)

Zur Berechnung von IDa eliminieren wir RD mittels RD=URDa/IDa:

| || | | |

AV

I IU

I U V

U

U

I

IVT

Da DSSRD

D RD T

RD

RD

DSS

Da

2 1

1

2

1 . (2.8-17)

Also:

| || |

AV

I

I

U

UVT

DSS

Da

RDa

RDa

2

1 . (2.8-18)

Deutlich zu erkennen ist das Gesetz des FETs: Die Spannungsverstärkung ist proportional

1 / ID . Die einzige noch nicht bekannte Größe ist der Drain-Strom IDa, nach der wir die

Gleichung auflösen:

I IA V

U

UDa DSSV T

RDa

RDa

2

1

2

. (2.8-19)


- SC / Seite 2-48 -

Es ist leicht zu sehen, was passiert, wenn ->0 strebt, was rDS-> und somit Z2->RD entspricht. Mit U U URDa DD Da lässt sich die Lösung auch direkt als Funktion von UDa darstellen:

I IA V

U U

U UDa DSSV T

DD Da

DD Da

2

1

2

( ). (2.8-20)

Zur Berechnung von IDa muss ein Wert für UDa eingesetzt werden. Minimaler und maximaler Strom im Arbeitspunkt, IDa,min und IDa,max, lassen sich durch Einsetzen von UDa,max und UDa,min in Gl. (2.8-20) ermitteln. Berechnung der elektrischen Komponenten für RL->

Die Berechnung von RD ist nun trivial:

RU

IDRDa

Da

. (2.8-21)

Um den berechneten Drain-Strom durch den FET zu bringen muss die Gate-Source-Spannung UGSa die Gleichung I U VDa GSa T ( )2 erfüllen. Mit I VDSS T/ 2 erhält man

U VI

IGSa TDa

DSS

1 . (2.8-22)

Man bedenke, dass VT und somit auch UGSa negativ sind! Damit ist USa=-UGSa wie erwartet positiv und der Source-Widerstand RS berechnet sich zu

RU

I

U

I

V

I

I

ISSa

Da

GSa

Da

T

Da

Da

DSS

1 . (2.8-23)


- SC / Seite 2-49 -

2.8.1.4 JFET in Source-Schaltung mit beliebiger Last ZL

Der allgemeinste Fall ergibt sich für eine beliebige Last RL. Diese Situation ist nicht direkt lösbar, daher empfiehlt sich eine Iteration. Wir wissen, dass

| || |

A g ZV

I I ZV mT

Da DSS 2 2

2 . (2.8-24)

und daher

II

V A

ZDaDSS

T V

1

2 2

2

. (2.8-25)

wobei Z2 eine Funktion von IDa ist: Z R r RD DS L2 || || . (2.8-26) Die folgenden Zahlen in Klammen sind Iterationszähler, entsprechen also dem Schleifenindex in der Iterationsschleife des Programms, das den Algorithmus realisiert. Man beginne mit (0) Z RL2

0( ) . (2.8-27) und fahre bis zum Erreichen von Konvergenz fort mit

(1) 2

)1(2

)(

2

1

n

VT

DSS

nDa Z

AV

II , (2.8-28.a)

(2) RU

IDn RD

Dan

( )( )

, (2.8-28.b)

(3) rIDS

n

Dan

( )( )

1

, (2.8-28.c)

(4) Z R r RnD

nDS

nL2

( ) ( ) ( )|| || , (2.8-28.d)

(5) n := n+1, GOTO (1) . (2.8-28.e)


- SC / Seite 2-50 -

2.8.1.5 Berechnung der Mindestwerte für die Kapazitäten

Für die Kapazitäten wurde bisher ein Blindwiderstand von XC=0 angenommen. Um dies in einem vorgegebenen Frequenzband näherungsweise zu erreichen, müssen bestimmte Mindestwerte eingehalten werden. Die drei Kapazitäten In Bild 2.8.1.1 verursachen drei Pole. Legt man alle drei Pole in die untere Grenzfrequenz fgu, dann bewirkt dies dort eine Absenkung der Verstärkung um 3 x -3dB = -9dB. Daher legt man in der Praxis nur einen Pol in die Grenzfrequenz fgu und verschiebt die beiden anderen Pole um einen Faktor 10 nach unten. Das bedeutet: Man wählt die entsprechenden Kapazitäten einen Faktor 10 zu groß. Aus mechanischen und Kostengründen vergrößert man die kleineren Kapazitäten und belässt die größte, welches in der Regel die Source-Kapazität CS ist. Bei der Berechnung des Pols durch einen Koppelkondensator Ck muss der Ausgangs-widerstand der Quelle, RGenerator, die (in der Regel als reell angenommene) Eingangsimpedanz der folgenden Stufe, RLast, berücksichtigt werden:

fR R Cpol

Generator Last k

1

2 ( ) . (2.8-29)

Damit ergeben sich die Kapazitäten der Schaltung in Bild 2.8.1.1 zu

Cf R Rkgu G Generator

11

210

( ) , (2.8-30)

Cf Z Rkgu Last

22

1

210

( ) , (2.8-31)

Cf g R

g R

f RS

gu m S

ma S

gu S

1

2

1

21 || mit g

VI Ima

TDa DSS

2

| |. (2.8-32)

RGenerator ist in Bild 2.8.1.1 nicht eingezeichnet. Wenn u1 wie eingezeichnet bekannt ist, dann ist Rgenerator=0. Trotz der Annahme RL-> muss in der Praxis zumindest der Innenwiderstand des Messgerätes (typisch > 1M) berücksichtigt werden.


- SC / Seite 2-51 -

2.8.2 Diskreter Verstärker mit JFET in Drain-Schaltung (Source-Folger)

Diese Schaltung wird auch als Source-Folger oder Impedanzwandler bezeichnet. Der Ausdruck Impedanzwandler weist auf die häufigste Funktion des FETs in dieser Schaltungs-variante hin: Ein hochohmiges Signal soll niederohmig gemacht werden. Dazu muss das hochohmige Eingangssignal mit einer großen Eingangsimpedanz Zin aufgenommen werden. Die Spannungsverstärkung ist prinzipiell 0 < AV 1. Neben der Impedanzwandlung soll als weiteres Kriterium eine gewisse Mindestamplitude garantiert werden. Daher dürfen die Arbeitspunkte nicht zu nah an VDD oder VSS liegen.. Folgende Randbedingungen seien gegeben: Zout,max: Der Ausgangswiderstand der Schaltung muss Zout Zout,max sein Zin,min: Der Eingangswiderstand der Schaltung muss Zin Zin,min sein û2,min: Der Ausgang muss eine Kleinsignalamplitude von û2,min aussteuern können. 2.8.2.1 Einfachste Version des Source-Folgers

Bild 2.8.2.1 zeigt einen JFET in Drain-Schaltung. Die Koppelkapazitäten Ck1 und Ck2 und die Source-Kapazität sind so groß, dass für die interessierenden Frequenzen ihre Blindwiderstände vernachlässigt werden können, also XCk1=XCk2 0 ist.

4

3

RG RS

Ck1

Ck2

RL

UDD

U2

U1 2

5

ID1

0

Bild 2.8.2.1: Verstärkerschaltung mit JFET in Drain-Schaltung


- SC / Seite 2-52 -

Da mittels RG U VGa 0 (2.8-32) erzwungen wird und

U V I IGSa T Da DSS 1 / (2.8-33)

gilt, ist die Spannung U2a=USa am Source eine Funktion des Drain-Stroms IDa. Da U20V sein muss, ist die maximal erreichbare Amplitude am Ausgang

| | /u U U V I ISa GSa T Da DSS2 1 (2.8-34)

Der Ausgangswiderstand der Schaltung ist

Z g Rgout m S

R

m

S 1 1|| , (2.8-35)

so dass vereinfachend folgende Abschätzung gemacht wird:

Zgout

m,max

1 => g

Zmout

1

,max. (2.8-36)

Mit dieser Abschätzung haben wir den Widerstand RS aus der Formel zur Berechnung von IDa eliminiert. Wegen RS = USa/IDa erspart man sich damit einige Komplikationen. Einsetzen von g I I Vm DSS Da T 2 /| | liefert die Forderung

IV

Z IDaT

out DSS

2

24 ,max

(2.8-37)

Check: Es muss IDa < IDSS sein! Sonst ist die Forderung nach Zout,max mit dem gegebenen FET prinzipiell nicht erreichbar. Vergleicht man dies mit Gl. (2.8-34) stellt man fest: Wenn man den Ausgangswiderstand durch Erhöhung von IDa verringert, dann verringert sich auch die maximal erreichbare Ausgangsamplitude û2. Es kann also sein, dass mit dieser Schaltung die beiden Forderungen für den Ausgang, also Zout Zout,max und û2 û2,min, nicht gleichzeitig erfüllt werden können.


- SC / Seite 2-53 -

2.8.2.2 Ausgangswiderstand und maximale Ausgangsamplitude getrennt einstellen

An diesem Kompromiss kommt man vorbei, indem man gemäß Bild 2.8.2.2 das Gate des JFETs auf ein Potential UGa>0V legt. Man berechnet dann IDa gemäß Gl. (2.8-37) und die zugehörige Gate-Source-Spannung gemäß Gl. (2.8-33). Dann erhält man die benötigte Gate-Spannung zu

DSSDaTSDaGSaSaGa IIVRIUUU /1|| . (2.8-38)

Es ist darauf zu achten, dass USaû2. Bei Bedarf müssen USa und damit auch RS entsprechend angehoben werden. Check: Die geforderte Ausgangsamplitude û2 ist nur erreichbar, wenn UDD 2û2 ist!

R2

4

3

R1 RS

Ck1

Ck2

RL

UDD

U2

U12 5

ID1

0

Bild 2.8.2.2: Ausgangswiderstand Zout und maximale Ausgangsamplitude û2 sind getrennt einstellbar. Die Gate-Spannung UGa wird dazu mit dem Spannungsteiler R1, R2 eingestellt.

Die Eingangsimpedanz dieser Schaltung ist Z R Rin 1 2|| . (2.8-39) Dies gilt für hinreichend tiefe Frequenzen, bei denen die Gate-Source-Kapazität CGS des FETs keine Rolle spielt.


- SC / Seite 2-54 -

2.8.2.3 Erhöhung des Eingangswiderstandes mittels Bootstrap - Schaltung

Wie bereits erwähnt sind wir bei vielen Anwendungen an einem sehr hohen Eingangs-widerstand Zin interessiert. Bei den bisherigen Lösungsvorschlägen konnte die sehr hohe Eingangsimpedanz des JFETs nicht voll genutzt werden, weil Zin durch die zur Einstellung des Gate-Potentials UG benötigten Widerstände bestimmt wird. Was lässt sich am Eingang verbessern? Bild 2.8.2.3 (b) zeigt den Widerstand RG zwischen den zwei Spannungsquellen u1 und u2 = au1, dabei sei a 1 Der Strom durch RG ist

iu

R

u au

R

u

RaRG

G G G1

1 1 1 1

( ) . (2.8-40)

Wir messen daher die Eingangsimpedanz

Zu

i

R

ainG a

1

1

1

1. (2.8-41)

Für a -> 1 lässt sich Zig -> erreichen, da bei u2=u1 kein Strom durch RG fließt. Es ist aus Bild 2.8.2.3 (a) leicht zu ersehen, dass a für diese Schaltung die Spannungsverstärkung der Stufe ist: a = AV. Ein gefordertes Zin verlangt also eine Spannungsverstärkung von

A aR

ZVG

in

1 . (2.8-42)

R2

4

3

R1 RS

C3

Ck1

Ck2RL

UDD

U2

U12 5

ID1

6

RG

0

RG

u1a*u1

i1 Ck1

(a) (b)

Bild 2.8.2.3: Erhöhung des Eingangswiderstandes durch positive Rückkopplung (Bootstrap) über C3 und RG. Bildteil (b) veranschaulicht das Prinzip.


- SC / Seite 2-55 -

Es ist bekanntlich AV = gmZ2. Die Impedanz Z2 des Knotens 2 ergibt sich mit dem Gesamt-Source-Widerstand

R R RR R

R RSL S LS L

S L

|| (2.8-43)

mit rm=1/gm zu

Z r Rr R

r Rm SL

m SL

m SL2

|| . (2.8-44)

Für die Spannungsverstärkung ist

A g ZR

r RV m

SL

m SL

2 . (2.8-45)

Diese Gleichung lässt sich nach RSL auflösen:

RA

ArSL

V

Vm

1, (2.8-46)

wobei wir r Zm out ,max setzen, denn dann ist Z r R Zout m S out || ,max in jedem Fall erfüllt. (Im

Falle der Iteration wegen USa < û2,min setzt man r V I Im T DSS Da| |/( )2 .)

Die Parallelschaltung RSL = RS||RL liefert die Beziehung

RR R

R RSL SL

L SL

. (2.8-47)

Wegen r g V I Im m T DSS Da 1 2| |/( ) erhält man wie oben bereits gezeigt I V r IDa T m DSS 2 24/ ( ) . Mit

RS und IDa ist auch die Source-Spannung festgelegt: U I R I RSa Sa S Da S . (2.8-48) Die maximale Aussteuerung û2 ergibt sich als Produkt des Drain-Stroms im Arbeitspunkt und dem Kleinsignalwiderstand RSL, da die Koppelkapazität Ck2 für Kleinsignale als Kurzschluss aufgefasst werden kann: SLDaLSDa RIRRIu )||(ˆ2 . (2.8-49)

Check: Ist IDa RSL û2,min? Andernfalls kann die geforderte Amplitude û2,min nicht ausgesteuert werden. Abhilfe: Zin erhöhen oder/und Zout verringern.


- SC / Seite 2-56 -

In der Realität wird eine Erhöhung der Eingangsimpedanz in der Regel leichter akzeptiert, als eine Erhöhung des Strombedarfes. Übliches Vorgehen, wenn USa < û2: 1. Schrittweises Erhöhen von Zin bis ca. 10 M und ab Gl. (2.8-42) neu durchrechnen.

Diesen Vorgang wiederholen bis USa û2. Bedenke: Eine Erhöhung von Zin ist für einen Impedanzwandler oft wünschenswert. Dadurch vergrößert sich die notwendige Stromverstärkung AV und somit auch RS und USa.

2. Verringern von Zout durch schrittweises Erhöhen von IDa, neu Berechnen von rm und ab Gl. (2.8-46) neu durchrechnen. Bedenke: IDa kann nur bis maximal IDSS erhöht werden. Eine Erhöhung von IDa verringert Zout (erwünscht), geht aber mit einer Erhöhung der Leistungsaufnahme der Schaltung einher (unerwünscht).

Nun fehlt nur noch die Berechnung des Spannungsteilers R1, R2 für das Gate-Potential:

U

U

R

R RGa

DD

1

1 2

<=> R

R

U U

UDD Ga

Ga

2

1

. (2.8-50)

2.8.2.4 Berechnung der Mindestwerte für die Kapazitäten

Nun müssen noch die Mindestwerte für die Koppelkapazitäten bestimmt werden. Die Impedanz Z2 schätzen wir ab durch die Impedanzen zwischen den Kapazitäten Ck2 und C3:

Zg

RR

g RmaS

S

ma S2

1

1

mit g

VI Ima

TDa DSS

2

| | (2.8-51)

Damit erzeugen die Kapazitäten der Schaltung in Bild 2.8.2.3(a) folgende Pole:

1

1 )(2

1

kingenp CZR

f

, (2.8-52)

22

2 )(2

1

kLp CRZ

f

, (2.8-53)

32123 ||2

1

CRRZf p

. (2.8-54)

Ck1, Ck2 und C3 können nun wie gewohnt berechnet werden. Dabei ist wieder zu beachten, dass nur ein Pol direkt auf fgu gelegt werden darf, die zwei anderen Pole werden auf 0,1fgu platziert. (Bei der Berechnung von fp3 wurde RG vernachlässigt, weil er sehr groß ist und durch den

Millereffekt schaltungstechnisch noch größer erscheint.)


- SC / Seite 2-57 -

2.9 Kopplung von Verstärkerstufen

2.9.1 Prinzipien

Benennung: kapazitiv

Vorteile:

DC Arbeitspunkte beliebig einstellbar

Nachteile:

Keine DC-Kopplung möglich Kleines AV gmRC Kleines UC URC R2

RC

RE

CE

Ck2

Ck1

UCC

R1

UEE

Uin

Uout

Benennung: induktiv

Vorteile:

Gute Anpassung: U und Z, bes. induktive Lasten (Lautsprecher, Motoren).

Galvanische Trennung der Stromkreise

Nachteile:

Keine DC-Kopplung möglich Mechanisch sperrig und schwer (nicht „eisenlos“)

RE CE

UCC

UEE

L11 L12

Uin

Uout

Benennung: galvanisch

Vorteile:

DC-Kopplung möglich, kann ohne L, C (Chips!)

Großes AV gmrCE.

Nachteile:

Arbeitspunkteinstellung schwierig

UCC

UEE

Uin

I

Uout

I


- SC / Seite 2-58 -

2.9.2 Kapazitive Kopplung

R2

R1

C U2U1

log(f)

(a) (b)

(c)

Bild 2.9.2: Kapazitive Kopplung: (a) R1: Ausgangswiderstand der treibenden Stufe, R2: Eingangswiderstand der getriebenen Stufe oder Last. (b) Amplitudendiagramm, (c) Phasendiagramm. (Übung: vervollständigen)

Bild 2.9.2 zeigt das Ersatzschaltbild kapazitiv gekoppelter Stufen. Dabei ist R1 der Ausgangswiderstand der treibenden Stufe und R2 der Eingangswiderstand der getriebenen Stufe oder eine sonstige resistive Last. Die Übertragungsfunktion der Kopplung ergibt sich mit Z1=R1+1/sC als Spannungsteiler zu

CRRs

CsR

RZ

R

sU

sUsH

)(1)(

)()(

21

2

21

2

1

2

Nullstelle: fn= 0 Hz

Pol: CRR

f p )(2

1

21

Hat man mehrere Pole in der unteren Grenzfrequenz fgu, dann belässt man einen der Pole dort und schiebt die restlichen einen Faktor 10 nach unten. Elektrisch ist die Auswahl des Pole egal, de facto entscheidet man es nach Kosten: Die größte Kapazität wird möglichst nicht weiter vergrößert.


- SC / Seite 2-59 -

2.10 Klassifizierung von Verstärkerstufen

UBE UBE

IC

UBE

IC

UBEaUBEaUBEa

(a) Klasse Verstärker (b) Klasse Verstärker (c) Klasse Verstärker

Uin

(e) Klasse Verstärker (f) Klasse Verstärker

IpVCC

VEE

Ip

VCC

VEE

Uout Uin Uout

t

(d) Klasse Verstärker

t

Uin

Uout

UoutUinUd

Ud

IC

Uin

Uout / V

1V

-1

1

0

-1Uin

Uout / V

1V

-1

1

0

-1

A B C

ABD AC

Bild 2.10: Verstärkerstufen der Klassen A, B, C, D, AB und AC. Klasse A Verstärker: Ein Transistor überträgt die gesamte Sinuskurve.

Klasse-B Verstärker: Transistor leitet nur während einer Halbwelle der Sinuskurve.

Klasse-C Verstärker: Transistor leitet bei weniger als einer Halbwelle der Sinuskurve.

Klasse-D Verstärker: extrem übersteuerte Klasse C, dadurch Pulsweitenmodulation (PWM).

Klasse-AB Verstärker: Zwei Transistoren in Klasse B erreichen Effekt wie Klasse A.

Klasse-AC Verstärker: Zwei Transistoren in Klasse C erreichen Effekt wie Klasse A, allerdings mit Übernahmeverzerrungen.


- SC / Seite 2-60 -

2.11 Literaturangaben

[1] Philippe Duchene, „Architecture and Design Methodologies of CMOS and BiCOS Semi-Custom Arrays“, Ph.D. Thesis, Swiss Federal Institute of Technology, EPFL, These No. 962 (1991).

[2] T. O. Dickson, S. P. Voinigescu, , Low-Power Circuits for a 2.5-V, 10.7-to-86-Gb/s Serial Transmitter in 130-nm SiGe BiCMOS, IEEE J. SSC, Vol. 42, No. 10, Oct. 2007, pp. 2077-2085.

[3] R. Alm, “Leuchtende Lösungen”, Elektronik Automotive, Energiemanagement, LED-Treiber, pp. 46-51, Feb. 2008.

[4] J. Gruetter, “Leuchtende Lösungen”, Elektronik Automotive, Energiemanagement, LED-Ansteuerung, pp. 60-64, Mar. 2008.

Documents

2 Arbeiten mit einzelnen Halbleiter-Bauelementen · Prof. Dr. M. Schubert Skript Schaltungstechnik Hochschule Regensburg - SC / Seite 2-1 - 2 Arbeiten mit einzelnen Halbleiter-Bauelementen