インテル MAX 10 パワー・マネジメント・ユー …...イスのPowerPlay EPE（Early Power Estimators）ツールは、 MAX 10 デバイスそれぞれのユースケースに基づいて入力レールの電源要件およびデバイスの具体的な推奨事項を提供します。(1)

インテル® MAX® 10 パワー・マネジメント・ユーザーガイドUG-M10PWR2017.05.26

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目次

1 MAX® 10 パワー・マネジメントの概要....................................................................................... 3

2 MAX 10 パワー・マネジメントの機能とアーキテクチャー.................................................................. 42.1 デバイスの電源オプション.............................................................................................4

2.1.1 シングル電源デバイス..................................................................................... 42.1.2 デュアル電源デバイス......................................................................................42.1.3 MAX 10 のデバイス電源オプションの比較............................................................ 52.1.4 電源デザイン................................................................................................ 5

2.2 パワー・オン・リセット回路............................................................................................. 72.2.1 POR 回路によってモニタリングされる電源とモニタリングされない電源............................72.2.2 インスタント・オンのサポート..............................................................................8

2.3 パワー・マネジメント・コントローラー手法...........................................................................92.3.1 パワー・マネジメント・コントローラーのアーキテクチャー............................................. 9

2.4 ホットソケット.........................................................................................................112.4.1 ホットソケット仕様....................................................................................... 112.4.2 ホットソケット機能の実装............................................................................... 12

3 パワー・マネジメント・コントローラー・リファレンス・デザイン.............................................................. 133.1 クロック・コントロール・ブロック.................................................................................... 143.2 I/O バッファー........................................................................................................143.3 内蔵オシレーター..................................................................................................... 143.4 パワー・マネジメント・コントローラー.............................................................................. 14

3.4.1 Entering ステート....................................................................................... 153.4.2 Sleep ステート........................................................................................... 153.4.3 Exiting ステート......................................................................................... 153.4.4 Awake ステート..........................................................................................15

3.5 スリープモードの開始と終了........................................................................................ 163.5.1 スリープモードの開始.................................................................................... 163.5.2 スリープモードの終了.................................................................................... 173.5.3 タイミング・パラメーター.................................................................................17

3.6 ハードウェア実装と電流測定........................................................................................18

A MAX 10 パワー・マネジメント・ユーザーガイドのアーカイブ............................................................. 20

B MAX 10 パワー・マネジメント・ユーザーガイドの追加情報.............................................................. 21B.1 MAX 10 パワー・マネジメント・ユーザーガイドの改訂履歴.................................................... 21

目次

インテル® MAX® 10 パワー・マネジメント・ユーザーガイド2

1 MAX® 10 パワー・マネジメントの概要

MAX® 10 デバイスは、以下の電源供給デバイスオプションを提供します。

• シングル電源デバイス：3.0 V か 3.3 V の 1 つの外部電源を必要とし、最大の利便性とボードの簡素化を提供する

• デュアル電源デバイス：1.2 V ならびに 2.5 V の 2 つの外部電源を必要とし、最も多くの機能、最大の性能、ならびに高効率 Enpirion® Power Solutions と組み合わせた際に最も低い消費電力を提供する

関連情報• 4 ページの MAX 10 パワー・マネジメントの機能とアーキテクチャー

パワー・マネジメントの機能とアーキテクチャーについての情報を提供します。

• 20 ページの MAX 10 パワー・マネジメント・ユーザーガイドのアーカイブ前バージョンの SmartVID IP コア向けのユーザーガイドのリストを提供します。

1 MAX® 10 パワー・マネジメントの概要

Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2008登録済

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



2 MAX 10 パワー・マネジメントの機能とアーキテクチャー

MAX 10 電源最適化の機能は以下のとおりです。

• シングル電源またはデュアル電源のデバイスオプション

• POR（パワー・オン・リセット）回路

• パワー・マネジメント・コントローラー手法

• ホットソケット

2.1 デバイスの電源オプション

2.1.1 シングル電源デバイス

MAX 10 のシングル電源デバイスは、3.0 V または 3.3 V の外部電源いずれか一方のみを必要とします。外部電源を MAX 10 デバイスの VCC_ONE と VCCA 電源ピンへの入力として供給します。次いで、この外部電源は MAX 10 シングル電源デバイスの内部電圧レギュレーターによって 1.2 V に調節されます。この 1.2 V の電圧レベルは、コアロジックの動作に必要です。

図 -1: MAX 10 シングル電源デバイス

VCC_ONE/VCCA

VoltageRegulator

3.3 V/3.0 V

1.2 V

Max 10 Single-Supply Device

2.1.2 デュアル電源デバイス

MAX 10 のデュアル電源デバイスは、デバイスのコアロジックとペリフェラルの動作のために 1.2 V および 2.5 V を必要とします。

図 -2: MAX 10 デュアル電源デバイス

MAX 10 Dual-Supply DeviceVCC, VCCD_PLL, VCCINT

(1.2 V)

VCCA, VCCA_ADC(2.5 V)







2.1.3 MAX 10 のデバイス電源オプションの比較

表 1. MAX 10 のデバイス電源オプションの比較

特性シングル電源デバイスデュアル電源デバイス

電圧レギュレーター数(1) 1 2

コアと I/O のパフォーマンス低い高い

MAX 10 シングル電源デバイスに必要な電源は、FPGA のコアに供給する 3.0 V または 3.3 V が 1つのみです。I/O にも同じく 3.0 V または 3.3 V 電圧が必要である場合には、同じ電源からこれに供給できます。異なる電圧が必要であれば、追加の電源レギュレーターが必要になります。

MAX 10 のデュアル電源デバイスでは、デバイスコア、ペリフェラル、PLL（Phase-Locked Loop）、およびアナログ-デジタル・コンバーター（ADC ）ブロックに電源を供給するために 1.2 V と 2.5 V の 2 つの電源が必要です。I/O 規格の電圧要件に基づいて、2 つまたはそれ以上の電圧レギュレーターを使用します。

MAX 10 デュアル電源デバイスでは FPGA コアの電源レールが外部的に供給されるので、ボード上で高効率スイッチング電源を使用することによりデザインの電源の効率を改善できます。削減される消費電力は、 MAX 10 シングル電源デバイスの内部リニア・レギュレーターとの比較において、使用するレギュレーターで向上した効率と等しくなります。 MAX 10 デュアル電源デバイスへの電源供給にリニア・レギュレーターを使用した場合には、 MAX 10 デュアル電源デバイスの消費電力は、 MAX 10 シングル電源デバイスとほぼ同じになります。

シングル電源デバイスのデバイス性能は、デュアル電源デバイスのそれに比べて低くなります。LVDS、擬似 LVDS、デジタル信号処理（DSP）、および内部メモリー性能の点からの性能の違いについては、 MAX10 FPGA デバイス・データシートを参照してください。

関連情報MAX 10 FPGA デバイス・データシート

LVDS、擬似 LVDS、DSP、および内部メモリー性能の点から MAX 10 のパフォーマンスの違いについて詳しい情報を提供します。

2.1.4 電源デザイン

MAX 10 のシングルまたはデュアル電源デバイス向けの電力ツリーのデザインは、I/O やその他の機能を使用する場合と同様に、各ユースケースのスタティック電力とダイナミック電力に応じて大きく異なります。

包括的なデザインツールと統合されたパワー・マネジメント・ソリューションであるインテルの Enpirionポートフォリオが、 MAX 10 デバイスの電源供給に最適なデザインを可能にします。Enpirion ポートフォリオのパワー・マネジメント・ソリューションは、 MAX 10 のすべてのタイプと互換性があります。

MAX 10 FPGA Device Family Pin Connection Guidelines は、 MAX 10 デバイスに電源を供給するために入力をグループ化する方法について、より詳細な推奨事項を提供しています。 MAX 10 デバイスの PowerPlay EPE（Early Power Estimators）ツールは、 MAX 10 デバイスそれぞれのユースケースに基づいて入力レールの電源要件およびデバイスの具体的な推奨事項を提供します。

(1) MAX 10 デバイスのコアとペリフェラルが必要とする電源の数を示しています。VCCIO の電圧レベルがコアやペリフェラルと同じではない場合、VCCIO に電源を供給するための電圧レギュレーターがさらに必要になります。



https://www.altera.com/content/dam/altera-www/global/ja_JP/pdfs/literature/hb/max-10/m10_datasheet_j.pdf

個々の入力レールと電流の要件が Report タブに集約され、同時に入力レールグループならびに具体的な電源供給推奨事項はそれぞれ Main タブならびに Enpirion タブにまとめられています。

警告: MAX 10 シングル電源デバイスは、以下の表に示す VCC_ONE の最大消費電力を有します。デザインで、MAX 10 シングル電源デバイスの VCC_ONE の最大消費電力を超える動作を行うと、デバイスに機能的な問題を引き起こす原因となります。このため、PowerPlay EPE スプレッドシートを用いてデザインの消費電力を解析する際に、デバイスが VCC_ONE の最大消費電力を超えないことを確認する必要があります。

表 2. MAX 10 シングル電源デバイスの VCC_ONE の最大消費電力

デバイス最大消費電力（W）

10M02S 0.778

10M04S 1.362

10M08S 1.362

10M16S 2.270

10M25S 2.943

10M40S 5.267

10M50S 5.267

関連情報• インテル® Enpirion® 電源ソリューション

FPGA への電源供給向けにデザインされたインテルの Power Management IC と Powerソリューションについて詳しい情報を提供します。

• MAX 10 FPGA Device Family Pin Connection GuidelinesMAX 10 デバイスに電源を供給するために入力をグループ化する方法について、より詳細な推奨事項を提供します。

• PowerPlay Early Power Estimators (EPE) & 消費電力解析

2.1.4.1 過渡電流

MAX 10 デバイスの電源投入時に、VCCIO 電源で過渡電流が観察されることがあります。VCCIO の過渡電流は、 MAX 10 デバイスでサポートされる全ての VCCIO 電圧レベルに影響します。

表 3. MAX 10 デバイス VCCIO 電源の最大過渡電流

デバイス電源の最大過渡電流（mA）持続時間（s）

10M02 220 ランプ時間の 25％

10M04 290

10M08 300

10M16 430

10M25 510

10M40 670

10M50 680



http://www.altera.co.jp/enpirion

http://www.altera.com/literature/dp/max-10/PCG-01018.pdf

https://www.altera.co.jp/support/support-resources/operation-and-testing/power/pow-powerplay.html

注意: 過渡電流の値は、特性評価ボード上での 0 のデカップリング・キャパシタンスに基づきます。デザインボード上でデカップリング・キャパシタンスを追加した後には、観測される値は公表値を下回ります。インテルは、デバイスの電源投入時に過渡電流を軽減可能なソフト・スタート・レギュレーターの使用を推奨します。

2.2 パワー・オン・リセット回路

POR 回路は、供給電源の出力が供給電源の最大ランプ時間である tRAMP 以内に推奨される動作範囲内に達したことを POR が観測するまで MAX 10 デバイスをリセット状態に保ちます。

ランプ時間である tRAMP が満たされない場合には、 MAX 10 デバイスの I/O ピンとプログラミング・レジスターはトライステートに保たれ、デバイスのコンフィグレーションは失敗します。

MAX 10 デバイスの POR 回路は、デバイスの電源供給オプションにかかわらず、電源投入時に以下に示す電源レールをモニタリングします。

• VCC または安定化された VCC_ONE

• バンク 1B と 8 の VCCIO (2)

• VCCA

また、POR 回路は、コンフィグレーション・ピンを含む I/O バンク 1B と 8(2) の VCCIO レベルが、コンフィグレーションがトリガーされる前に許容レベルに到達することも保証します。

2.2.1 POR 回路によってモニタリングされる電源とモニタリングされない電源

表 4. POR 回路によってモニタリングされる電源とモニタリングされない電源

デバイスの電源オプションモニタリングされる電源モニタリングされない電源

シングル電源デバイス • 安定化された VCC_ONE

• VCCA

• VCCIO (3)

—

デュアル電源デバイス • VCC

• VCCA

• VCCIO (3)

• VCCD_PLL

• VCCA_ADC

• VCCINT

MAX 10 の POR 回路は個々の POR 検出回路を使用して、コンフィグレーションに関連するそれぞれの電源を個別にモニタリングします。すべての POR 検出器それぞれの出力はメイン POR 回路をゲートします。メイン POR 回路は、すべての POR 回路それぞれが POR 信号を解放するまで待機してからコントロール・ブロックにデバイスのプログラミング開始を許可します。メインの POR は、最後に立ち上がる電源が POR トリップレベルに達し、その後に続く POR 遅延の後に解放されます。

(2) 10M02 デバイスではバンク 1 と 8 の VCCIO です。

(3) すべての MAX 10 デバイスでバンク 1B と 8、ただし 10M02 デバイスではバンク 1 と 8 です。



図 -3: モニタリングされる電源の上昇

Time

POR trip level

Volts

POR Delay Configuration time

DeviceInitialization

User Mode

tRAMP

first power supply

last powersupply

nSTATUSgoes high

CONF_DONEgoes high

注意: 個々の電源は、指定された tRAMP 内の推奨動作範囲に達する必要があります。

注意: すべての VCCIO バンクが、コンフィグレーションが完了する前に、推奨動作レベルに達する必要があります。

注意: MAX 10 デバイスにおいて、通常の POR 遅延値は 2.5 ms です。

図 -4: MAX 10 デバイスの POR 簡略図

VCCIO

ModularMain POR

Main POR

VCCA

VCCIO POR

VCC VCC POR

VCCA POR

VCCIO

ModularMain POR Main POR

VCCA

VCCIO POR

VCC_ONE VCC POR

VCCA POR

VoltageRegulator

Single-Supply Device Dual-Supply Device

MAX 10 デバイスがユーザーモードになった後も、POR 回路は VCCA と VCC 電源を継続してモニタリングします。これは、ユーザーモード中の電圧低下状態を検出するためです。ユーザーモード中に VCCAまたは VCC 電圧のどちらかが POR トリップポイント以下に落ち込んだ場合には、メイン POR 信号がアサートされます。メイン POR 信号がアサートされると、デバイスは強制的にリセット状態になります。VCCIO (3) も POR 回路によってモニタリングされます。ユーザーモード中に VCCIO (3) 電圧が降下した場合には、POR 回路はデバイスをリセットしません。しかし、POR 回路は最後の電源レールがトリップポイントに達してから最大 9 ms の間、VCCIO 電圧降下のモニタリングを行います。

2.2.2 インスタント・オンのサポート

一部のアプリケーションでは、動作を開始するためにデバイスが非常に迅速にウェークアップする必要があります。 MAX 10 デバイスは、ウェークアップ時間が高速なアプリケーションをサポートするために、インスタント・オン機能を提供しています。インスタント・オン機能により、 MAX 10 デバイスはモニタリングされる電源の POR トリップ後に僅かな POR 遅延を伴って直接コンフィグレーション・モードに入ることができます。



2.3 パワー・マネジメント・コントローラー手法

パワー・マネジメント・コントローラー手法により、ランタイム中にアプリケーションをスリープモードにすることができます。これにより、デザインの一部をオフにすることが可能になるので、ダイナミック電力の消費量を削減します。アプリケーションは、1 ms 未満の高速ウェークアップ時間で再度有効にすることができます。

2.3.1 パワー・マネジメント・コントローラーのアーキテクチャー

図 -5: パワー・マネジメント・コントローラーのアーキテクチャー

I/O Power Down

Global Clock Gating

Sleep ModeFinite State

MachineInternal

Oscillator

Power Management Controller

I/O Buffer

Global Clock Network

MAX 10 デバイスは、スリープモード時の電力を低い状態にするために I/O のパワーダウン、およびGCLK（グローバルクロック）のゲートを可能にするハードウェア機能を含んでいます。アプリケーションがアイドル状態またはスリープモードにあるときに、I/O バッファーを動的にパワーダウンすることができます。一つの例は、アイドル状態中に LVDS I/O がパワーダウンする必要があるデジタル一眼レフDSLR カメラ・アプリケーションです。カメラの電源オン状態を保ちながら、画面はいずれのボタンにも触れることなくオフになります。

インテルは、 MAX 10 デバイスに実装された低消費電力機能を使用するソフト・パワー・マネジメント・コントローラーをリファレンス・デザインとして提供しています。リファレンス・デザインは、ユーザー・アプリケーションをベースに修正することができます。ソフト・パワー・マネジメント・コントローラー・リファレンス・デザインは、シンプルな有限ステートマシンを含み、これによりスリープモード時に I/O バッファーをパワーダウンし、GCLK をゲートすることにより低電力状態モードを制御します。

すべての MAX 10 デバイスは、クロックをゲートするためのハードウェア機能を含んでいます。また、10M16、10M25、10M40、および 10M50 デバイスは、I/O のパワーダウン向けハードウェア機能を含んでいます。これらのハードウェア機能とともに、デザイン向けに定義したソフト・パワー・マネジメント・コントローラーを使用することにより、スリープモード時の低電力状態を制御することができます。

パワー・マネジメント・コントローラーは、FPGA コア・ファブリック内で、スリープモード開始と終了の信号向けに予約されている最少で 1 つの I/O ポートに実装できます。

2.3.1.1 内蔵オシレーター

内蔵オシレーターは、パワー・マネジメント・コントローラーの動作をクロック駆動します。内蔵オシレーターはフラッシュからコアへと配線されています。内蔵オシレーターにより、パワー・マネジメント・コントローラーはウェークアップ・イベントやスリープモード・イベントを検出することができます。パワー・マネジメント・コントローラーが有効にされた際に内部オシレーター・クロックを有効にするには、oscenaを 1 にセットする必要があります。内蔵オシレーターのクロック周波数については、 MAX 10 FPGA デバイス・データシートを参照してください。


MAX 10 のランプ時間要件、内蔵オシレーターのクロック周波数、およびホットソケット仕様について詳しい情報を提供します。




2.3.1.2 I/O バッファーのパワーダウン

MAX 10 デバイスは、高いスタティック電力の消費量を持ついくつかの I/O バッファーにダイナミック・パワーダウン機能を備えています。ダイナミック・パワーダウン機能は、以下の表の I/O 規格向けにプログラミングされている I/O バッファーにのみ適用されます。

表 5. I/O バッファーのパワーダウン

I/O バッファー I/O 規格コントロール・ポートコントロール信号能力

入力 SSTL、HSTL、HSUL、LVDS nsleep I/O バンク毎に 1 (4)

出力すべての I/O 規格 oe I/O バッファー毎に 1

パワーアップおよびコンフィグレーション・モード中は、ソフト・パワー・マネジメント・コントローラーはまだコンフィグレーションされておらず、コントロール信号は強制的に 1（非アクティブ）にされています。コンフィグレーション・モード後にパワー・マネジメント・コントローラーが起動されると、パワー・マネジメント・コントローラーがコントロール信号のデフォルトを 1 にします。コントロール信号が 0 になると、パワー・マネジメント・コントローラーは I/O バッファーをパワーダウンまたはトライステートにします。これに続いて I/O がスリープモードに入ります。

MAX 10 デバイスの I/O バッファーは、スリープモード動作中にも以前の状態を維持する必要があります。以前のコアロジックの状態は、スリープモードを終了する際にも維持されています。

2.3.1.3 グローバルクロックのゲート

ダイナミック・パワーダウン機能は、GCLK ネットワークでのみ使用できます。パワー・マネジメント・コントローラーを使用してアクティブ High の enout 信号を制御することにより、GCLK ネットワークを動的にパワーダウンできます。GCLK ネットワークは、ロジックアレイ・ブロック（LAB）、DSP、エンベデッド・メモリーや PLL といった機能ブロックの低スキュー・クロックソースとして機能します。

GCLK ネットワークがゲートされると、GCLK ネットワークによって供給されるすべてのロジックはオフ状態になります。これはデバイス全体の消費電力を削減します。ダイナミック・パワーダウン機能によりコアロジックは、以下の GCLK ネットワークのパワーアップおよびパワーダウン条件をコントロールできます。

• 同期的または非同期的なパワーダウン

• 非同期的なパワーアップ

図 -6: GCLK のゲート

Power Management

Controller

enout

clk1clkn gclkin

lenoutgclkout

Clock Control Block

(4) I/O バンク 1A と 1B は、1 つのコントロール信号を共有します。



2.4 ホットソケット

MAX 10 デバイスは、ホットプラグイン、またはホットスワップとも呼ばれるホットソケット、ならびに、外部デバイスの使用を伴わない電源シーケンスのサポートを提供します。システムの動作中にシステム内のボード上で MAX 10 デバイスの挿入または取り外しをすることができます。これは、システムバスの動作やシステムに挿入されたボードには影響しません。

ホットソケット機能は、異なる電圧レベルのデバイスが組み合わされた PCB 上で MAX 10 デバイスを使用する際に直面するいくつかの困難を取り除きます。

MAX 10 デバイスのホットソケット機能を用いると、適切なパワーアップ・シーケンスをボード上のデバイスごとに保障する必要がなくなります。 MAX 10 デバイスのホットソケット機能は以下を提供します。

• 外部コンポーネントまたはボードの操作を伴わない、ボードやデバイスの挿入と取り外し

• あらゆるパワーアップ・シーケンスへのサポート

• ホット・インサーション中に I/O バッファーがシステムバスに影響を与えない

2.4.1 ホットソケット仕様

MAX 10 デバイスは、外部コンポーネントや特別なデザイン要件を必要としない、ホットソケット対応デバイスです。 MAX 10 デバイスがホットソケットをサポートしていることにより、以下のような利点があります。

• デバイスに損傷を与えることなく、パワーアップ前にデバイスを駆動することができる

• パワーアップ時に I/O ピンがトライステートを維持する。デバイスはパワーアップ前または最中に出力駆動しないので、動作中の他のバスへの影響がない

2.4.1.1 パワーアップ前の MAX 10 デバイスの駆動

パワーアップやパワーダウンの前または最中に、 MAX 10 デバイスに損傷を与えることなく I/O ピン、専用入力ピンおよび専用クロックピンに信号を駆動することができます。

MAX 10 デバイスはあらゆるパワーアップまたはパワーダウン・シーケンスをサポートしており、システムレベルのデザインを簡素化します。

2.4.1.2 パワーアップ時に I/O ピンをトライステートに維持

MAX 10 デバイスの出力バッファーは、システムのパワーアップまたはパワーダウン時にオフになります。 MAX 10 デバイスファミリーは、デバイスがコンフィグレーションされ、推奨動作条件で動作するまで出力を駆動しません。I/O ピンはパワーアップまたはパワーダウン時にトライステートにされています。

通常、ホットソケットに関連して半導体デバイスで起こりうる問題に、ラッチアップがあります。ラッチアップは、電気的サブシステムがアクティブなシステムにホットソケットされる際に生じます。ホットソケット時に信号ピンがアクティブなシステムに接続され、駆動されることがあります。これは、供給電源がデバイスの VCC とグランドプレーンに電流を供給する前に生じます。この状態がラッチアップを引き起こし、デバイスの VCC からグランドまで低インピーダンスのパスをもたらします。結果としてデバイスに大電流が流れ、電気的損傷を引き起こす恐れがあります。

MAX 10 デバイスファミリーでは、I/O バッファーとホットソケット回路のデザインによりホットソケット中にラッチアップが生じないようにしています。




MAX 10 のランプ時間要件、内蔵オシレーターのクロック周波数、およびホットソケット仕様について詳しい情報を提供します。

2.4.2 ホットソケット機能の実装

ホットソケット機能は、パワーアップ中（VCCIO または VCC 電源）やパワーダウン・イベント中に出力バッファーをトライステートにします。ホットソケット回路は、パワーアップやパワーダウン時に VCCIO または VCC がしきい値電圧を下回ると内部 HOTSCKT 信号を生成します。HOTSCKT 信号は、DC 電流がピンを介してリークしないように出力バッファーを遮断します。各 I/O ピンが、以下の図で示す回路を有します。コンフィグレーション中に CONF_DONE および nSTATUS ピンが動作できるようにするために、これらのピンはホットソケット回路には含まれません。したがって、これらのピンではパワーアップおよびパワーダウン・シーケンス時に出力駆動が可能です。

図 -7: MAX 10 デバイスのホットソケット回路

VCCIO

PAD

R

VoltageTolerance

Control

Output Enable

Hot-Socket

OutputPre-Driver

Power-OnReset (POR)

Monitor

WeakPull-UpResistor

Input Bufferto Logic Array

POR 回路は、パワーアップ中に電源の電圧レベルをモニタリングし、I/O ピンをトライステートに保ちます。 MAX 10 デバイス IOE（I/O エレメント）のウィークプルアップ抵抗により、I/O ピンがフローティングにならなようにします。電圧トレランス・コントロール回路により、VCCIO および VCC 電源がパワーアップするまで I/O ピンが駆動されないようにします。これにより、デバイスがユーザーモードではない時に I/O ピンが出力駆動されることを防ぎます。

インテルは、ホットソケット動作と I/O バッファーデザインのリファレンスとして GND を使用しています。正常な動作を保証するために、インテルは、電源を接続する前にボード間の GND を接続することを推奨します。これにより、ボードの GND がボード上の他のコンポーネントを介した電源へのパスによって意図せずにプルアップされることを防ぎます。GND がプルアップされると、インテル FPGA で I/O 電圧や電流の状態が仕様から外れたものになる恐れがあります。




3 パワー・マネジメント・コントローラー・リファレンス・デザイン

このリファレンス・デザインは、 MAX 10 デバイスでサポートされている低消費電力機能を使用します。以下の図にパワー・マネジメント・コントローラー・リファレンス・デザイン内の関連するブロック図を示します。

図 -8: パワー・マネジメント・コントローラーのブロック図

PMC(altera_pmc)Internal Oscillator

(altera_int_osc)

sleeprst_n

Clock Control Block(clk_control_altclkctrl)

clk_osc

clk

I/O Buffer(altera_gpio_lite)

UserLogic

sleep_status

gpio_pad_output[3:0]

cnt_enter_sleep[7:0]cnt_value[7:0]

cnt_exit_sleep[7:0]

clk_gated

ioe

clk_ena

表 6. パワー・マネジメント・コントローラー・リファレンス・デザインの入力ポートと出力ポート

ポート名入力/出力説明

sleep 入力スリープ制御

rst_n 入力アクティブ Low のリセット信号

clk 入力クロック信号

sleep_status 出力システムのスリープ・ステータス。この信号は、システムがスリープモード状態に入ると High にアサートされます。また、システムがスリープモード状態を完了するとデアサートされます。

gpio_pad_output[3:0] 出力汎用 I/O（GPIO）出力ポート

cnt_value[7:0] 出力ユーザーロジックでの自走カウンター値

cnt_enter_sleep[7:0] 出力システムがスリープモード状態に入る際のカウンター値

cnt_exit_sleep[7:0] 出力システムがスリープモード状態を終了する際のカウンター値

パワー・マネジメント・コントローラー・デザインは、グローバルクロック（GCLK）と I/O バッファーのパワーダウンおよびパワーアップの状態を示す FSM です。内蔵オシレーター、クロック・コントロール・ブロック、および I/O バッファーは、 Quartus® Prime ソフトウェアでサポートされる IP（IntellectualProperty）であり、これらの IP は、IP カタログからインスタンス化できます。ユーザーロジックは、ロジックエレメント（LE）、ならびにデザインの DSP や内部メモリーといったエンベデッド・コンポーネントを使用して実装されるあらゆる論理回路にすることができます。このリファレンス・デザインで使用されるユーザーロジックは、自走 8 ビット・カウンターです。cnt_enter_sleep およびcnt_exit_sleep ポートは、ユーザーロジックのスリープモード開始または終了にあたってデータが破損しないことを保証します。ユーザーロジックがスリープモードを開始および終了した後で、







cnt_enter_sleep[7:0] と cnt_exit_sleep[7:0] が同じ値であることが要求されます。システムがスリープモードになっている際に、gpio_pad_output ポートは GPIO のトライステートの状態を示します。

関連情報Power Management Controller Reference Design

3.1 クロック・コントロール・ブロック

クロック・コントロール IP コア（clk_control_altclkctrl）は、 Quartus Prime ソフトウェアで提供される IP です。この IP を、デバイスでクロックシステムを制御するために使用します。デバイスを通して駆動する GCLK は、アクティブ High の ena 信号を制御することにより動的にパワーダウンできます。ena ポートはクロック・コントロール IP ブロックへの入力です。この IP をインスタンス化する際には、GCLK のコントロールを可能にするために ena ポートを選択します。

関連情報Clock Control Block (ALTCLKCTRL) Megafunction User Guide

3.2 I/O バッファー

Altera GPIO Lite IP コア（altera_gpio_lite）は、入力、出力、または双方向 I/O バッファーとして実装されます。これらの I/O バッファーのパワーダウンは、入力バッファーの nsleep ポート、また出力バッファーの oe ポートを有効にすることにより制御できます。oe および nsleep ポートは、パワー・マネジメント・コントローラー・デザインにより、スリープモード時に I/O バッファーをパワーダウンするために Low に引き下げられます。インテルは、一部の I/O バッファーがパワーダウンされる必要がない場合には、個別の Altera GPIO Lite IP を使用することを推奨します。

関連情報アルテラ GPIO ライト IP コアの参考資料

3.3 内蔵オシレーター

内蔵オシレーター IP コア（altera_in_osc）は、有効にすると自走オシレーターになります。このオシレーターはパワー・マネジメント・コントローラー・デザイン全体で動作します。

関連情報内蔵オシレーター IP コア

3.4 パワー・マネジメント・コントローラー

パワー・マネジメント・コントローラーは、GCLK ネットワークと I/O バッファーのパワーアップおよびパワーダウン・シーケンスを制御するために、シンプルな FSM を実装します。



https://cloud.altera.com/devstore/platform/?family=max-10

https://www.altera.com/en_US/pdfs/literature/ug/ug_altclock.pdf

https://www.altera.co.jp/documentation/sam1393999966669.html#sam1394006912101

https://www.altera.co.jp/documentation/mcn1395213337540.html#mcn1409035511979

図 -9: パワー・マネジメント・コントローラーの FSM

Awake

Sleep

EnteringExiting

Sleep = 1clk_ena = 1 &ioe = 1

clk_ena = 0 &ioe = 0

Sleep = 0

3.4.1 Entering ステート

パワー・マネジメント・コントローラーがスリープイベントを検出すると、FSM は Entering ステートに遷移し、I/O バッファーと GCLK ネットワークでパワーダウン動作を行います。スリープイベントは、sleep 信号がアサートされると検出されます。スリープイベントは、内部からまたは外部からのリクエストによりトリガーされます。

3.4.2 Sleep ステート

I/O バッファーと GCLK ネットワークでのパワーダウン動作後に、FSM は Sleep ステートに遷移し、ウェークアップ・イベントまで待機します。このステートはスリープモード・ステートです。

3.4.3 Exiting ステート

パワー・マネジメント・コントローラーがウェークアップ・イベントを検出すると、FSM は Exiting ステートに遷移し、I/O バッファーと GCLK ネットワークでパワーアップ動作を行います。ウェークアップ・イベントは、sleep 信号がデアサートされると検出されます。ウェークアップ・イベントは、割り込みやカウンターのタイムアウトといった、内部からまたは外部からのリクエストによりトリガーされます。

3.4.4 Awake ステート

I/O バッファーと GCLK ネットワークでのパワーアップ動作後に、FSM は Awake ステートに遷移します。

このプロセスは、スリープイベントが再び開始される際に繰り返されます。



3.5 スリープモードの開始と終了

パワーアップおよびコンフィグレーション・モード時には、sleep が Low になっている必要があります。sleep 信号がアサートされると、デバイスは直ちにスリープモードに入ります。スリープモードに入った際には、GCLK ネットワークや I/O バッファーといったデバイスの機能は動的にパワーダウンされ、ダイナミック消費電力を最小限にします。デバイスがスリープモードの際には、全てのコンフィグレーション・データはそのままの状態に保たれます。

3.5.1 スリープモードの開始

図 -10: スリープモードに入る際のタイミング図

clksleep

current_state

ioe

clk_ena[15:0]

sleep_status

Awake Entering Sleep

16’hFFFF Disabling 16’h0000

T1

T2

デバイスがスリープモードに入る際には以下のシーケンスが生じます。

1. 内部からまたは外部からのリクエストにより sleep 信号が High に駆動され、デバイスにスリープモードへの突入を強制します。

2. T1 の遅延後に、パワー・マネジメント・コントローラーは、I/O バッファーの oe および nsleepポートと接続する ioe 信号のデアサートにより全ての I/O バッファーをパワーダウンします。

3. T2 の遅延後に、パワー・マネジメント・コントローラーは、clk_ena[15:0] 信号を LSB からMSB までデアサートすることにより全ての GCLK ネットワークをオフにします。3 クロックサイクル後に clk_ena[15:0] 信号は完全にディスエーブルされ、Sleep ステートに遷移します。

4. パワー・マネジメント・コントローラーは、sleep 信号がデアサートされるまで Sleep ステートを維持します。

5. ユーザーロジックは、Sleep ステートに入る前にランニングカウンターの値をラッチし、cnt_sleep_enter ポートに出力します。その後にランニングカウンターは凍結されます。

6. ioe がデアサートされると、gpio_pad_output（GPIO）がトライステートになります。



3.5.2 スリープモードの終了

図 -11: スリープモードを終了する際のタイミング図

clksleep

current_state

ioe

clk_ena[15:0]

sleep_status

Sleep Exiting Awake

16’hFFFFEnabling16’h0000

T4

T3

デバイスがスリープモードを終了する際には以下のシーケンスが生じます。

1. 内部からまたは外部からのリクエストにより sleep 信号が Low に駆動され、デバイスにスリープモードの終了を強制します。

2. T3 の遅延後に、パワー・マネジメント・コントローラーは、clk_ena[15:0] 信号を LSB からMSB までイネーブルすることにより全ての GCLK ネットワークをオンにします。3 クロックサイクル後に clk_ena[15:0] 信号は完全にイネーブルされ、全ての GCLK ネットワークがオンになります。

3. T4 の遅延後に、パワー・マネジメント・コントローラーは、ioe 信号のアサートにより全ての I/Oバッファーをオンにします。

4. パワー・マネジメント・コントローラーは、sleep 信号がアサートされるまで Awake ステートを維持します。

5. ユーザーロジックは、Awake ステートの前にランニングカウンターの値をラッチし、cnt_sleep_exit ポートに出力します。その後にランニングカウンターの凍結が解除されます。

6. ioe がアサートされると、gpio_pad_output（GPIO）が出力値を駆動します。

3.5.3 タイミング・パラメーター

以下の表に、スリープモード・タイミング・ダイアグラムの開始、ならびにスリープモード・タイミング・ダイアグラムの終了における、T1、T2、T3、および T4 パラメーターの定義と最小値を示します。

表 7. T1、T2、T3、および T4 パラメーターの最小値と定義

パラメーター幅（ビット）最小値（クロックサイクル）説明

T1 6 1 ioe ディスエーブルのタイミング

T2 6 11 clk_ena ディスエーブルのタイミング

T3 6 1 clk_ena イネーブルのタイミング

T4 6 40 ioe イネーブルのタイミング

システム要件によって、T1、T2、T3、および T4 は増加することがあります。



3.6 ハードウェア実装と電流測定

このデザインは、10M50DAF484C6 デバイスを使用して実装されます。また、このデザインは、いずれのMAX 10 デバイスにも実装可能です。このデザインは MAX 10 開発キットボード上で動作し、ここではユーザーモードとスリープモードでの電流および消費電力を比較することができます。

このデザインのリソース使用率は以下の通りです。

• 42,000 LE（LE 全体の 84％）：トップモジュールの Gray カウンターがデバイスの大部分の LEを使用します。

• 33 の I/O ピン（ピン全体の 9％）：入力ピン 3 本と出力ピン 30 本です。

このデザインの電流は、電流モニター・コンポーネント（Linear Technologies 社の LTC 2990）を使用して測定されます。測定された電流は、MAX II デバイスにあらかじめプログラミングされているデザインにより処理されます。この電流は、PowerMonitor.exe が起動された際に、インテル FPGA パワーモニター GUI に表示されます。以下に示す、 MAX 10 デバイスの主要な各電源の電流モニターが表示されます。

• 2.5 V_CORE(5)

• 2.5 V_VCCIO

• 1.5 V_VCCIO

• 1.2 V_VCC

デザインを実演することを目的として、スリープ制御向けに押しボタンを使用し、スリープステータスにLED を使用しています。このため、これらの信号はピンレベルで反転されています。スリープモードを開始するには、押しボタン USER_PB0 を押した状態を保ちます。デザインをユーザーモードに戻すには、押しボタン USER_PB0 を開放します。LED0 はデバイスのスリープステータスを表示します。デバイスがスリープモードに入ると LED0 が点灯し、デバイスがユーザーモードであれば消灯します。スリープモードの間は、LED1～LED4 に接続する gpio_pad_output ポートはトライステートにされ、次いでオフにされます。

(5) 2.5 V_VCCA です。



図 -12: 各電源の電流モニター

スリープモードでは、すべての GCLK ネットワークはゲートされ、全ての出力バッファーはディスエーブルされます。

表 8. 電流および消費電力の比較

電流および消費電力ユーザーモードスリープモード

1.2 V_ICC（mA） 160 11

2.5 V_ICCA（mA） 28 28

1.5 V_ICCIO（mA） 1.3 1.0

2.5 V_ICCIO（mA） 2.7 1.2

合計電力（mW） 270 88

この比較結果は、スリープモードでは、ユーザーモードとの比較において、コア電流（1.2 V_ICC）の消費で約 93％の削減、I/O 電流（2.5 V_ICCIO）の消費で約 56％の削減を示しています。このデザインのスリープモードで削減される消費電力の合計は約 68％です。



A MAX 10 パワー・マネジメント・ユーザーガイドのアーカイブIP コアのバージョンが記載されていない場合には、以前の IP コアバージョン向けのユーザーガイドが当てはまります。

IP コアバージョンユーザーガイド

15.1 MAX 10 パワー・マネジメント・ユーザーガイド



A MAX 10 パワー・マネジメント・ユーザーガイドのアーカイブ



https://www.altera.com/en_US/pdfs/literature/hb/max-10/archives/ug-m10.pwr-15.1.pdf






B MAX 10 パワー・マネジメント・ユーザーガイドの追加情報

B.1 MAX 10 パワー・マネジメント・ユーザーガイドの改訂履歴

日付バージョン変更内容

2017 年 5 月 2017.05.26 「ホットソケット機能の実装」の項を更新

2017 年 2 月 2017.02.21 ブランド名を「インテル」に変更

2016 年 5 月 2016.05.02 • 「I/O ピンはパワーアップ時にトライステートを維持」の項を更新• 「POR 回路によってモニタリングされる電源とモニタリングされない電源」の項を更新• インスタント・オンのパワーアップ・シーケンス要件表内のシングル電源デバイスの情

報を更新

2015 年 11 月 2015.11.02 • 「過渡電流」の項を追加• Quartus II を Quartus Prime に変更

2015 年 2 月 2015.02.09 「MAX 10 パワー・マネジメント・コントローラー・リファレンス・デザイン」の章を追加

2014 年 12 月 2014.12.15 • 「MAX 10 パワー・マネジメントの概要」の章を更新• 「デュアル電源デバイス」の項を更新し、デュアル電源デバイスの消費電力についての

詳細を更新• 「電源デザイン」の項を更新し、各 MAX 10 シングル電源デバイスの最大消費電力を

追加• 「パワー・マネジメント・コントローラー手法」の項を更新し、スリープモードに関する最

新情報を追加

2014 年 9 月 2014.09.22 初版

B MAX 10 パワー・マネジメント・ユーザーガイドの追加情報






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