Hardwarearchitekturen und Rechensysteme

Folien zur Vorlesung Hardwarearchitekturen und Rechensysteme von

Prof. Dr. rer. nat. U. Brinkschulte

Prof. Dr.-Ing. L. Hedrich(basierend auf Materialien von Prof. Dr.-Ing. K. Waldschmidt)

Lehrstuhl fürEingebettete SystemeEingebettete Systeme

Hardwarearchitekturen und Rechensysteme

4. Schaltnetze

HWR · K4Nr.:2

Uwe Brinkschulte Eingebettete Systeme Lars Hedrich Entwurfsmethodik

Motivation

Schaltnetze sind kombinatorische digitale Schaltungen. Rechnerwerkzeuge für den Entwurf und die Simulation dieser Schaltungen basieren auf der Booleschen Algebra.

In diesem Kapitel wird das Verhalten und die Struktur einiger ausgewählter Schaltnetze behandelt. Es sind Schaltnetze, die für den Aufbau von Operationswerken in Prozessoren benötigt werden.

HWR · K4Nr.:3


Gliederung

4.1 Spezielle Schaltnetze4.1.1 Multiplexer/Demultiplexer

4.1.2 Datenbuszugang

4.1.3 Permutationsschaltnetz

4.1.4 Vergleicher (Komparator)

4.1.5 Addierer

4.1.6 Multiplizierer

4.2 PLA (programmable logic arrays)

4.3 Elektrotechnische Grundlagen

4.4 Zeitliches Verhalten von Schaltnetzen

4.5 Hazards (Gefahr) in Schaltnetzen

HWR · K4Nr.:4


4.1 Spezielle Schaltnetze

4.1.1 Multiplexer/Demultiplexer




4.1.5 Addierer


HWR · K4Nr.:5


4.1.1 Multiplexer/Demultiplexer

Ein Multiplexer/Demultiplexer ist ein Schaltnetz, welches eine Datenweiche darstellt.

Multiplexer:

HWR · K4Nr.:6


MultiplexerDefinition:

Ein Multiplexer ist eine Boolesche Funktion f , für die gilt:

Für die Abbildung g gilt:

Für das Dekodiersignal dk gilt:

Beispiel:

HWR · K4Nr.:7


Demultiplexer

Demultiplexer arbeiten invers zu den Multiplexern. Sie verteilen einen Datenstrom auf mehrere auswählbare Kanäle.

Demultiplexer finden oftmals in integrierten Schaltkreisen Anwendung, um die Zahl der Anschlußpins zu begrenzen. In DRAMs beispielsweise wird der höherwertige und der niederwertige Teil der Adresse nacheinander auf den Adreßbus gelegt. Der Baustein muß dann die Signale intern demultiplexen und dem Spalten- bzw. Zeilendekoder zuführen.

HWR · K4Nr.:8


Datenwegschaltung

Multiplexer:

Demultiplexer:

Steuereingänge

Ausgangs-datenwege

Decoder

0

n-1

Eingangs-datenweg

Datenweg-schaltung

Eingangs-datenwege

Steuereingänge Decoder

0

n-1

Ausgangs-Datenweg-datenwegschaltung

HWR · K4Nr.:9


Anwendung – Busbasiert

Ansteuerung

ALU Multiplizierer Puffer-register

Hilfs-register

Akku-Register

Ergebnisbus

Datenbus

HWR · K4Nr.:10


Anwendung – Multiplexerbasiert

Ansteuerung

Register 1

Register 2

Register 3ALU

Akku-Register

Ergebnis-register 2

Ergebnis-register 1

Ansteuerung Demultiplexer

Multiplexer

HWR · K4Nr.:11


2:1 Multiplexer

Funktionstafel: KV-Diagramm:

Schaltplan:

Funktion:

0

e 0

e 1

sel

0

1

0

01

1 1

HWR · K4Nr.:12


4:1 Multiplexer

HWR · K4Nr.:13


4:1 Multiplexer

Decodersel0

sel1

e 2

e 3

e 1

e 0 f

1

2

0

1

2

3

Enable

HWR · K4Nr.:14


8:1 Multiplexer

Enable

1

1

sel0

sel1

sel2

e 0

e 1

e 2

e 3

e 4

e 7

e 6

e 5

f

1

2

0

1

2

3

1

2

0

1

2

3

Decoder

Decoder

Enable

HWR · K4Nr.:15


2:1 4-Bit Multiplexer

HWR · K4Nr.:16


Multiplexer – Standardbaustein

Multiplexer sind als integrierte Bauelemente erhältlich. Typischerweise handelt es sich dabei um 8:1 bzw. 16:1 Multiplexer (mit 3 bzw. 4 Steuereingängen).

SN74151 (TTL-Baureihe):

Ste

ueru

ngE

ingä

nge

Y

Y

Enable

I7I6I5I4I3I2I1I0

C2C1C0

HWR · K4Nr.:17


Implementierung Boolescher Funktionen

Jede Boolesche Funktion f(x0, … ,xn-1) kann unter ausschließlicher Verwendung von Multiplexern realisiert werden. Für f: Bn! B ist hierzu ein 2n:1 Multiplexer mit n Steuereingängen notwendig. Die n Eingangsvariablen werden an die Steuereingänge gelegt. Die Belegung der 2n Dateneingänge erfolgt gemäß der Wahrheitstabelle der Funktion f.

Anstelle eines 2n:1 Multiplexers kann auch ein 2n-1:1 Multiplexer mit n-1 Steuereingängen verwendet werden. Die Steuereingänge werden mit den Variablen x1, … ,xn-1 beschaltet. Die Dateneingänge werden mit den konstanten Werten 0 und 1 und der freien Variablen belegt.

HWR · K4Nr.:18



Beispiel: 2 von 3 Mehrheitsfunktion

f

0 1 0 1

f00

1 10

0011

1

0 0000

0

00

0

0

01111

11

11 1

1

1

4:1 Multiplexer

x

8:1 Multiplexer

2 x 1 x 0 x 0

x 1x 2

x 0

HWR · K4Nr.:19


Beispiel

HWR · K4Nr.:20



Die Beschaltung der Dateneingänge eines 2n-1:1 Multiplexers erhält man durch n-1-malige Anwendung des Shannon'schen Entwicklungssatzes.

Beispiel: Boolesche Funktion mit 3 Variablen

Die Steuereingänge werden mit den für die Entwicklung gewählten Variablen und die Dateneingänge mit den entsprechenden Co-Faktoren belegt.

100 0

101

ba

f(0,0,c)f(0,1,c)f(1,0,c)f(1,1,c)

f

1

HWR · K4Nr.:21


1:2 Demultiplexer

Funktionstafel: KV-Diagramm:

Schaltplan:

Funktion:

Der nicht beschaltete Ausgang wird mit dem Wert 1 belegt!

e

0 f 1

0

1 1

1 1 1

10sel

e

sel

f

HWR · K4Nr.:22


1:4 2-Bit Demultiplexer

HWR · K4Nr.:23



Tri-State-Gatter:

Ein Tri-State-Gatter besitzt die drei definierten Ausgangszustände 0,1 (abhängig vom Eingangssignal e) und einen hochohmigen Zustand z. Der Zustand z wird durch Aktivierung des Sperreingangs i (inhibit) erreicht.

Funktionstafel: Schaltplan:

Tri-State-Gatter werden immer dann verwendet, wenn mehrere Ausgänge, von denen nur einer aktiv sein darf, an eine Leitung angeschlossen werden sollen (z.B. Busleitungen).

a1ei

HWR · K4Nr.:24


Unidirektionaler Datenbuszugang

1

1

i

i i

i

Daten-sender

Daten-empfänger

Daten-sender

Daten-empfänger

Bus

1

1

1

1

1

1

HWR · K4Nr.:25


Bidirektionaler Datenbuszugang

Funktionstafel:

Schaltplan:

& &

1

1

1

1

ir

d

a e

Schaltsymbol

e

a

i

r

d

Tri-State-Gatter

HWR · K4Nr.:26


Bidirektionaler Datenbuszugang

i

Datenbus

Einheit 1

Einheit 2

Einheit 3

ir

ir

r

bidirektionaler

HWR · K4Nr.:27



Permutationsschaltnetze vertauschen die Reihenfolge von Variablen. Die Vertauschung wird über einen Steuereingang sel aktiviert.

Schaltplan:

Permutationsschaltnetze werden in Verbindungsnetzwerken verwendet, um verschiedene Kommunikationswege schalten zu können.

HWR · K4Nr.:28



Vergleicher sind Schaltungen, die insbesondere in Mikroprozessoren Verwendung finden um beispielsweise den notwendigen Vergleich für bedingte Sprunganweisungen durchzuführen.

Vergleicher werden aber auch integriert in Schaltungen eingesetzt, z.B. zur Speicherauswahl oder für die Selektion von Ein-/Ausgabe-Geräten.

Vergleich der 2 Booleschen Tupel X und Y:

HWR · K4Nr.:29


n-Bit Vergleicher

Vergleicher für n-Bit Zahlen lassen sich hierarchisch konstruieren.

(x ≥ y)-Vergleicher:

n-1

&

&

1

Vergleicher für(n-1)-stelligeDualzahlen

y n-1

x n-1

y n

x n

x 1y 1

f n

f

HWR · K4Nr.:30


n-Bit Vergleicher

n-Bit Vergleicher lassen sich zu Vergleichern von Dualzahlen mit größeren Längen kaskadieren.

7-Bit Vergleicher aus zwei 4-Bit Vergleichern:

0

> Komparator > Komparator

x1

y1x2

y2x3

y3x4

y4x5

y5x6

y6x7

y7

HWR · K4Nr.:31


1-Bit Vergleicher für Dualzahlen

Der größer als bzw. kleiner als Vergleicher ist schaltungstechnisch aufwendiger als der Vergleich auf Identität.

HWR · K4Nr.:32


4.1.5 Addierer

Ein Halbaddierer berechnet aus zwei 1-Bit Zahlen die Summen Si und den Übertrag Ci+1.


Funktionen:

HWR · K4Nr.:33


Volladdierer

Ein Volladdierer berechnet aus drei 1-Bit Zahlen die Summe Si und den Übertrag Ci+1.


Funktionen:

HWR · K4Nr.:34


n-Bit Ripple-Carry-Addierer

Ein n-Bit Ripple-Carry-Addierer entsteht durch die Kaskadierung von n-1 Volladdierern und einem Halbaddierer.

Im schlimmsten Fall müssen für die Addition zweier n-Bit Zahlen alle Addierer nacheinander durchlaufen werden, bis der Übertrag Sn vorliegt.

HWR · K4Nr.:35


Carry-Select-Addierer

Ziel: Beschleunigung der Durchlaufzeit

n/2-Bit-Addierer

an/2-1 bn/2-1 a0 b0

sn/2-1 s0

0

n/2-Bit-Addierer

an-1 bn-1 an/2 bn/2

s‘n-1 s‘n/2

0

n/2-Bit-Addierer

an-1 bn-1 an/2 bn/2

s“n-1 s“n/2

1

sn-1 sn/2

cn/2

cn

cn

HWR · K4Nr.:36


Subtraktionsschaltung aus Volladdierern

Die Differenz A-B (A,B ¸ 0) wird durch die Addition des 2-er Komplements :B von B erreicht (A+(: B)), welches auf die bitweise Negation von B zurückgeführt wird:

Auftretende Überträge werden nicht berücksichtigt.

Beispiel: 4-Bit (Vorzeichen und 3-Bit für die Zahlendarstellung)

HWR · K4Nr.:37


Subtraktionsschaltung auf Volladdierern

Addierer/Subtrahierer:

HWR · K4Nr.:38


Allgemeine Vergleicher für Dualzahlen

Der größer als bzw. kleiner als Vergleicher basiert auf einem Subtrahierer.

Integrierter Vergleicher (Komparator) SN7485:

0a 1a 2a 3

b 3

b 2

b 1

b 0

<=>

COMP

A = B

A < B

A > B

an-

Bit-

Sub

trah

iere

r

bn-1

sn-1

0

coutn/2-1

a0

an-1

b0

s0

cn

≥1

……

A=B

&

&A<B

A>B

HWR · K4Nr.:39



Schnelle Multiplizierer werden durch parallele Berechnung sämtlicher (dualer) Produktterme und anschließender Addition der Terme mit den richtigen Wertigkeiten implementiert.

Es werden m2 viele AND-Gatter für die Bildung der Produktterme und m Addierer benötigt.

HWR · K4Nr.:40


Beispiel – 3-Bit Multiplizierer (1)

Eingaben: Faktoren a und b Ausgabe: Produkt p = a ¢ b

Anschauliche Darstellung:

HWR · K4Nr.:41



b

VA

&

b 2

&

HA

VA

VA

1

VA

p 4 p 3 p 2 p 1 p 0p 5

1a 0a

&0b

&&

HA

&

HA

&

a 2

&&

Addierer

Addierer

Addierer

HWR · K4Nr.:42



HWR · K4Nr.:43


Standardbausteine für Multiplikation

Für die Multiplikation zweier 4-Bit Dualzahlen existieren die beiden Standardbausteine SN74284 und SN74285. Der Baustein SN74285 berechnet den niederwertigen 4-stelligen Teil des Produktes, der SN74284 den höherwertigen Teil.

4252627

z0z1z2z3

20212223

23 22 21 2023 22 21 20

2D 2C 2B 2A 1D 1C 1B 1A 2D 2C 2B 2A 1D 1C 1B 1A

SN74285SN74284

MultiplikatorMultiplikand

z

Produkt

4z5z6z7

2

HWR · K4Nr.:44


4.2 PLA (programmable logic arrays)

PLAs sind integrierte Schaltungen zur Realisierung von DNFs. Sie sind durch sogenannte Programmiergeräte vom Kunden (Anwender) selbst personalisierbar. PLAs besitzen eine regelmäßige Struktur und sind daher besonders für eine VLSI-Realisierung geeignet.

Literale:

Ausgangsvektor:Jede Komponente yi aus Y = y1, y2, …, ym stellt eine DNF dar.

Produkttermvektor:Jede Komponente zk aus Z = z1, z2, …, zl stellt einen Konjunktionsterm der negierten oder nicht negierten Literale dar.

XMatrix

ODERMatrix1

YZX

UND

HWR · K4Nr.:45


PLA (programmable logic arrays)

UND-Ebene (UND-Matrix):

mit den Indexmengen Ik,n und Ik,p der negierten bzw. nicht negierten Variablen

ODER-Ebene (ODER-Matrix):

Die Personalisierung der Matrizen erfolgt durch Aktivierung der Leitungsverzweigungen, meist durch aktive Bauelemente (Transistoren).

1

1

x1

x2

xn

y1

y2

y m

z1 z2 z l

UND

ODER

1

HWR · K4Nr.:46


PLA

UND/ODER-PLA: NAND-PLA:

UND

ODER

x1

x2

xn

y1

y m

& &

1

1

1

1

1

UND

ODER

1

1

x1

x2

xn

y1

y m

& &

&

&

1

HWR · K4Nr.:47


Beispiel – Volladdierer

Boolesche Funktionen:

PLA: i b Ci ia ib i a iC

1

1

1

C i

b i

a i

S i

Ci+1

HWR · K4Nr.:48


PLA, PAL und ROM

Der Aufwand der Personalisierung wird geringer, wenn nur eine der beiden Matrizen programmierbar (personalisierbar) ist. Für die Realisierung Boolescher Funktionen stehen 3 personalisierbare Strukturen zur Verfügung:

PLAPersonalisierung: UND-/ODER-Matrix

PALPersonalisierung: UND-Matrix

Festwertspeicher (ROM)Personalisierung: ODER-Matrix

HWR · K4Nr.:49


PAL (Programable Logic Array)

Bei einem PAL ist die UND-Matrix personalisierbar und die ODER-Matrix festgelegt.

1

1

x1

x2

xn

ym

y2

y1

1

HWR · K4Nr.:50


ROM

Bei einem Festwertspeicher wird die UND-Matrix fest als Adressdecoder personalisiert.

7

1 y2 y3

x3

x2

x1

DecoderX/Y

0

1

2

3

4

5

6

y

HWR · K4Nr.:51


RAM

Ein Schreib-/Lesespeicher (RAM) hat eine ähnliche Struktur, bei der die personalisierten Leitungsverzweigungen der ODER-Matrix durch Speicherzellen (Flipflops) ersetzt werden. Dadurch kann die Information in der ODER-Matrix jederzeit und schnell geändert werden.

Die UND-Matrix ist wie beim ROM fest als Adressdecoder personalisiert.

Aufbau eines n£m-Bit Arbeitspeichers:

Adreß-decoder

m-3

m-4

m-2

m-1

01230

1

n-2

n-1

Daten

Bit

Sp

eic

he

rze

llen

Adresse

HWR · K4Nr.:52


4.3 Elektrotechnische Grundlagen

Allgemein: In einem digitalen Datenverarbeitungssystem werden auf der physikalischen Ebene binäre Schaltvariablen mit elektronischen Schaltern nach den Gesetzen der Schaltalgebra verknüpft. Elektronische Verknüpfungsglieder werden aus Halbleiterbauelementen aufgebaut. Verknüpfungsglieder werden zu Schaltnetzen und Schaltwerken zusammengefügt. Schaltkreisfamilien (integrierte Schaltungen) bestehen aus standardisierten Verknüpfungsgliedern, Speichergliedern, Schaltnetzen und Schaltwerken, die aus gleichen Bauelementen und nach dem gleichen elektronischen Konzept hergestellt sind.

HWR · K4Nr.:53


Modell des idealen Schalters

In der Schaltalgebra werden die binären Variablen mit Verknüpfungsgliedern aus idealen Schaltern verknüpft.

• Im Schalterzustand ’ein’ ist der Innenwiderstandswert des Schalters S Ri=0.

• Im Schalterzustand ’aus’ ist der Sperrwiderstand des Schalters S Ri=∞.

aus

B

S

R

I

UB

UB

R=I

UB

UQ

=UQ UB= 0UQein

U

S

R

I

I

R

ein

aus

HWR · K4Nr.:54


Modell des idealen Schalters

Die Schaltwirkung folgt unmittelbar der Schaltursache, d.h. es gibt keine Zeitverzögerung.

Die vom Schalter aufgenommene Leistung P = U ¢ I ist immer Null, da entweder der Strom I (’aus’) oder die Spannung U (’ein’) gleich Null ist.

Kein realer Schalter kann diese Anforderungen erfüllen. Mit elektronischen Schaltern kommt man dem Ziel heute am nächsten. Je nach Bauelementetyp (bipolar oder unipolar) werden mehr die einen oder die anderen Eigenschaften optimal erreicht. Deshalb haben sich verschiedene Schaltkreisfamilien entwickelt.

HWR · K4Nr.:55


Modell des realen Schalters

I

BU B

R i

R s

U B

U Q

U B

RI E

I A

U E U A

R s

R i

I

U

S

R

ein ausS

R

I

Rein

aus

U AU E

AE

HWR · K4Nr.:56


In der Schalterstellung ’ein’ liegen R und Ri in Reihe und ihre Widerstandsgeraden schneiden sich im Arbeitspunkt ein. Für Strom und Spannung gilt:

Am Schalter fällt also eine Spannung UE ab. In der Schalterstellung ’aus’ liegen R und Rs in Reihe und ihre Widerstandsgeraden schneiden sich im Arbeitspunkt aus. Für Strom und Spannung gilt:

Trotz Schalterstellung ’aus’ fließt ein Strom IA. In beiden Betriebszuständen wird vom Schalter Leistung aufgenommen, weil der Strom IA bzw. die Spannung UE verschieden von Null sind.

HWR · K4Nr.:57


MOS-FET als Schalter

Die Schalterzustände ’ein’/’aus’ werden durch die Zustände Transistor aus (UGS < Uth) und Transistor ein (UGS > Uth) mit dem Schnitt der Widerstandsgeraden realisiert.

Source

B

U GS

U DS

U E U AU DS

I D

U GS U th>

U GS U th

pU

U th

pUI D

Drain

U

R

R

<

= threshold voltage= pinch off voltage

ein

aus

Gate

HWR · K4Nr.:58


MOS-FET als Schalter

Für UGS < Uth ist die Drain-Source-Strecke gesperrt. Mit dieser Spannung wird der Transistorschalter ausgeschaltet. Der Schnittpunkt der Kennlinie für UGS < Uth mit der Widerstandsgeraden für R ist der Arbeitspunkt des Schalterzustandes ’aus’. Mit einer Spannung UGS > Uth wird die Drain-Source-Strecke leitend, der Transistor eingeschaltet.

Die Gate-Source-Spannung wird wie beim bipolaren Transistor so gewählt, daß die zugehörige Kennlinie von der Widerstandsgeraden für R im linearen Bereich geschnitten wird. Dieser Schnittpunkt ist der Arbeitspunkt des Schalterzustandes ’ein’. Wechselt die Gate-Source-Spannung zwischen UGS < Uth und UGS > Uth, dann schaltet der Transistor zwischen gesperrt und leitend bzw. UDS zwischen UA und UE.

Der Vorteil von MOS-FETs als Schalter gegenüber bipolaren Transistoren besteht darin, dass sie leistungslos am Gate angesteuert werden können.

HWR · K4Nr.:59


Kenngrößen

Signalpegel:

Es werden Pegelbereiche eingeführt, die die Werte der binären Schaltvariablen darstellen. Dadurch werden die Einflüsse der Störspannung berücksichtigt. Für die Zuordnung der Pegelbereiche zu den Werten der binären Schaltvariablen gibt es zwei Möglichkeiten:

• Positive Zuordnung:

• Negative Zuordnung:

Der typische statische Störabstand USS ergibt sich aus der Differenz der Ausgangsspannung des steuernden Schaltgliedes zur Eingangsschwellspannung UES des angesteuerten Schaltgliedes.

• bei H-Pegel: USSH = UAH - UES

• bei L-Pegel: USSL = UES - UAL

HWR · K4Nr.:60


Kenngrößen

Pegelbereiche:

Meist werden ’worst-case’ Störspannungsabstände definiert: bei H-Pegel: bei L-Pegel:

U

U

U AS

U AL max

U EL max U ES U EH min

U AL max

U AH minU AH

U AL

U EHU EL

U EL max

U ESU AS

U EH min

Ausgang A Eingang E

L-Pegel

H-Pegel H-Pegel

L-Pegel

U

AH min

HWR · K4Nr.:61


Kenngrößen

Signalübertragungszeit:

Elektronische Schalter benötigen Zeit, um von einem Schaltzustand in den anderen zu gelangen. Hauptursache für diese

Zeitverzögerung ist die kapazitive Eigenschaft der Bauelemente; beim bipolaren Transistor hauptsächlich der Basis-Emitter pn-Übergang, beim unipolaren Transistor die Gate-Oxid-Substrat Schichtfolge (MOS-Kondensator).

Die eigentlichen Signalübergangszeiten (Transition time) der Impulsflanken

liegen zwischen 90% und 10% der Amplitude.

Transition Time H->L

p

p

tL

H

Uidealer Rechteckimpuls am Eingang

Pulsdauer pT Pulsperiodep

t THL t TLH

90%

10%tL

H

Ulinearisierter Ausgangsimpuls

t TLH Transition Time L->Ht THL

T

HWR · K4Nr.:62


Kenngrößen

Signallaufzeit:

Die Signallaufzeit (Propagation delay time) gibt die

Impulsverzögerung zwischen Eingangs- und Ausgangspegel an

(tPHL bzw. tPLH). Die Messung der Signallaufzeiten wird auf die 50% Marke der Amplitude bezogen, die zwischen dem H- und dem L-Pegel liegt.

Als mittlere Signallaufzeit eines Schaltgliedes wird definiert:

t

PLHt PHL

L

H

L

H

50%

50%

U

U

Eingang

Ausgang

t

t

HWR · K4Nr.:63


Verknüpfungsglieder: unipolare MOS-FETs

Complementary MOS (CMOS) Technik:

Verknüpfungsglieder werden in dieser Technologie aus (selbstsperrenden) NMOS- und PMOS-Transistoren aufgebaut.

Es ist stets ein Transistor gesperrt und der andere leitend. Daher ist der Betriebsstrom und die statische Verlustleistung nahezu Null.

1

T 2

U B

T 1

T 2

U B

01

gesperrt

T 1

T 2

U B

U B

10

gesperrt

=

T

EE

Inverter

p-Kanal MOS-FET

n-Kanal MOS-FET

HWR · K4Nr.:64


Verknüpfungsglieder: MOS-FETs

NORB

A B

U B

A B

B

A

NAND

A

B

U

HWR · K4Nr.:65


4.4 Zeitliches Verhalten von Schaltnetzen

Bei den bisherigen Betrachtungen wurde die Funktion eines Schaltnetzes ständig, d.h. ohne Verzögerung, ausgeführt. Jedes Signal, welches ein Gatter durchläuft, hat jedoch eine kurze, nicht vernachlässigbare Laufzeit. Diese wird durch die technologische Realisierung der Gatter hervorgerufen.

Trägheitseffekte:Insbesondere weisen Gatter auch Trägheitseffekte auf. Diese führen dazu, dass Signaländerungen am Eingang nur dann am Ausgang wirksam werden, wenn sie eine gewisse Dauer überschreiten. Kurze Signaländerungen werden verschluckt.

Modellierung zeitlichen Verhaltens:Viele Fehler in Schaltnetzen sind mit formalen Methoden nicht oder nur schwer zu erkennen und resultieren vor allem aus dem oben beschriebenen zeitlichen Verhalten (Verzögerung, Absorbtion) der Gatter.

HWR · K4Nr.:66


Zeitliches Verhalten von Schaltnetzen

Schaltungen (z.B. in eingebetteten Systemen) funktionieren nur dann richtig, wenn das Schaltnetz das Ergebnis innerhalb eines bestimmten Zeitintervalls berechnet hat.

Die Verzögerungszeit von Schaltnetzen lässt sich anhand von Modellen vorhersagen und optimieren. Mit diesen Modellen kann die Schaltung auch simuliert werden.

Für eine Messung wird ein Prototyp benötigt (Herstellung ist jedoch teuer und zeitaufwendig).

HWR · K4Nr.:67


Modellierung des zeitlichen Verhaltens I

Die Verzögerungszeit ist abhängig von: Typ des Übergangs

Gattertyp (intrinsic delay) Last (load) am Ausgang (extrinsic delay)

Die Last kann entweder durch andere Gatter (Cload) oder auch durch längere Leitungen (Wload) hervorgerufen sein.

Laufzeitgliedverzögerungsfrei

Gatter T

abcde

f

ideal,

HWR · K4Nr.:68


Modellierung des zeitlichen Verhaltens II

Die Verzögerungszeit ist abhängig vom Umladewiderstand (Innenwiderstand des geschlossenen Transistors Ri) und der Belastung durch die Wire-Kapazität und Gate-Kapazität des nächsten Gatters. Eine gute Näherung für die Dauer des Umladevorgang ist die Zeitkonstante des RC-Gliedes.

I

U B

S

Ri

UA

E

CWire CLoad

HWR · K4Nr.:69


Modellierung des zeitlichen Verhaltens III

Weiter abstrahiert ist die Verzögerungszeit abhängig von:

Bei einer Konstruktion (Schematic) ist zunächst nur die Anzahl der Gatter am Ausgang (Cload) bekannt. Wload wird geschätzt.

HWR · K4Nr.:70


Standardzellenbibliothek ECPD15

NAND4-Gatter:

HWR · K4Nr.:71


Kritischer Pfad

Eine obere Abschätzung für die Verzögerungszeit einer kombinatorischen Schaltung liefert die Bewertung der Laufzeit über den kritischen Pfad:

Annahme: Jedes Gatter hat eine einheitliche Verzögerung, die Verzögerung auf den Leitungen werde vernachlässigt. Dann ist der kritische Pfad der längste Pfad, der von den Eingängen bis zum Ausgang der Schaltung durchlaufen werden kann.

&

&

&

&

&=1

=

=

&

HWR · K4Nr.:72


n-Bit Ripple-Carry-Addierer

Der kritische Pfad hat eine Länge von n*tk(VA)

HWR · K4Nr.:73


Carry-Select-Addierer

Ziel: Beschleunigung der DurchlaufzeitDer kritische Pfad hat eine Länge von n/2*tk(VA)+tk(MUX)

n/2-Bit-Addierer

an/2-1 bn/2-1 a0 b0

sn/2-1 s0

0

n/2-Bit-Addierer

an-1 bn-1 an/2 bn/2

s‘n-1 s‘n/2

0

n/2-Bit-Addierer

an-1 bn-1 an/2 bn/2

s“n s“n/2

1

sn-1 sn/2

coutn/2-1

HWR · K4Nr.:74


Träges Laufzeitglied

Bei den bisherigen Betrachtungen wurde der Verzögerungseffekt T durch ein ideales Laufzeitglied

ausgedrückt. Ein träges Laufzeitglied ist ein nichtideales Laufzeitglied, bei dem die Trägheitseffekte berücksichtigt werden. Sei x(t) ein ereignisdiskretes Signal der Form:

Ein träges Laufzeitglied läßt sich wie folgt beschreiben:

HWR · K4Nr.:75


Träges Laufzeitglied

LH THL

x(t)

THL

trägesLaufzeitglied

t

idealesLaufzeitglied

T

< T

HWR · K4Nr.:76


4.5 Hazards (Gefahr) in Schaltnetzen

Hazards stellen eine weitere wichtige Fehlerquelle dar.

Beispiel:

Für b = 1 und c = 1 ist unabhängig von a die Funktion f = 1. Bei einem Wechsel von a (0 → 1 oder 1 → 0) und unterschiedlichen Gatterlaufzeiten T2 und T3 springt der Funktionswert kurzzeitig auf 0 und im Anschluss wieder auf 1. Dieses Verhalten wird Hazard (Risiko, Gefahr) genannt.

HWR · K4Nr.:77


Hazards

Statische Hazards:

Ein statischer Hazard liegt vor, wenn der Ausgang konstant bleiben sollte, aber kurzzeitig einen anderen Wert annimmt.

Ein statischer 0-Hazard liegt vor, wenn der Ausgang eigentlich konstant 0 sein sollte; ein statischer 1-Hazard liegt vor, wenn der Ausgang konstant 1 sein sollte.

Statischer 1-Hazard Statischer 0-Hazard

HWR · K4Nr.:78


Hazards

Dynamische Hazards:

Ein dynamischer Hazard liegt vor, wenn der Ausgang bei einem Übergang vor dem Einstellen auf den endgültigen Wert noch einige Male andere Werte annimmt.

Ein dynamischer 0-1-Hazard liegt vor, wenn dies beim Wechsel von 0 nach 1 geschieht; ein dynamischer 1-0-Hazard liegt vor, wenn dies beim Wechsel von 1 nach 0 geschieht.

Dynamischer 0-1-Hazard Dynamischer 1-0-Hazard

HWR · K4Nr.:79


Beispiel Dynamischer 0-1-Hazard

HWR · K4Nr.:80


Hazards

Funktionshazards:

Funktionshazards sind schaltungsunabhängige Eigenschaften einer Booleschen Funktion. Sie treten auf, wenn sich mehrere Eingänge

nicht gleichzeitig, sondern nacheinander ändern.

Eine Boolesche Funktion f (x1, …, xn) hat einen statischen Funktionshazard für den Übergang von X1 = (x1

1 ; : : : ; x1n) nach

X2 = (x21, …, x2

n ), wenn:

HWR · K4Nr.:81


Funktionshazards

Erkennen von Funktionshazards im KV-Diagramm:

Funktionshazards lassen sich nur durch Änderung der Booleschen Funktion vermeiden. Man kann jedoch auch dafür sorgen, dass die Änderung der Eingangsvariablen in einer bestimmten Reihenfolge geschieht.

0

x1

x2

x3

x4

1

10

HWR · K4Nr.:82


Schaltungshazards

Schaltungshazards (auch: logische Hazards) entstehen durch die Signallaufzeiten in einzelnen Gattern einer Implementierung.

Definition:

Ein Schaltungshazard in einem Schaltnetz S, welches die Boolesche Funktion f realisiert, liegt vor, wenn:

1. f keinen Funktionshazard für den Übergang a → b besitzt

2. während des Wechsels von a nach b am Ausgang von S ein Hazard beobachtbar ist.

Documents

Hardwarearchitekturen und Rechensysteme