Dipl. Ing. Mario Blunk

Buchfinkenweg 399097 Erfurt / Deutschland

Telefon +49 361 6022 5184

Email info@blunk-electronic.de

Internet www.blunk-electronic.deDoc. Vers. 2020-11-13

Design Reviews Gutachten Beratung

HW/SW-Entwicklung Boundary Scan / IEEE 1149.x

AgendaModul 2

Tag #1● Zeichnungsrahmen● Projekt- und Schaltplanstruktur● Leitungslängen● differentielle Signale● Sperrflächen● Routingstrategien (EMV, SI, ...)● Autorouter● Bohrungen zur Wärmeabführung● Langlöcher● Bibliothek Strukturierung● Arbeitsoptimierung mit

Kommandozeile und Skripten

Tag #2● Namenskonventionen / Style Guides● modulare & hierarchische Designs● agile Hardwareentwicklung● Design for Test & Manufacturing● Boundary Scan● Kommunikation mit PCB-Herstellern

und Bestückern● CAM-Prozessor● Materialwirtschaft● Automatisierung

Zeichnungsrahmen #1

Befehl ADD

Zeichnungsrahmen #2Seitenübergreifende Label brauchen Rahmen mit Koordinatenfeldern !

Zeichnungsrahmen #3Platzhalter für Texte im Dokumentationsfeld

Zeichnungsrahmen #4Platzhalter für Texte im Dokumentationsfeld

Zeichnungsrahmen #5in Symbol oder Package Editor: Befehl FRAME

Platzhalter

Projekt & Schaltplanstruktur #1

Lesbarkeit

Übersicht

zeitsparende Bearbeitung

Wiederverwendung von Schaltungsteilen

Vorbereitung Modularisierung

- vermeide Spaghetti !- verteile Blöcke auf Seiten

Projekt & Schaltplanstruktur #2

Konventionen- Netznamen, Prefixe, ... - Belegung Steckverbinder- LED Helligkeiten- Kennzeichnung Schaltplanseiten- ISO Datumsformat YYYY-MM-DD- Lagenverwendung (Layout)

Konventionen Signallagen

- Texte (auch in Zwischenlagen) helfen Entwicklung und Fertigung

- Zählweise beachten (laut IPC von oben/TOP nach unten/BOTTOM) !

Konventionen Netznamen #1

Vereinfachung im Layout (netzname N$1701)

verbesserte Lesbarkeit

Vorbereitung zur Modularisierung

Anwendung der Kommandozeile (Skripte)

Vermeidung von Sonderzeichen (µ, ö, ...)

Design-Checks mit externen Werkzeugen

PWR_VREG_IN, PWR_VREG_OUT. PWR_VREG_ADJ

CPU_JTAG_TCK, CPU_JTAG_TMS

CPU_GPIO_1, CPU_GPIO_2

P3V3, N12V, GND, … (Netzklassen beachten !)

Beispiele:

Befehle in Kommandozeile:

1) route PWR_VREG_IN

2) show PWR_VREG_*

3) ripup CPU_JTAG_* CPU_GPIO_*

4) auto CPU_GPIO_*

Konventionen Netznamen #2

Befehle in Kommandozeile:

1) invoke IC1

2) show IC1

3) show X*

4) move R4

Konventionen Bauteilnamenverbesserte Lesbarkeit

Anwendung der Kommandozeile (Skripte)

Reduzierung Anzahl von Zeichen

Vermeidung von Sonderzeichen (µ, ö, ...)

Design-Checks mit externen Werkzeugen

Konventionen BauteilnamenANT ANTENNAB BUZZERBAT BATTERYC CAPACITORCA CAPACITOR_ADJUSTABLED DIODEDPH DIODE_PHOTODI DIACDIS DISPLAYF FUSEHS HEATSINKIC INTEGRATED_CIRCUITJ JUMPERJD JUMPER (for development)K RELAYKP KEYPADL INDUCTORLA INDUCTOR_ADJUSTABLELS LOUDSPEAKERLED LIGHT_EMMITTING_DIODELDA LIGHT_EMMITTING_DIODE_ARRAYM MOTORMIC MICROPHONE

N NETCHANGEROC OPTOCOUPLERQ QUARTZR RESISTORRA RESISTOR_ADJUSTABLERN RESISTOR_NETWORKRP POTENTIOMETERRPH RESISTOR_PHOTOS SWITCHT TRANSISTORTP TRANSISTOR_PHOTOTF TRANSFORMERTPT TESTPOINTTH THYRISTORTHP THYRISTOR_PHOTOTR TRIACTUB TUBEX CONNECTORXD CONNECTOR

Beispiele IC1, T1, R1, TP1, RN1

Konventionen Bauteilwertem MILLIOHMR OHMk KILOOHMM MEGAOHMG GIGAOHM

p PICOFARADn NANOFARADu MICROFARADm MILLIFARADF FARAD

n NANOHENRYu MICROHENRYm MILLIHENRYH HENRY

V VOLTm MILLIAMPEREA AMPERE

k KILOHERTZM MEGAHERTZG GIGAHERTZ

Beispiele 4k7, 4n7, 2A5, 3V3

Die Bauteilart wie Widerstand, IC, LED … ergibt sich aus Schaltplansymbol und Name:

Leitungslängen #1

ULP: length

Befehl MAEANDER 50

ULP: length

Differentielle Signale #1Befehl ROUTEDIFF

Netznamen:USB_DATA_PUSB_DATA_N

ULP: length

Differentielle Signale #2

mit ESC-Taste in normalen Route-Mode wechseln

Befehle ROUTEDIFF, VIA

ULP: length

Differentielle Signale #3Befehl MEANDER

ULP: length

Differentielle Signale #4

Befehl MEANDER

Verlauf wählen → rechte Maustaste

Differentielle Signale #5

Einstellungen max. Differenz & Gap in : DRC/MISC

Sperrgebiete #1

Befehle

WIRE, POLY,DELETE,MOVE,SPLIT,GROUP

Sperrgebiete #2

Befehle

WIRE, DELETE,MOVE,SPLIT,GROUP

Sperrgebiete #3

Befehle POLY,DELETE,MOVE,GROUP

Routen #1

Befehle ROUTE,WIRE,SPLIT,RIPUP,RATSNET,MOVE VIA,CHANGE

Routen #2

Befehle WIRE,VIANAME,RATSNET,...

Routen #3

ROUTE GNDROUTE CLK

SHOW GPIO_*

RIPUP (nicht sinnvoll !)

Aufreißen aller Netze außer:RIPUP ! GND +5V

Aufreißen bestimmter Netze:RIPUP GPIO_* JTAG_TCK

Polygone #1

Kommandozeile, Skripte und Funktionstasten verwenden !

Polygone #2

Befehl CHANGE ISO / THERMAL / ORPHAN / POUR / WIDTH, RIP @ xyz

Autorouter #1

Vorbereitungen brauchbare Ergebnisse ! Bis ca. 25% Zeitgewinn !

route alle Netze:AUTO (nicht sinnvoll)

route alles außer:AUTO ! MOTOR_ON_OFF

route nur:AUTO GPIO_*

Verwende Sperrgbieteund Sperrflächen !

Autorouter #2

Nicht schön, aber schnell !

Autorouter #3

Nicht schön, aber schnell !

Verwende Sperrgbieteund Sperflächen !

Nacharbeit nötig !

Autorouter #4Vorzugsrichtungen und Routing-Raster

Langlöcher #1

Befehle:

PAD,WIRE,NAME

Layer Millings (46)

PCB-Herstellerbenachrichtigen !

Langlöcher #2

Es gibt keinen Standard !

Kommunikation mit PCB-Hersteller (schriftlich)

Vorsicht bei Innenlagen !

siehe http://www.blunk-electronic.de/pdf/Design_Checklist_en.pdf

Abschnitt “Slitted Holes in Inner Layers”

Bohrungen zur Wärmeabfuhr #1

Lotmaske beachten !

Bohrungen zur Wärmeabfuhr #2Append-Funktion im Device Editor

Bohrungen zur Wärmeabfuhr #3

Beschichtung HAL / Au beachten

Bibliothek Struktur #1

Reduzierung Datentransfer, Ladezeiten

Grobklassifizierung aktiver, passiver, sonstiger Bauteile

Kennzeichnung eigener und fremder Bibliotheken

Zuverlässigkeit

https://github.com/Blunk-electronic/lbr_eagle/tree/master/lbr

Bibliothek Struktur #2

Bibliothek Struktur #3

Bibliothek Struktur #4

Namen der Symbole:

Verwende möglichst allgemeine Namen !

Bibliothek Struktur #5Beschreibung der Symbole:

Schreibe nur das Wesentliche !

Bibliothek Struktur #6

Namen der Gehäuse:

Verwende möglichst allgemeine Namen !

Bibliothek Struktur #7Beschreibung der Gehäuse:

Schreibe nur das Wesentliche !

Bibliothek Struktur #8

Namen der Devices:

Verwende möglichst allgemeine Namen !

Bibliothek Struktur #9Device Editor:

Bibliothek Struktur #10

Device Attribute:

Bibliothek Struktur #11

Device Attribute:

http://www.blunk-electronic.de/pdf/Design_Checklist_en.pdf

Versionskontrolle #1

link zu Git-Vorträgen

1. erleichterte Fehlersuche/Debugging

2. Archivierung von Konstruktionsdaten (CAD),

Quellcode, Dokumentation, Fertigungsdaten

(CAM) ...

3. Rückverfolgung von Änderungen

4. für Zertifizierungen (ISO 9001, IEC 61508 / 61511 /

62061, DO-178B, MIL-STD-882-E, ...)

http://www.blunk-electronic.de/pdf/git_einfuehrung.pdf

Versionskontrolle #2

1.Archivieren2.Verwalten3.Verfolgen von Änderungen4.Release/Versionen (wie z.B. V2.16.1, ...)

Es geht um Klartext (ASCII, XML, …) EAGLE speichert in XML !!!

Arbeitsstand2013-10-18

Arbeitsstand2013-10-19

Arbeitsstand2013-10-20Arbeitsstand2013-10-20

Arbeitsstand2013-10-20ReleaseVersion 1.0

Arbeitsstand2017-12-21

Arbeitsstand2017-12-31

Arbeitsstand2013-10-20ReleaseVersion 2.0

Arbeitsstand2017-12-22

Arbeitsstand2013-10-20ReleaseVersion 1.1

http://www.blunk-electronic.de/pdf/git_einfuehrung.pdf

Design for Test & Manufacturing

Versetze dich in die Lage derer, die deinen

Entwurf bauen, testen, reparieren,

dokumentieren und verkaufen müssen !!!

1.Testpunkte für Inbetriebnahme, In-Circuit-Test (ICT), Flying-Probe-Test (FPT)

2.Schaltungsstrukturen für Boundary Scan-Test

3.Minimum Diversität

4.sinnvolle Reserven vorhalten

5.Bauteile für Bediener-Interaktion mit Funktion beschriften (Stecker, LED, Potentiometer, ...)

6.Prototypen selber aufbauen

Testverfahren

Funktionstest (FT)

In-Circuit-Test (ICT)

Flying-Probe-Test (FPT)

Boundary Scan Test (BST / JTAG / IEEE1149.x)

(auch Geräte- und Systemtests möglich)

automatisch optische Inspektion (AOI)

Röntgen-Inspektion (AXI)

http://www.blunk-electronic.de/bsm/how_to_test.pdf

für bestückte Leiterplatten

Boundary ScanSchaltungstechnik:

http://www.blunk-electronic.de/de/produkte.html

CAM-Prozessor #11. Designdaten bleiben beim Entwickler !

2. Sende niemals Designdaten an einen PCB-Hersteller !

3. Sende niemals Designdaten an einen PCB-Bestücker !

CAM-Prozessor #2

Plot- und Bohrdaten Voransicht

CAM-Prozessor #3

Statistiken

Reduziere Vielfalt !

CAM-Prozessor #4

CAM-Prozessor #5

CAM-Daten liegen anschließend hier

CAM-Prozessor #6[EXCELLON]

Type = DrillStationLong = "Excellon drill station, coordinate format 2.5 inch"Init = "%%\nM48\nM72\n"Reset = "M30\n"ResX = 10000ResY = 10000;Rack = ""DrillSize = "%sC%0.5f\n" ; (Tool code, tool size)AutoDrill = "T%02d" ; (Tool number)FirstDrill = 1BeginData = "%%\n"Units = InchSelect = "%s\n" ; (Drill code)Drill = "X%1.0fY%1.0f\n" ; (x, y)Info = "Drill File Info:\n"\ "\n"\ " Data Mode : Absolute\n"\ " Units : 1/10000 Inch\n"\ "\n"

Änderungen inDatei eagle.def(Version 7.x)

Gerbv

http://gerbv.geda-project.org

Materialwirtschaft #1

Gegenwärtiger Zustand SollzustandInformationen zu Bestellnummern,

Datenblättern, Preisen, Abnahmemengen, Produktions-Status,

Lieferanten, Herstellern nicht oder chaotisch in EAGLE-Bibliotheken

vorhanden

einheitliches Schema zum Zugreifen auf diese informationen

Wenn sich Bestellnummern, Datenblätter … auf Seiten der Hersteller oder

Lieferanten ändern, müssen EAGLE-Bibliotheken aktualisiert werden.

Nur EIN Primärschlüssel zu einer externen Material-Datenbank.

Material- und Bestelllisten müssen mühsam von Hand in Excel-Tabellen geschrieben und aktualisiert werden.

Material- und Bestelllisten werden maschinell innerhalb von Sekunden

geschrieben und aktualisiert.

Leiterplatten-Bestücker kann Excel-Materiallisten nicht maschinell lesen – muß

also die Tabellen von Hand in Fertigungssystem übertragen.

Bestücker kann Materiallisten maschinell in sein Fertiungssystem einlesen.

Warenwirtschaftsystem kostet Lizenz und bindet an Hersteller

KEINE Lizenzen oder Gebühren, KEINE Bindung weil Quellcode offen

Materialwirtschaft #2

Ein CAE-System ist kein Warenwirtschaftssystem !

Part Code Attribut ist der Primärschlüssel zur externen Datenbank

externe Datenbank enthält Bestellnummern, Herstellercodes,

Datenblätter, ...

1. Vorbereitung des Part Codes in Bibliothek

2. Ausformulieren des Part Codes im Schaltplan

3. Ausführung ULP: BOM

4. Run externe SW: Stock Manager

http://www.blunk-electronic.de/products/sw/stock_manager/doc/Stock_Manager_de.pdf

Materialwirtschaft #3

1. Vorbereitung in Library

2. Ausformulieren in Schaltplan

Materialwirtschaft #4

3. Ausführung ULP: BOM

Materialwirtschaft #5

4. Run externe SW: z.B. Stock Manager

Materialwirtschaft #6Datenbank im csv-Format

Daten für die Fertigung #1

https://github.com/Blunk-electronic/eagle_CAM_processor

Gegenwärtiger Zustand SollzustandDaten für Plot/Gerber, Bohrungen, BOM, … werden mühsam in ein CAM-Archiv

zusammengetragen

nur EIN Vorgang nötig

Design-Daten (sch/brd/lbr) weichen vom Stand im CAM-Archiv ab.

Design-Daten werden synchron mit Erstellung des CAM-Archives archiviert.

PCB-Hersteller und Bestücker muß CAM-Daten deuten weil kein einheitliches

Übergabe-Format besteht

CAM-Daten werden immer auf gleiche Weise archiviert. Zulieferer müssen nur

einmal „angelernt“ werden.

Daten für die Fertigung #2

https://github.com/Blunk-electronic/eagle_CAM_processor

Shell-Skript1.2.3.4...

EAGLE

CAD / CAM – Archiv- Gerber

- Bohrdaten- BOM

- Pick & Place- Designdaten

- Dokumentation….

Wie funktioniert es ?

Tag der Wahrheit - Release:

1. Bediener startet Shell-Skript (Diese sendet Anweisungen an EAGLE.)

(Flexibilität, Automatisierung, Reproduzierbarkeit ...)

2. EAGLE exportiert Daten.

3. Shell-Skript führt weitere Aktionen aus (Zip, Datumstempel, PDF erzeugen ...)

Das Ergebnis: CAD / CAM Archiv !

Daten für die Fertigung #3$ cad/projects/eagle/BE/training/sqw> mkcam sqw.brd 2CAM file generator version 005

board file given : sqw.brdlayer count : 2

generating CAM files in directory 'cam/sqw_CAM_2014-08-11_1144' ...- layer 1 (top) ...- layer 16 (bottom) ...- silk screen ...- stop mask ...- cream mask ...- drills ...- Drills Documentation ...- plated millings ...- outline ...- documentationdimensions, measures, document ...dimension, tplace, tvalues, tdoc, documentdimension, bplace, bvalues, bdoc, documentdimension, bplace, borigin, bnames, bdoc, document …netlist ..partlist ..pick & place …converting gerber files to pdf …...

Modularisierung #1

Modularisierung #2Konsens zu Projektstruktur und Namenskonventionen

Wiederverwendbarkeit (agile HW-Entwicklung !)

Zeitersparnis (Autorouter !)

Fehlersicherheit

Netzklassen, Layerverwendung und Design Rules beachten !

Power Supply Prefix “PWR_”

ADCPrefix “ADC_”

RAMPrefix “PWR_”

CPUPrefix “CPU_”

Connectors

Modularisierung #3

Modularisierung #4Zwischenverbindungen:

EAGLE Funktion “Import Drawing” oder via „Design-Block“

via (gleicher) Netznamen

Ports s.g. “Netchanger”

Power Supply Prefix “PWR_”

ADCPrefix “ADC_”

RAMPrefix “PWR_”

CPUPrefix “CPU_”

Connectors

Modularisierung #5

SHIELD

Connector

MCU

Connector

Connector

Connector

FRONTEND

Drivers, ADC, DAC, OPAMPs, ...

Con

nec

tor

Cable

Cable

CORE

Motors, Valves, Switches, Display, Instrumentation ...

Debuging Equipment

Con

nect

or

Belegung Steckverbinder per Group-Copy-Paste

über mehrere Leiterplatten hinweg:

Modularisierung #6

Ports oder s.g. “Netchanger”

erlauben Übergänge zwischen Netzen

Anlehnung an Modulkonzept aus Verilog und VHDL

RAMPrefix “PWR_”

CPUPrefix “CPU_”

Modularisierung #7

Modularisierung #8

Modularisierung #9Designblöcke Vorschau

Modularisierung #10Designblock Beschreibung

Modularisierung #11Designblock Erstellung aus Schaltplan und Layout

Modularisierung #12Designblock Erstellung aus Schaltplan und Layout

Modularisierung #13Designblock Beschreibung

Modularisierung #14

Befehle: MODULE, PORT, INFO, DELETE, MOVE (+ Taste Strg)

Modularisierung #15

Befehle: MODULE, PORT, INFO, DELETE, MOVE (+ Taste Strg)

nicht auf Layout anwendbar !

Wann anzuwenden ?

unscharfe Anforderungen

häufig wechselnde Anforderungen

Dokumentation und Verwaltung ufert aus (Lasten/Pflichenhefte)

kurze Entwicklungszeiten (Sprint 2 bis 4 Wochen) gefordert

Vorteile:

Projekt läßt sich besser steuern gegenüber Wasserfallmodell

Rückmeldung vom Kunden innerhalb eines Sprints

weniger „Überraschungen“ bei Auslieferung des Produktes

für SW/FW-Entwicklung bleiben Ports von MCU, FPGA, CPLD … konstant

Agile HW-Entwicklung #1

http://www.blunk-electronic.de/de/consulting.html

vereinfachter HW-Entwicklung allgemein:

- Dokumentation- Logiksynthese- Materialwirtschaft

Iterationen für Nacharbeit

Agile HW-Entwicklung #2

Konzept / Anforderungen

Block-Diagramm

Schaltplan

PCB Layout

Fertigung

Test / Verifikation

Produkt

klassische vs. agile Entwicklung

Requirements

ImplementationVerification

Design Product ???

Documentation, Documentation, Documentation ...

Product !!!

Wasserfall:

agile Entwicklung:

HW Kosten

akzeptabel

moderat

sehr hoch !

akzeptabel

Kosten klassische Methode

Power Supply

Debug Circuitry

x Motor Drivers

MCU / CPU / Storage / Instrumentation

Alle Wünsche müssen in EIN Design !!! → träge → teuer → zeitintensiv !

- Erweiterungen- Änderungen- Fehlersuche

Artwork !

EIN PCB für alles !

Heater Driver

Agile Hardware #1

Power Supply

Debug Circuitry

Heizer-Driver Motor-Driver

MCU / CPU / Storage

Debug CircuitryDebug Circuitry

Debug Circuitry

Konventionen für Schnittstellen

Teile & herrsche !

- große PCBs- niedrige Anforderungen - Autorouter- Wiederverwendbarkeit- kurzfristige Änderungen - frühzeitige Materialbeschaffung je PCB- Designcheck und Testgenerierung

- parallele Entwicklung- 2 Tage / Schaltplan- 3 Tage / Layout- parallele Fertigung

SHIELD

Debug Circuitry

Agile Hardware #2

Agile Hardware #3

Power Supply

Backend

Frontend

MCU / CPU / Storage

1.Entwicklung: viele PCBA werden im Verbund getestet

2.Schaltpläne vereinen

3.Schaltplan reduzieren auf Produkt

4.Layout für Produkt erstellen

Agile Hardware #4Endprodukt !!!

http://www.blunk-electronic.de/pdf/agile_HW_development_SQ-Magazin-44.pdf

Agile Hardware #5

- Im Projekt x konnten Sprints in max. 3 Wochen durchlaufen werden

- 1,5 W Schaltplan. Layout- 1,5 W Fertigung, Dokumentation, Test

Schaltplan PCB-Layout

PCB-Fertigung

Bauteilbeschaffung

Bestückung

Test/Inbetriebnahme

Testgenerierung

Dokumentation

3 Wochen

Agile Hardware #6- CAE- Werkzeuge müssen automatisierbar sein (skriptbar):

- Löschen von Schaltplanseiten, Bauteilen und Netzen- Feststellung Verstöße gegen Konventionen (ERC/DRC in Datei in Klartext)- Erzeugung von Materiallisten, CAM-Daten- Designdaten in Klartext, ASCII, XML (nicht binär !)- Generierung Dokumentation (Sphinx)- Testgenerierung- Versionskontrolle mit Git siehe http://www.blunk-electronic.de/pdf/git_einfuehrung.pdf

- erprobt mit Autodesk-EAGLE- CERN-KiCad noch in Evaluationsphase

- XILINX-ISE/Vivado (für Logiksynthese)- Blunk electronic Stock-Manager http://www.blunk-electronic.de/products/sw/stock_manager/doc/Stock_Manager_de.pdf

- Blunk electronic Boundary Scan Test System M-1 siehe http://www.blunk-electronic.de/de/produkte.html

Agile Hardware #7Kriterien zur Auswahl eine CAE-Systems

Es sollten diese Fähigkeiten oder Funktionen vorhanden sein:

1. Versionskontrolle mit externen Werkzeugen wie Git. Die Projektdaten müssen, was Änderungen betrifft bis zum Zeitpunkt x zurückverfolgbar sein (Stichwort ISO-Zertifizierungen). Manche Systeme haben eingebaute Versionierfunktionen, die aber nachaußen kaum zugänglich sind. Versionskontrolle mit externen Werkzeugen ist nur möglich, wenn die Datenstruktur des Designsin Klartext (ASCII oder XML) vorliegt (siehe http://www.blunk-electronic.de/pdf/git_einfuehrung.pdf).

2. Designdaten müssen mit externen Werkzeugen, im einfachsten Falle mit einem Texteditor, einsehbar oder änderbar sein.Speichert das CAE-System Designs in kryptischen Binärdateien, taugt es für agile Hardware-Entwicklung nicht !

3. Skriptbarkeit: Eine CAD/CAE-Software, die ausschließlich per Mausklicks zu bedienen ist, macht die Arbeit nicht effizienter (auch wenn der Preis das verspricht). Kritische Routinejobs, wie Instanzierung, Indexierung, Designchecks, BOM-Generierung,ERC, CAM-Datengenerierung müssen automatisierbar sein, indem das Programm per Skript oder Kommandozeile angestoßen wird (z.B. in nächtlichen Build-Prozessen).

4. Projekte müssen modular bearbeitbar sein, solange die Prototypenphase besteht. Das finale Design entsteht durch Fusion der Module. Siehe dazu http://www.blunk-electronic.de/pdf/agile_HW_development_vortrag_de.pdf undhttp://www.blunk-electronic.de/pdf/agile_HW_development_SQ-Magazin-44.pdf. Das Konzept der agilen HW-Entwicklung ist relativneu, wurde aber von uns erfolgreich mit EAGLE in einer medizinischen Anwendung erprobt. Auch hier ist Automatisierung per Skripteelementar.

5. Lizenzmodell. Es greift die Methode der Mietsoftware um sich. Das heißt, solange Sie regelmäßig eine Gebühr entrichten,funktioniert das System, und Sie haben Zugang zu Ihren Designdaten. Dies bindet Sie auf Gedeih und Verderb an den Hersteller des Systems. Davon halten wir überhaupt nichts.

Rufen Sie uns doch einfach an ! Wir beraten gern. Tel: +49 361 6022 5184

Literatur #1

Printed Circuit Board Design Techniques for EMC Compliance:

A Handbook for Designers

(IEEE Press Series on Electronics Technology)

Literatur #2

Joachim FranzEMV

Störungssicherer Aufbauelektronischer Schaltungen

ISBN 3-519-10397-4

LinksPCB Herstellung:

www.jlp.de

Bauteile:

www.ax-electronic.de

Danke für Ihre Aufmerksamkeit !