Integrierte Schaltungen - ISBN 978-3-8689-4011-4 - … · 2010. 9. 23. · 4.6 Metallisierung, Planarisierung und Durchkontaktierung in integrierten Schaltungen

ÜB

ER

BL

IC

K

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Technologie integrierter Schaltungen

4.1 Wafer-Herstellung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

4.2 Lithografie und Reinraumtechnik . . . . . . . . . . . . . . . . . 166

4.3 Dotierung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

4.4 Schichttechnik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

4.5 Ätztechnik . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

4.6 Metallisierung, Planarisierung und Durchkontaktierung in integrierten Schaltungen . . . 188

4



158

Technologie integrierter Schaltungen4

EinleitungDie Prinzipien und Verfahren der Halbleitertechnologie sind die Grundlage für jedeIC-Fertigung. Auf Basis der in diesem Kapitel beschriebenen Abläufe und Technolo-

gien erfolgt in Kapitel 7 die Darstellung einiger ausgewählter Bipolar- und CMOS-Ferti-gungsprozesse, die wiederum wichtig für das Verständnis der Design- und Layout-Prinzi-pien in den Kapiteln 8–18 sind. Diese später vorgestellten Prozesse sind vor allem fürnormale Industrie-Anwendungen konzipiert und erreichen nicht den Integrationsgrad unddie Komplexität von aktuellen Mikroprozessor-Prozesstechnologien. Trotzdem werden indiesem Kapitel der Vollständigkeit halber auch die wichtigsten technologischenErweiterungen für die Prozessierung höchstintegrierter ICs beschrieben.

4

Einleitung

Das Gebiet der Halbleitertechnologie ist sehr vielseitig und erfordert oft ein großes physika-lisches Detailwissen. Die Fortschritte in Bezug auf Integrationsgrad oder Leistungsdichtebei der Entwicklung integrierter Schaltungen gingen in der Vergangenheit zumeist auf dieOptimierung von Prozesstechnologien zurück. Um das Layout einer integrierten Schaltungerstellen zu können, müssen dem Schaltungsdesigner die prozesstechnischen Möglichkei-ten und Grenzen bekannt sein. Abhängig vom Integrationsgrad, den zur Verfügung stehen-den Technologien und den gewünschten Eigenschaften der Schaltung variieren auch dieRahmendaten für das Layout. Diese stehen dem Designer als sogenannte Design-Rules zurVerfügung (siehe Kapitel 1 und Kapitel 8).

Die Herstellung einer integrierten Schaltung setzt sich aus mehreren Beschichtungs-, Dotie-rungs- und Strukturierungsschritten zusammen. Die reproduzierbare Strukturgebung der ein-zelnen Schichten erfolgt dabei über Lithografieverfahren, bei denen ein Fotoresist (Fotolack)nach selektiver Belichtung und Entwicklung als Maskierungsschicht für den eigentlichenProzessschritt dient. Das wichtigste Lithografiekonzept ist die Fotolithografie; die Bestrahlungdes Fotolacks erfolgt dabei über UV-Strahlung durch eine Strukturmaske. Da sich das Grund-prinzip der Fotolithografie am einfachsten anhand eines Prozessabschnitts erläutern lässt, istin Abbildung 4.1 solch ein grundlegender Prozessablauf (Maskenschritt) schematisch dar-gestellt. Ziel des skizzierten Arbeitsganges ist die präzise Erzeugung einer p-dotierten Diffu-sionswanne, welche z. B. einen integrierten Widerstand darstellen könnte.

LERNZIELE

Design-Rules

Fotolithografie

LERNZIELE

� Wafer-Herstellung

� Silicon-On-Insulator-Technologie

� Grundlagen der Lithografie

� Dotierung

� Schichttechnik

� Ätzen

� Planarisierung

� Kontakte und Metallisierungen

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4.1 Wafer-Herstellung

Auf dem Silizium-Wafer wird zunächst eine Oxidschicht aufgebracht (Abbildung 4.1b).Nach Auftrag und Trocknung eines Positiv-Fotolackes wird die Struktur über eine Maskemit UV-Licht bestrahlt. Der Positiv-Fotolack hat dabei die charakteristische Eigenschaft,nach der Trocknung durch UV-Licht zersetzt zu werden (im Gegensatz zu negativem Foto-lack, dieser vernetzt bei Bestrahlung!). Daher lassen sich die bestrahlten Abschnitte nachder Belichtung beim Entwickeln leicht entfernen. Als Resultat liegt eine strukturierte Lack-schicht auf dem SiO2 vor (Abbildung 4.1e). Nun wird ein Ätzmittel gewählt, das nur dieOxidschicht, nicht aber den Fotolack angreift. In den vom Fotoresist befreiten Bereichenlässt sich nun auch das SiO2 entfernen (Abbildung 4.1f). Da die Oxidschicht selektiv abge-ätzt wurde, kann der Fotolack auf dem verbliebenen SiO2 wieder abgelöst werden (Abbil-dung 4.1g). Nach diesen Strukturierungsmaßnahmen erfolgt der eigentliche Prozessschritt,die Dotierung, z. B. durch Diffusion. Dabei wird aus einer flüssigen, festen oder gasförmi-gen Quelle unter den notwendigen Temperaturen Bor in die freigelegten Bereiche ein-diffundiert (Abbildung 4.1h). Im SiO2 läuft die Diffusion des Bors nur sehr langsam ab, esschützt die nicht zu dotierenden Bereiche. Als Resultat liegt eine p-Wanne vor, deren Tiefeund Ladungsträgerkonzentration von der gewählten Diffusionsquelle, der Temperatur undder Diffusionsdauer abhängig sind.

Abbildung 4.1: Erzeugung einer Diffusionswanne als Beispiel für die Prozessfolge bei der Fertigung von integrierten Strukturen.

4.1 Wafer-HerstellungFür mehr als 95 % der weltweit verkauften integrierten Schaltungen wird Silizium (Si) alsBasis-Material verwendet. Der größte Vorteil von Silizium gegenüber anderen Halbleiter-materialien ist – neben einer guten Verfügbarkeit in Form von Quarzsand (SiO2) – vor allemdie Eigenschaft, ein stabiles Eigenoxid zu bilden. Dadurch kann mit niedrigem prozesstech-nischen Aufwand eine Maskierungsschicht für die Lithografie erzeugt werden. Im Folgendenwerden sowohl die Herstellung klassischer Silizium-Wafer als auch die Grundlagen fürmoderne Silicon-On-Insulator-Substrate vorgestellt.

4.1.1 Klassische Silizium-Technologie

Um die für eine Produktion erforderlichen hochreinen und einkristallinen Wafer zu erhalten,sind eine Vielzahl von Fertigungs- und Reinigungsschritten erforderlich. In Abbildung 4.2 isteine Übersicht über die einzelnen Prozessabschnitte bei der Si-Wafer-Herstellung dargestellt.

Abbildung 4.1:


Silicon-On-Insulator

4.1.1 Klassische Silizium-Technologie

Silizium-Substrat SiO2 -Erzeugungdurch Oxidation(Schichttechnik)

Aufschleudern vonPositiv-Fotoresist(Schichttechnik)

Belichtung desFotoresists durch Maske(Lithografie)

Entwicklung desFotoresists

Entfernen des SiO2aus den unbedecktenFlächen (Ätztechnik)

Entfernung desFotoresists (Ätztechnik)

Diffusion (Dotierung) Diffusionswanne

a b c

d e f

g h i


160


Im ersten Schritt wird der Quarzsand in einem Lichtbogenofen über eine Reduktion mitKohlenstoff zu Silizium prozessiert. Dieser Vorgang lässt sich durch folgende Reaktions-gleichung beschreiben:

(4.1)

Der Prozess erfolgt bei Temperaturen über dem Schmelzpunkt von Silizium (1413 °C). DieReinheit des Siliziums beträgt im Anschluss ca. 96 %–99,9 %; für eine Verwendung alsAusgangsmaterial für monokristalline Wafer ist dies nicht ausreichend. Daher wird dasSilizium-Rohmaterial in einem zweiten Schritt mit Chlorwasserstoff versetzt, wodurch sichbei Temperaturen um 300 °C flüssiges Trichlorsilan ausbildet:

(4.2)

Aufgrund unterschiedlicher Siedetemperaturen der Verunreinigungen lassen sich dieseüber einen speziellen Kondensations- und Heizaufbau nahezu vollständig vom SiHCl3trennen.

In einem sich anschließenden CVD-Schritt (Chemical Vapour Deposition, siehe Abschnitt4.4.2) wird das hochreine Trichlorsilan über eine Reaktion mit zugeführtem Wasserstoff beiüber 1000 °C aus dem gasförmigen Zustand in polykristallines Silizium umgewandelt. Diechemische Reaktion entspricht dabei Gleichung (4.2) in umgekehrter Richtung. Das Sili-zium weist nun einen Verunreinigungsgrad

161


wird stets der Bereich unter dem bereits einkristallinen Silizium aufgeschmolzen, um sichwiederum beim Abkühlen an der darüberliegenden Kristallstruktur anzulagern. Mithilfe desZonenschmelzens lässt sich einkristallines Silizium höchster Reinheit erzeugen. Allerdingslässt dieses Verfahren wegen der Schwerkraft nur die Herstellung von monokristallinen Stä-ben mit relativ geringen Durchmessern zu (200 mm).

Abbildung 4.2: Prozessablauf der Wafer-Fabrikation nach der Reinigung des Silizium-Ausgangsmaterials. Nähere Erläute-rungen im Text (Fotos: Wacker Chemie AG, München, und Siltronic AG, München).

Nach dem Czochralski-Prozess oder dem Zonenschmelzen liegt das Silizium als einkristal-liner und zylinderförmiger Barren, der sogenannte Ingot, vor. Dieser muss nun auf einengeeigneten Durchmesser abgeschliffen und in die einzelnen Wafer zersägt werden. DasSägen erfolgt entweder mit einer Innenlochsäge (Abbildung 4.2e) oder über spezielleDrahtsägen, bei denen durch den parallelen Einsatz mehrerer Drähte eine Vielzahl vonWafern gleichzeitig abgetrennt werden kann.

Abbildung 4.2:

Ingot

aa

bb

cc

dd

ee

ff

gg

hh

ii

jj

kk


162


Nach dem Abrunden der Wafer-Kanten mit einer Diamantfräse erfolgt die Glättung derdurch das Sägen beschädigten Wafer-Oberflächen. Der erste Schritt ist hierbei das Läppen(Abbildung 4.2g). Die Wafer werden zwischen zwei rotierenden Platten eingespannt undmithilfe von Läppmitteln mechanisch geglättet. Die im Läppmittel eingesetzten Pulver-materialien sind zumeist Al2O3 oder SiC; der Durchmesser orientiert sich an demgewünschten Abtrag und wird während des Läppprozesses zu kleineren Körnungen hinverändert, sodass die Oberflächenrauheit anschließend ca. ±2 µm beträgt. Während desgesamten Läppschrittes werden etwa 50 µm Silizium abgetragen [2].

Im Anschluss erfolgt ein nasschemischer Ätzschritt (siehe Abschnitt 4.5.1), um die Rauig-keiten aus dem Läppprozess zu entfernen. Dafür wird ein Gemisch aus Salpetersäure(HNO3), Flusssäure (HF) und Essigsäure (C2H4O2) verwendet. Der eigentliche Ätzvorgangläuft nach folgendem Muster ab: Das Silizium wird zunächst über die Salpetersäure oxi-diert und liegt auf dem Wafer als SiO2 vor; dieses wird anschließend von der Flusssäureentfernt. Die Essigsäure dient zur Verdünnung und Einstellung der Ätzrate. Beim Ätzenwerden 40 µm – 50 µm Silizium vom Wafer abgetragen [2].

Mit dem Chemisch-Mechanischen Polieren (Chemical-Mechanical Polishing, CMP) der oberenWafer-Seite erfolgt der letzte Schritt zur Gewährleistung einer hochwertigen Silizium-Oberfläche. Dabei werden die Wafer unter Beigabe eines Gemisches aus NaOH und feinenSiO2-Partikeln (ca. 10 nm) poliert. Durch die beim Polieren entstehende Wärme bilden sichOH--Ionen, die die Oberfläche des Wafers oxidieren. Durch die SiO2-Nanopartikel wirddiese Oxidschicht mechanisch wieder entfernt. Im Resultat ergibt sich eine spiegelnde unddefektfreie Oberfläche.

Den Abschluss bilden die Reinigung und Endkontrolle; der fertige Wafer lässt sich nun alsBasis-Material für die IC-Fertigung einsetzen. Durch Dotierung-, Beschichtungs- und Ätzpro-zessschritte (siehe Abschnitt 4.2–4.6) können dabei eine große Zahl identischer integrierterSchaltungen auf dem Wafer realisiert werden. Die meisten Arbeitsgänge erfolgen parallel füralle Chipstrukturen auf dem gesamten Wafer, wodurch die Prozesskosten für den einzelnenChip mit größerem Wafer-Durchmesser sinken. In Abbildung 4.3 ist ein 300 mm Wafer nachder Chipprozessierung dargestellt.

Abbildung 4.3: 300 mm Wafer mit 45 nm Chipstrukturen der Firma INTEL (Foto: INTEL, Inc.).

4

Läppen

Chemical-Mechanical Polishing CMP

Abbildung 4.3:

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Wafer mit 300 mm Durchmesser und einer Dicke von 775 µm sind heutzutage der Standardfür große Stückzahlen. Durch das Bestreben, die Kosten pro Chip zu senken, geht der Trendinzwischen jedoch zu noch größeren Durchmessern; die großen Chiphersteller Intel,Samsung und TSMC haben sich zum Ziel gesetzt, ab dem Jahre 2012 die Fertigung aufWafer mit 450 mm Durchmesser umzustellen [8]. In Tabelle 4.1 sind einige Richtwerte füraktuell in der Produktion eingesetzte Wafer zusammengestellt [4].

Tabelle 4.1

4.1.2 SOI – Silicon On Insulator

Bei integrierten Schaltungen wird normalerweise nur eine dünne Schicht des Silizium-Wafers genutzt, die durch einen PN-Übergang vom Halbleiterkristall isoliert ist. Deshalb ent-stand schon sehr früh der Wunsch, die aktive Halbleiterschicht durch eine echte Isolationvom Trägersubstrat zu trennen. Bei der Silicon-On-Insulator-Technologie (SOI) wird für die Inte-gration der Bauelemente nur eine dünne monokristalline Silizium-Schicht verwendet. DieSchichtdicke kann dabei in weiten Grenzen von 10 nm bis hin zu einigen Mikrometern ein-gestellt werden. Unterhalb dieser Schicht liegen eine isolierende Ebene – zumeist SiO2 mitDicken von 50 nm – 1 µm – und das tragende Substrat. Die einzelnen Transistoren sind somitin vertikaler Richtung durch die Oxidschicht begrenzt, in lateraler Richtung erfolgt oft eineBeschränkung durch ein dickes Feldoxid. Die Bauelemente sind damit im Idealfall vollstän-dig von einem isolierenden Bereich eingefasst (Abbildung 4.4). Der Einsatz der SOI-Technikbietet viele Vorteile in Hinsicht auf die Performance von integrierten Schaltungen. Im Gegen-satz zur klassischen Bulk-Technologie grenzen die tieferen Diffusionsgebiete direkt an dievergrabene Isolationsschicht, wodurch ein PN-Übergang und damit die Leckströme zumSubstrat entfallen. Durch die vollständige Isolation von Bauelementen kann das Auftretenvon Latch-Up-Effekten (siehe Abschnitt 8.6.2) nahezu ausgeschlossen werden; zudem lassensich parasitäre Größen wie z. B. Substratkapazitäten oder vertikale Dioden- und Transistor-strukturen deutlich verringern. Damit sind SOI-Schaltungen vor allem bei höheren Tempe-raturen und Frequenzen gewöhnlichen Silizium-basierten ICs überlegen. Während die Tem-peraturobergrenze für die Bulk-Silizium-Technologie unter 200 °C liegt, können SOI-Bauelemente bei Temperaturen von bis zu 300 °C verwendet werden.

Eigenschaften von Silizium-Wafern nach [4]

Tabelle 4.1

4.1.2 SOI – Silicon On Insulator

Silicon-On-Insulator-Technologie SOI

Wafer-Typ (mm) 100 125 150 200 300

Abweichung Durchmesser(mm)

±0,5 ±0,5 ±0,3 ±0,2 ±0,2

Dicke (µm) 525±25 625±25 675±25 725±25 775±25

Durchbiegung (µm) 15 20 25 30 50

Fehlorientierung (°) ±2 ±2 ±2 ±2 ±1


164


Abbildung 4.4: Silicon On Insulator.

Um die SOI-Technologie breit einsetzen zu können, ist die Verfügbarkeit von erschwing-lichen Substraten erforderlich. Im Folgenden sollen die wichtigsten Herstellungsverfahrenvon SOI-Substraten erläutert werden.

Beim Bond-and-Etchback-SOI-Verfahren (BESOI) werden zwei oxidierte Silizium-Wafer an denOxidschichten bei erhöhten Temperaturen aufeinander gepresst (Abbildung 4.5), wobei esdurch auf atomarer Ebene wirkende Van-der-Waals-Kräfte zu einer Verbindung kommt(Wafer-Bonding). Der obere Wafer wird nun durch mechanisches Abtragen wie Läppen undPolieren auf eine Dicke von ca. 3 µm (für Bipolar-Schaltungen auch bis zu 10 µm) redu-ziert. Über einen kontrollierten Ätzschritt kann die Silizium-Schicht nun auf Dicken zwi-schen 50 nm und 1 µm eingestellt werden. Die Dicke der isolierenden SiO2-Schicht wiede-rum kann durch eine kontrollierte Oxidation der Ausgangswafer innerhalb gewisserGrenzen eingestellt werden, minimale Oxiddicken liegen bei ca. 1 µm.

Abbildung 4.5: Bond-and-Etchback-SOI-Verfahren (BESOI).

Das Separation-by-Implantation-of-Oxygen-Verfahren (SIMOX) beruht auf der Ionenimplantationvon Sauerstoff in einen Silizium-Wafer (mehr zur Ionenimplantation in Abschnitt 4.3.1). DieIonen werden in eine Tiefe von 0,1–1 µm implantiert, wodurch sich eine vergrabene SiO2-Schicht ausbildet. Anschließend müssen die zerstörten Gitterstrukturen des Siliziums überder SiO2-Ebene durch einen Temperschritt ausgeheilt werden. Optional erfolgt danach einÄtzprozess, um Schichtdicken unter 100 nm zu erreichen (Abbildung 4.6).

Abbildung 4.6: Das Separation-by-Implantation-of-Oxygen-Verfahren (SIMOX).

Der Smart-Cut-Prozess kann als Weiterentwicklung des BESOI-Verfahrens betrachtet werden.Ausgangsmaterialien sind wieder zwei oxidierte Silizium-Wafer (Abbildung 4.7). In einender beiden Wafer – dem sogenannten Seed-Wafer – werden Wasserstoff-Ionen in eine vorge-

4

Abbildung 4.4:

Bond-and-Etchback-SOI BESOI

Abbildung 4.5:

Separation-by-Implantation-of-Oxygen SIMOX

Abbildung 4.6:

Smart-Cut

Silizium-Substrat

Feldoxid SiO -Isolationsschicht2

Silizium-Substrat

Feldoxid SiO -Isolationsschicht2

SiO2

Ätzen / Polieren

SOI-Wafer

a b c

TemperungImplantation

Sauerstoff-Ionen

Silizium-Film

Wafer

OxidschichtOxidschicht

Wafer

a b

165


gebene Tiefe implantiert. Anschließend erfolgt wie beim BESOI-Prozess die Verbindung derbeiden Wafer über einen Wafer-Bondschritt. Durch eine sich anschließende Temperung beica. 500 °C platzt das Silizium an der mit Wasserstoff-Ionen angereicherten Schicht ab. Übereine zweite Temperung werden die Kristallschäden ausgeheilt. Im Gegensatz zum BESOI-Prozess werden nicht für jeden SOI-Wafer zwei Silizium-Wafer benötigt, da der Seed-Wafernoch einmal aufbereitet und für einen weiteren Smart-Cut-Prozess eingesetzt werden kann.

Abbildung 4.7: Der Smart-Cut-Prozess.

Eine weitere Variante der SOI-Substratherstellung auf Basis des Wafer-Bondings ist dasEltran-Verfahren (Epitaxial layer transfer), bei dem der Seed-Wafer mit einer mehrlagigenSchicht aus porösem Silizium und nachfolgender Silizium- und SiO2-Schicht versehen ist.Nach dem Wafer-Bonden entstehen mechanische Spannungen in der Struktur, sodass derSeed-Wafer mit einem Hochdruckwasserstrahl an der porösen Schicht abgetrennt werdenkann (Abbildung 4.8).

Abbildung 4.8: Eltran-Verfahren.

Neben den oben vorgestellten Verfahren gibt es noch diverse andere Möglichkeit, SOI-Schichten zu erzeugen; viele Verfahren haben aber zurzeit nur Laborreife oder werden fürNischenlösungen eingesetzt. Sehr vielversprechend sind Rekristallisationsverfahren, beidenen eine polykristalline Silizium-Schicht auf einem Isolator aufgebracht und anschlie-ßend über gezielte Wärmezufuhr, z. B. mit einem Laserstrahl, rekristallisiert wird.

Abbildung 4.7:

Eltran-Verfahren

Abbildung 4.8:

Rekristallisationsverfahren

Handle-Si-Wafer

Seed-Si-Wafer

Oxidierte Wafer Ionenimplantation

H+

Wafer-Bonding

Temperung Abplatzen des Wafers Polieren und Ätzen

Seed-Si-Wafer

Seed-Si-Wafer

a b c

d e f

Handle-Si-Wafer

Seed-Si-Wafer

Seed-Si-Wafer

Handle-Si-Waferporöses Si

SiO2

Wasserstrahl

Ätzen und AnnealingTrennung der Wafer

Ausgangswafer Wafer-Bonding

Epi-Silizium

a b

c d


166


4.2 Lithografie und ReinraumtechnikBei der Herstellung integrierter Schaltungen erfolgt, wie oben bereits erwähnt, eine Vielzahlvon Dotierungs-, Beschichtungs- und Ätzschritten; für die Strukturierung kommen lithografi-sche Verfahren mithilfe der aus dem Schaltungslayout generierten Masken zum Einsatz. DasGrundprinzip wurde bereits am Kapitelanfang anhand von Abbildung 4.1 kurz beschrieben.In Abbildung 4.9 ist ein weiterer fotolithografischer Verfahrensablauf – hier zur Strukturie-rung einer Leiterbahnebene – schematisch dargestellt. Ausgangspunkt ist der vollständigmetallisierte Wafer. Die Strukturierung erfolgt mithilfe eines Fotoresists, der über die Maskebelichtet wird. Die belichteten Bereiche vernetzen durch die Einwirkung der UV-Bestrahlung(hier Negativlack, siehe Abschnitt 4.2.1). Bei der Entwicklung wird der Fotolack in den unbe-lichteten Bereichen wieder abgelöst, sodass über den sich anschließenden Ätzschritt dieMetallisierung unterhalb der freigelegten Gebiete entfernt werden kann. Als Resultat ergibtsich nach Ablösung des ausgehärteten Fotolacks die gewünschte Leiterbahnstruktur.

Im Folgenden sollen die grundlegenden Prinzipien der Lithografie und der dabei zum Ein-satz kommenden Vorrichtungen und Materialien kurz erläutert werden.

Abbildung 4.9: Erzeugung einer Leiterbahnstruktur mittels Fotolithografie unter Verwendung von Negativ-Fotolack.

4

4.2 Lithografie und Reinraumtechnik

Entwicklung

Abbildung 4.9:

Metallisierung auf oxidiertemSilizium-Substrat

Fotolack-Auftrag

Belichtung durch Maske Entwicklung des Fotolacks

Ätzen des Metalls Ablösen des entwickeltenFotolacks

a b

c d

e f

167


4.2.1 Fotoresist

Eine wichtige Komponente der fotolithografischen Strukturierung ist der Fotoresist bzw.Fotolack. Fotolacke sind aus Materialien aufgebaut, deren chemische Eigenschaften durcheine Belichtung geändert werden. Der nach einer Belichtung und Entwicklung verblei-bende und strukturbestimmende Anteil des Fotoresists muss gegen nachfolgende Arbeits-gänge wie z. B. das Ätzen darunterliegender Schichten oder eine Ionenimplantation stabilbleiben. Die Wahl der Wellenlänge der Beleuchtungsquelle und der Empfindlichkeits-bereich des Fotolacks müssen aufeinander abgestimmt sein, wobei die Wellenlänge derentscheidende Faktor für die minimal auflösbare Strukturgröße ist (siehe Abschnitt 4.2.2).

Generell unterscheidet man Positiv- und Negativ-Fotolack. Bei Negativ-Fotolack werdendurch eine Bestrahlung Bindungen aufgebrochen, die sich anschließend in einer chemischstabileren Form neu strukturieren. Ein auf den jeweiligen Fotolack abgestimmter Entwicklerentfernt die nicht belichteten Bereiche, während der chemisch veränderte Fotoresist aufdem Schaltungsaufbau erhalten bleibt; anschließend können die weiteren Strukturierungs-maßnahmen erfolgen.

Bei Positiv-Fotolack verhält es sich genau umgekehrt: Die belichteten Bereiche könnenanschließend leicht entfernt werden und die unbelichteten Bereiche bleiben erhalten. Inder kommerziellen IC-Fertigung werden zumeist Positiv-Fotolacke eingesetzt, da diese her-stellungsbedingt eine höhere Auflösung gewährleisten können.

Fotolacke basieren im Allgemeinen auf Kohlenwasserstoffverbindungen und bestehen nebendem Lösungsmittel aus einem oder mehreren Matrixmaterialien und lichtempfindlichenAnteilen.

Hinweis

4.2.1 Fotoresist

FotoresistFotolack

Entwickler

Hinweis

Es sei an dieser Stelle betont, dass die weiter unten beschriebenen Methoden und Ent-wicklungen für die Realisierung kleinstmöglicher integrierter Strukturen von unter100 nm nur für einen Teil der industriellen Fertigung integrierter Schaltungen vonBedeutung sind. Dabei handelt es sich hauptsächlich um digitale Mikroprozessoren mithöchsten Ansprüchen an die Performance. Für die Realisierung der meisten integriertenSchaltungsfunktionen – vor allem bei ASICs und analogen Schaltungen – sind Prozessemit Bauteilabmessungen zwischen 350 nm und 2 µm völlig ausreichend. Manchmalsind zudem Schaltungen für höhere Versorgungsspannungen gewünscht; dadurch sindauch in aktuellen Technologiekonzepten 3-µm-Prozesse nicht ungewöhnlich.

In Kapitel 8 werden vier einfache Prozesse vorgestellt, die später als Grundlage für dieLayout-Beschreibungen und Design-Beispiele dienen; diese Prozesse kommen durch-weg mit weniger als 13 Maskenschritten und einer begrenzten Anzahl von Beschich-tungs- und Strukturierungsarbeitsgängen aus, sind aber trotzdem in nahezu identischerForm im industriellen Einsatz.


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Der Auftrag des Fotoresists erfolgt gewöhnlich in flüssiger Form mithilfe einer Schleuder-beschichtung. Dabei wird der Fotoresist zunächst in der Mitte des Wafers aufgeträufelt;durch eine anschließende schnelle Rotation (ca. 5000 min–1) des Wafers ergibt sich diegleichmäßige Verteilung. Beim Aufschleudern dampft ein Großteil des Lösungsmittels ab,die Dicke der Lackschicht beträgt ca. 0,5 – 1,5 µm. Um alle Lösungsmittel-Rückständevollständig zu entfernen, erfolgt im Anschluss an das Aufschleudern ein Wärmeschritt(Prebake). Nach der Belichtung (siehe Abschnitt 4.2.2) und der Entwicklung schließt sichfür die meisten Fotolacke ein zweiter Wärmeschritt an (Postbake), wodurch die ver-bleibende Lackstruktur weiter verfestigt wird und so als Maske für sich anschließende Pro-zesse wie Ätzen oder eine Ionenimplantation genutzt werden kann.

Bei anspruchsvollen Prozessen wird vor dem Auftrag des eigentlichen Fotoresists noch eindünner Haftvermittler aufgetragen. Dies geschieht entweder ebenfalls über eine Schleuder-beschichtung oder mittels CVD; der Haftvermittler ist idealerweise nur wenige Atomlagendick. Vor dem Auftrag wird der Silizium-Wafer getempert, um an der Oberfläche gebun-dene Wassermoleküle zu entfernen (Dehydration Bake).

Um den verfestigten Fotolack nach dem eigentlichen Arbeitsschritt ebenfalls wieder zu ent-fernen (Strippen), kommen – je nach Art und Beanspruchung des Lackes – einfache Lösungs-mittel (z. B. Aceton), Nassätzverfahren oder Trockenätzprozeduren (RIE, siehe Abschnitt4.5.2) zum Einsatz.

4.2.2 Maskentechnik und Belichtung

In Abbildung 4.10 ist eine Übersicht über die verschiedenen fotolithografischen Verfahrendargestellt. Der Weg vom Layout einer integrierten Schaltung bis hin zu der eigentlichenBelichtung des Fotolacks auf der IC-Struktur lässt sich auf unterschiedliche Art und Weiserealisieren.

Herstellung der Masken

Der klassische Ablauf sieht zunächst den Transfer der einzelnen Entwurfsebenen auf einenZwischenträger vor, dem sogenannten Retikel. Die durch das Schaltungslayout bestimmte geo-metrische Struktur wird dabei auf einen mit Chrom beschichteten Träger aus Quarzglas über-tragen. Dabei wird die Chrom-Schicht auf dem Quarzträger ganzflächig mit Fotolack bedeckt;anschließend erfolgt die Belichtung der gewünschten Bereiche über eine Anordnung aus rech-nergesteuerten Blenden mit einem sogenannten Muster-Generator (Pattern-Generator) odermittels eines Elektronenstrahls. Beim Einsatz eines Elektronenstrahls ist die Verwendungeines entsprechend angepassten Fotolacks notwendig. Nach der Belichtung erfolgen die Ent-wicklung des Fotolacks und der Ätzschritt zum Entfernen des Chroms in den freigelegtenBereichen. Im Resultat liegen die geometrischen Muster auf dem Retikel in einem Größen-verhältnis von 4:1, 5:1 oder 10:1 im Vergleich zu der gewünschten Strukturgröße vor.

Für die Herstellung der eigentlichen Masken wird die Retikel-Struktur mithilfe des Step-and-Repeat-Verfahrens mehrfach auf einen weiteren chrombeschichteten Quarzträger übertragen.Dabei erfolgt über mehrere nacheinander ausgeführte Belichtungsschritte die Abbildung derRetikel-Geometrie auf den mit Fotolack beschichteten Maskenträger. Nach jedem Belichtungs-schritt wird die spätere Maske derart in x- und y-Richtung verschoben, dass nach der Entwick-lung und dem sich anschließenden Ätzschritt eine Vielzahl gleicher Strukturen symmetrischauf der Maske vorliegt. In Abbildung 4.11a wird ein Ausschnitt aus einer Leiterbahnmaske füreine einfache digitale Schaltung gezeigt.

4

PrebakePostbake

Dehydration Bake

StrippenRIE

4.2.2 Maskentechnik und Belichtung

Herstellung der Masken

Retikel

Pattern-Generator

Step-and-Repeat

169


Abbildung 4.10: Verschiedene Verfahren der Fotolithografie.

Neben dem Einsatz eines Step-and-Repeat-Generators besteht auch die Möglichkeit, dieMaske direkt mit einem Elektronenstrahl zu strukturieren und nicht den Umweg über dasRetikel und den Masken-Stepper zu gehen.

Abbildung 4.11: Metallisierungsmaske (a) und die zugehörige Chipstruktur (b) einer einfachen Inverter-Frequenzteiler-Schaltung. Durch die Vervielfältigung der einzelnen Chipstrukturen auf einer Maske lassen sich viele Chips gleichzeitig neben-einander prozessieren (Fotos: TU Braunschweig, Institut für Halbleitertechnik).

Abbildung 4.10:

Abbildung 4.11:

Wafer-Stepping

optischerMasken-zeichner

Masken-Stepping

Proximity-Belichtung

Projektions-belichtung

Figuren auf Resistoberfläche

1:1 Maske

10:1- bzw. 5:1- bzw. 4:1-Retikel

Figurendaten

Kontakt-belichtung

Wafer-Stepping

optischerMasken-zeichner

Masken-Stepping



Figuren auf Resistoberfläche

1:1 Maske

10:1- bzw. 5:1- bzw. 4:1-Retikel

Figurendaten

Kontakt-belichtung

Elektronen-strahl-schreiber

a

b


170


Belichtung

Man unterscheidet in der praktischen IC-Fertigung im Wesentlichen drei Belichtungsver-fahren, um die Strukturen der in den vorangegangenen Arbeitsschritten gefertigten Maskeauf den mit Fotolack bedeckten Wafer zu übertragen (Abbildung 4.12).

Bei der Kontaktbelichtung wird die Maske in direkten Kontakt mit dem Silizium-Chipgebracht und anschließend belichtet. Die Maskenstruktur lässt sich so unmittelbar im Ver-hältnis 1:1 auf den Fotolack übertragen, allerdings kann sich durch Verunreinigungen odernicht ideale Prozessführung leicht eine Beschädigung der Maske bzw. der Lackschicht aufdem Silizium ergeben. Daher kommt dieses Verfahren in der IC-Fertigung mit großenDurchsätzen nur selten zum Einsatz.

Durch die Gewährleistung eines Abstandes von wenigen Mikrometern zwischen Maske undChip kann dieser Nachteil umgangen werden. Dies geschieht bei der Abstands- oder Proximity-Belichtung. Allerdings nimmt man dabei eine Reduktion des Auflösungsvermögens in Kauf,wodurch dieses Verfahren nur für Strukturen über 3 µm eingesetzt werden kann.

Mithilfe eines Linsensystems erlaubt die Projektionsbelichtung trotz einer vollständigenTrennung von Maske und Chip eine 1:1-Abbildung der Maskenstrukturen auf die belackteChipoberfläche. In der Praxis kann als Alternative zur separaten Maskenfertigung direktdas Retikel als Prozessmaske genutzt werden; die Retikelabmessungen werden durch dasLinsensystem verkleinert auf dem Wafer abgebildet. Dabei wird also nicht eine groß-flächige Maske mit vielen identischen Strukturen verwendet, sondern es erfolgt analogzum Step-and-Repeat-Prozess bei der Maskenfertigung eine sukzessive Belichtung der ein-zelnen Chipstrukturen auf dem Wafer hintereinander (Wafer-Stepping).

Abbildung 4.12: Möglichkeiten der Belichtung bei der Fotolithografie.

Aufgrund von Beugung ist die minimal auflösbare Strukturbreite bmin bei der Belichtungdurch die Wellenlänge der Lichtquelle begrenzt. Für die Projektionsbelichtung lässt sichbmin angeben zu

(4.3)

Der Vorfaktor k beinhaltet verschiedene prozessbedingte Faktoren wie die Auflösungs-eigenschaften des Fotoresists oder den Kohärenzgrad des Lichts. Typische Werte für kliegen zwischen 0,6 und 0,8. Neben der Wellenlänge ist die numerische Apertur NA für dasAuflösungsvermögen entscheidend. Diese ergibt sich aus den geometrischen Abmessungendes Belichtungsaufbaus zu

4

Belichtung

Kontaktbelichtung

Abstands- Proximity-Belichtung

Projektionsbelichtung

Wafer-Stepping

Abbildung 4.12:

numerische Apertur NA

Kontakt-belichtung



Linse

Maske

FotolackWafer

Kontakt-belichtung



Linse

Maske

FotolackWafer

a b c

( )minb k

NAλ

=

171


(4.4)

wobei α der Hälfte des objektseitigen Öffnungswinkels entspricht (Abbildung 4.13). Fürden Brechungsindex n gilt für Luft in herkömmlichen Belichtungssystemen n = 1. In derPraxis liegen die Werte für die numerische Apertur um 0,6.

Abbildung 4.13: Geometrische Anordnung bei der Projektionsbelichtung.

Ein weiteres wichtiges Merkmal der Belichtungsprozedur ist die Tiefenschärfe (Depth ofFocus, DOF), die notwendigerweise höher als die Dicke des Fotolacks sein muss. Die Tiefen-schärfe lässt sich durch folgenden Ausdruck bestimmen:

(4.5)

Für die meisten Prozesse gilt dabei k2 £ 0,5. Die industriell hauptsächlich eingesetzten UV-Belichtungsquellen sind Quecksilberdampflampen mit 436 nm bzw. 365 nm Wellenlängeoder Excimer-Laser mit 248 nm (KrF) bzw. 193 nm (ArF). Für die Fertigung hochintegrierterMikroprozessoren sind Strukturgrößen von 32 nm unter Verwendung von 193 nm Belich-tungswellenlänge industrieller Standard [10]; durch eine weitere gezielte Optimierung desBelichtungsaufbaus und der Masken lassen sich auch Strukturen unter 30 nm realisieren.

Es gibt eine Vielzahl von Methoden, die Auflösung kleinster Strukturen bei der Verwen-dung einer Belichtungswellenlänge von 193 nm zu erreichen. So können mithilfe der soge-nannten Schrägbeleuchtung, bei der die Lichtquelle nicht punktförmig, sondern beispiels-weise als Ring oder Quadrupol ausgebildet wird, höhere Beugungsordnungen in die zubelichtenden Bereiche gelangen und es ergibt sich eine höhere Lichtintensität in den Rand-gebieten. Bei phasenschiebende Masken wird die Auflösung über eine gezielte destruktiveInterferenz zwischen zwei nebeneinanderliegenden zu belichtenden Strukturen erhöht.Eine verbreitete Realisierungsform ist die Attenuated-Phasenmaske; hierbei wird dieChrom-Struktur zwischen zwei lichtdurchlässigen Bereichen auf der Maske durch eineBeschichtung ersetzt, die teilweise Licht durchlässt und gleichzeitig eine Phasenverschie-bung um 180° gewährleistet. Dadurch kommt es zu einer destruktiven Interferenz zwischendem gedrehten Licht aus dem teildurchlässigen Bereich und den unerwünschten Einstrah-lungen aus den für eine Belichtung vorgesehenen Zwischenräumen. Auf diese Weise kannder Unterschied der Lichtintensität zwischen zu belichtenden und idealerweise belich-tungsfreien Abschnitten und damit die Auflösung des gesamten Belichtungsprozesseserhöht werden. Eine weitere Reduktion der minimal auflösbaren Strukturbreite lässt sichdurch die Erhöhung der numerischen Apertur erreichen. Mit Luft als Medium zwischen

sinNA n= ⋅ α

Abbildung 4.13:

Depth ofFocus DOF

Schrägbeleuchtung

phasenschiebende Masken

Attenuated

f

d

f

d

AB α

α

punktförmigeQuellen

LinseBlende

Bildebene

B’A’

( )2 2DOF k

NA

λ=±


172


dem Silizium-Substrat und der Projektionslinse gilt stets NA 0 1; durch den Einsatz vonFlüssigkeiten mit einem höheren Brechungsindex (z. B. Wasser mit n = 1,44) lassen sichauch höhere Werte erreichen. Für die Zukunft setzen die führenden Chiphersteller auf denEinsatz von Flüssigkeiten mit Brechungsindices über 2, um kleinere Strukturgrößen mög-lich zu machen (Immersionsbelichtung).

Neben dem Einsatz von Elektronenstrahlen für die Strukturierung von Retikel- und Masken-sätzen besteht auch die Möglichkeit einer direkten und maskenfreien Lithografie der Einzel-chips, wodurch Strukturgrößen unter 25 nm aufgelöst werden können. Für eine Massenferti-gung ist die direkte Elektronenstrahl-Lithografie aufgrund der zeitintensiven Prozedur nichtgeeignet, für die Herstellung von Prototypen oder Kleinstserien kann sich hierdurch abereine Kostenersparnis ergeben, da die teure Herstellung der Masken entfällt.

Für eine weitere Reduktion der Wellenlänge wird für die Zukunft ein breiter Einsatz vonRöntgenstrahlung in Betracht gezogen. Allerdings stehen dabei dem Vorteil von Wellen-längen unter 50 nm (idealerweise 0,1–1 nm) massive verfahrenstechnische Problemegegenüber: Bei der Bereitstellung von Maskenbeschichtungen kann nicht auf die klassischeChrom-Beschichtung zurückgegriffen werden, Standardverfahren wie die Verwendung vonProjektionsgeräten lassen sich nicht von der UV-Belichtung auf Röntgenstrahlen übertra-gen. Wie bei der Elektronenstrahl-Lithografie sind zudem spezielle Fotolacke erforderlich.Röntgenlithografie wird von großen Herstellern intensiv vorangetrieben und wird voraus-sichtlich in den nächsten Jahren zum Einsatz kommen.

Abbildung 4.14: Mittels Nano-Imprint-Lithografie strukturierter Fotolack auf Silizium. Für die Aufnahme mittels Raster-elektronenmikroskopie wurde der Fotolack mit einer 20 nm Goldschicht bedeckt (Foto: TU Braunschweig, Institut für Halb-leitertechnik).

Eine gänzlich andere Methode zur Strukturierung von Silizium-Bauelementen ist die Nano-Imprint-Lithografie (NIL), mit der auch unter Verwendung von Quecksilberlampen Strukturenvon wenigen Nanometern realisiert werden können. Hierbei wird ein vorstrukturierterund transparenter Stempel in einen flüssigen Negativ-Fotoresist gedrückt; anschließenderfolgt die Belichtung der gesamten Schicht, wodurch sich eine ausgehärtete Stufenstruk-tur im Fotolack ergibt (Abbildung 4.14). Über einen nachfolgenden isotropen Ätzschrittwird der Fotolack aus den tiefer gelegenen Bereichen vollständig entfernt, während diedickeren Lackschichten nur in der Höhe reduziert werden. Im Anschluss können weitereArbeitsgänge wie Ätz- oder Implantationsschritte in den freigelegten Gebieten erfolgen. Die

4

Immersionsbelichtung

Abbildung 4.14:

Nano-Imprint-Lithografie NIL

173


minimalen Strukturabmessungen sind dabei nur durch den Stempel begrenzt. Um kleinsteAbmessungen realisieren zu können, kommen bei der Stempelerstellung völlig neueMethoden zum Einsatz. Ein Beispiel für die Herstellung feinster Linienstrukturen miteinem Abstand von 5 nm beruht auf einem Mehrschichtensystem aus zwei unterschied-lichen Materialien. Die Mehrlagenstruktur wird gespalten, die seitliche Oberfläche derSpaltkante kann über einen Nassätzprozess mit unterschiedlichen Ätzraten an den verwen-deten Schichtmaterialien strukturiert werden [9]. Ein industrieller Einsatz dieser Technikin der IC-Fertigung ist derzeit allerdings noch nicht absehbar.

4.2.3 Reinräume

Um Verunreinigungen bei der Fertigung von ICs oder der Herstellung der Wafer zu vermei-den, erfolgt die gesamte Prozesstechnik in besonders klassifizierten Reinräumen. In Abhän-gigkeit von der Empfindlichkeit des jeweiligen Prozessschrittes sind unterschiedliche Rein-heitsgrade in den Prozessstätten notwendig. Die Klassifizierung der Reinräume entsprichtgenormten Standards; die zurzeit gebräuchlichste, aber seit 2001 ungültige US-Einteilung(US FED STD 209E) unterscheidet Reinräume der Klasse 10, Klasse 100 oder Klasse 10.000,wobei sich die Klassennummer auf die Anzahl von Partikeln > 0,5 µm je Kubikfuß (ft3)bezieht; jede Klasse beinhaltet darüber hinaus vorgeschriebene maximale Partikelzahlen fürandere Teilchengrößen. Die neue internationale Norm DIN EN ISO 14644-1 bezieht sich aufeine Volumeneinheit von 1 m3 und erfasst zusätzliche Reinheitsklassen. Für Reinräume derStufe ISO 1 finden sich in einem Kubikmeter Luft maximal 10 Teilchen > 0,5 µm. Ein Rein-raum der neuen Klasse ISO 3 entspricht der Klasse 1 des alten US-Standards.

Neben den für die Fertigung notwendigen Maschinen und Ausgangsmaterialien sind diearbeitenden Menschen in den Laborräumen selber eine nicht zu vernachlässigende Quellefür Partikelverschmutzungen. Dabei variiert die Höhe der Partikelabgabe in weiten Gren-zen zwischen weniger als 1⋅106 Partikeln pro Minute bei einer sitzenden Beschäftigung bishin zu über 1⋅107 Teilchen pro Minute bei schwerer körperlicher Belastung [2]. Beschäftigtein Reinräumen tragen spezielle Kleidung, um die Abgabe von Verschmutzungen zu redu-zieren; bei vielen Schritten des Wafer-Handlings wird zudem versucht, durch den Einsatzvon Robotern Verschmutzungen zu vermeiden.

Neben der ständigen Luftfilterung in Reinräumen werden noch andere bauliche Maßnah-men unternommen, um die erforderliche Reinheit der Prozessumgebung zu gewährleisten.Pumpenstände der Vakuumanlagen werden außerhalb der Reinräume betrieben; Prozess-gase, deionisiertes Wasser und Druckluft werden extern bereitgestellt und über Zuleitungenin den Reinraum eingebracht. Beschäftigte können die Laborräume nur über Personal-schleusen betreten; Materialien und Chemikalien werden dem Fertigungsbereich überkleine Versorgungsschleusen zugeführt.

Lithografieprozesse können nicht bei Tageslicht durchgeführt werden, da eine gewisse Emp-findlichkeit der eingesetzten Fotolacke auch für die niedrigen Wellenlängen des sichtbarenSpektrums gegeben ist. Daher erfolgen lithografische Arbeitsgänge in speziellen Gelblicht-räumen, wodurch eine unerwünschte Belichtung des Fotolacks vermieden werden kann.

Da die Zähigkeit von Fotolacken empfindlich von der Luftfeuchtigkeit und Temperaturabhängt, müssen in Reinräumen diese beiden Parameter ebenfalls äußerst konstant gehaltenwerden.

4.2.3 Reinräume


174


4.3 DotierungWie in Kapitel 3 deutlich gemacht wurde, sind unterschiedlich dotierte Halbleitergebietedie Grundlage für alle Halbleiterbauelemente. Bei der Dotierung von Silizium kommenheutzutage vor allem die Elemente Phosphor, Arsen und Antimon (Donatoren für die n-Dotierung) sowie Bor (Akzeptoren für die p-Dotierung) zum Einsatz.

Man unterscheidet im Wesentlichen zwei Verfahren, die Ionenimplantation und die thermi-sche Diffusion. Im Folgenden werden die beiden Verfahren kurz erläutert.

4.3.1 Ionenimplantation

Bei der Ionenimplantation werden die durch ein Plasma ionisierten gasförmigen Dotierstoffeüber ein elektrisches Feld zum Wafer hin beschleunigt, sodass sie die Silizium-Oberflächedurchschlagen und in das Substrat eindringen. Die Beschleunigungsspannungen liegendabei im Allgemeinen zwischen ca. 10 kV und 700 kV. In Abbildung 4.15 ist der Aufbaueiner Ionenimplantationsanlage skizziert. Neben der Beschleunigungsstrecke und den überE- und B-Felder wirkenden Linsen und Ablenkungseinheiten ist vor allem der bogenförmigeMassenseparator von Bedeutung. Mit diesem werden unerwünschte Verunreinigungen oderSpaltprodukte über die Masse und die Ladung von den eigentlichen Dotierstoffen getrennt.

Abbildung 4.15: Prinzipskizze einer Ionenimplantationsvorrichtung.

Die Ionenimplantation ermöglicht sehr genau einstellbare und gleichmäßig dotierte Gebiete.Im Gegensatz zur Diffusion ist es möglich, die maximale Konzentration von Dotierstoffennicht an der Oberfläche des Siliziums, sondern in einem wählbaren Abstand im Inneren desSubstrats zu erzeugen. Die Verteilung des implantierten Dotierstoffs im Substrat lässt sichdurch eine Gauß-Verteilung beschreiben (siehe nächster Abschnitt 4.3.2 zur Diffusion),wobei das Verteilungsmaximum durch die kinetische Energie der Dotierstoffe eingestelltwerden kann. Nach dem eigentlichen Implantationsschritt folgt stets ein Wärmeschritt bei500 °C – 1000 °C, um das durch den Ionenbeschuss beschädigte Kristallgitter wiederherzu-stellen (Ausheilen). Für die Realisierung von dotierten Wannen wird die einfache Implanta-tion mit einer anschließenden Diffusion (Drive-In, siehe unten) kombiniert.

4

4.3 Dotierung

Ionenimplantation thermi-sche Diffusion

4.3.1 Ionenimplantation

Abbildung 4.15:

AusheilenDrive-In

Massenseparator

BeschleunigungsstreckeelektrischeAblenkung

Magnetlinse

Kathode

Wafer

Massenseparator

BeschleunigungsstreckeelektrischeAblenkung

Magnetlinse

Kathode

Wafer

Elektrode

175

4.3 Dotierung

Vor einer Ionenimplantation in Silizium wird stets ein dünnes Streuoxid aufgewachsen.Dadurch lässt sich das sogenannte Channeling verhindern, bei dem die implantierten Ionendurch die Freiräume im atomaren Gitter sehr tief in das Substrat eindringen (abhängig vonder Kristallorientierung des Siliziums).

Bei hohen Integrationsgraden und komplexen Prozesstechnologien hat sich die Ionenimplan-tation aufgrund der höheren Präzision und der variablen Möglichkeiten zur Einstellung vonDotierstoffprofilen zum Standardverfahren der Dotierung entwickelt. Allerdings sind auchdie Kosten für Implantationsprozesse relativ hoch, sodass – wenn technisch möglich – beider Schaltungsproduktion noch oft auf reine Diffusionsprozesse zurückgegriffen wird.

4.3.2 Diffusion

In der Halbleitertechnologie können über eine Eindiffusion von Dotierstoffen aus festen,flüssigen oder gasförmigen Quellen gezielt dotierte Bereiche erstellt werden, d. h., dieDiffusion ist ein eigenständiger Prozessschritt bei der IC-Fertigung. Zusätzlich gelten dieGesetzmäßigkeiten der Diffusion ebenso für alle thermisch belasteten dotierten Gebiete, diemittels Ionenimplantation erzeugt werden, wodurch den Diffusionsmechanismen an sichin allen Arten von dotierten Gebieten eine entscheidende Bedeutung zukommt.

Der Begriff Diffusion ist allgemein als ein Überbegriff für Platzwechselvorgänge von Atomenzu verstehen. Es gibt eine Vielzahl von unterschiedlichen Diffusionsmechanismen, wobei inder Halbleitertechnologie die Leerstellen- und die Zwischengitterdiffusion von Bedeutung sind.Bei der Leerstellendiffusion bewegen sich Fremdstoffe oder Gitteratome über Fehlstellen imKristallgitter, während bei der Zwischengitterdiffusion kleinere Atome durch die regulärenZwischenräume des intakten Gitters hindurchdriften.

Allgemein lassen sich Diffusionsvorgänge durch das 1. Fick'sche Gesetz beschreiben:

(4.6)

Hierbei ist Jz mit [Jz] = m–2s–1 der Materiefluss entlang einer Wegkoordinate z. Das Formel-

symbol c steht für die Konzentration ([c] = Atome/m3). Allgemein beschreibt das 1. Fick’scheGesetz den Teilchenstrom eines Materials entlang einer vorgegebenen Richtung in Abhängig-keit von einem Konzentrationsgefälle. Der Proportionalitätskoeffizient D mit der Einheit m2/sheißt Diffusionskoeffizient und ist ein Maß für die Geschwindigkeit, mit der sich ein Stoff A ineinem Stoff B fortbewegt. Diffusionskoeffizienten sind stark von der Temperatur abhängig,üblicherweise werden sie daher in folgender Form als Teil einer Arrhenius-Gleichung ange-geben:

(4.7)

Hierbei ist D0 eine Stoffkonstante und W die Bewegungsaktivierungsenergie eines null-dimensionalen Fehlers innerhalb eines Atomgitters (z. B. eine Gitterleerstelle oder ein inter-stitiell eingelagertes Atom). In Abbildung 4.16 ist das Arrhenius-Diagramm verschiedenerDiffusionskoeffizienten in Silizium zu sehen. Wenn man Gleichung (4.6) mit folgendem Aus-druck – der Kontinuitätsgleichung – kombiniert:

(4.8)

z

dcJ D

dz=−

0·W

kTD D e−

=

zc dJt dz

∂=−

∂

StreuoxidChanneling

4.3.2 Diffusion

Leerstellen Zwischengitterdiffusion

1. Fick'sche

Diffusionskoeffizient

Arrhenius-Gleichung


176


bei dem die zeitliche Änderung eines Konzentrationsprofils über die räumliche Änderungdes Materieflusses beschrieben wird, so erhält man das 2. Fick'sche Gesetz:

(4.9)

Diese Gleichung ist der Standardansatz für die Berechnung vieler Diffusionsprofile, sowohlbei Diffusionsproblemen in der Legierungs- oder Konstruktionswerkstofftechnik als auchbei der Berechnung von Diffusionsprofilen dotierter Bereiche in der Halbleitertechnologie.Die für die Halbleitertechnik am häufigsten verwendeten Lösungsansätze sind:

(4.10)

(4.11)

Abbildung 4.16: Diffusionskonstanten einiger Elemente in Silizium.

Als Beispiel für die Berechnung eines Diffusionsprofils soll hier ein praxisrelevantesModell dienen: die Diffusion in einen Halbleiterkristall aus einer unerschöpflichen Quelle.An der Oberfläche des zu dotierenden Gebietes steht damit in festem, flüssigem oder gas-förmigem Zustand eine nicht begrenzte Menge eines Dotierstoffes zur Verfügung.

2

2

c d dc d cD D

t dz dz dz

⎛ ⎞∂= =⎜ ⎟

⎝ ⎠∂

2

0,

zDt

c A B e d−ξ= + ξ∫

2

4zDt

Ac e

t

−

=

4

2. Fick'sche Gesetz

Abbildung 4.16:

6 7 108 9 11 12 136 7 108 9 11 12 1310-20

10-12

10-16

10-14

10-10

10-8

10-18

600 50070090011001300 800

1412

°C

GaAl

BIn

Gruppe - IIIElemente

AsP

Sb

Gruppe - VElementeC

O

Aus(2)

Aus(1)

Fe

H

NiCu

Si-Eigen-diffusion

Ge

T °C( )

Dm

s)

(2

-1

10 /T 1/K-4 ( )

Li

Integrierte Schaltungen - Grundlagen, Prozesse, Design, Layout4 Technologie integrierter SchaltungenEinleitung4.1 Wafer-Herstellung4.1.1 Klassische Silizium-Technologie4.1.2 SOI – Silicon On Insulator

4.2 Lithografie und und Reinraumtechnik4.2.1 Fotoresist4.2.2 Maskentechnik und Belichtung4.2.3 Reinräume

4.3 Dotierung4.3.1 Ionenimplantation4.3.2 Diffusion

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Integrierte Schaltungen - *ISBN 978-3-8689-4011-4* - … · 2010. 9. 23. · 4.6 Metallisierung, Planarisierung und Durchkontaktierung in integrierten Schaltungen

Integrierte Schaltungen - ISBN 978-3-8689-4011-4 - … · 2010. 9. 23. · 4.6 Metallisierung, Planarisierung und Durchkontaktierung in integrierten Schaltungen