吉本雅彦超高信頼性 VLSI システムのためのディペンダブル ......Vstep ' V Probe point) PFE Circuits 図4 オンチップモニタの回路・レイアウト

1

「ディペンダブル VLSIシステムの基盤技術」

平成 20年度採択研究代表者

吉本雅彦

神戸大学大学院工学研究科・教授

超高信頼性 VLSIシステムのためのディペンダブルメモリ技術

§１．研究実施の概要

・研究のねらい：

システム LSI においては SRAM の大容量化が進み、現在では総トランジスタ数の 90%以上を占

めるに至っている。そのため、LSIの動作マージンは組み込み SRAMが支配する。そこで、本研究

では、ディペンダブルなＳＲＡＭ技術の開発を目的とし、マージン不良を出さない設計技術、不良

予知診断技術、不良回避技術、SoCプラットフォームへの展開技術、統合試作、システムレベル検

証技術の６つの側面から設計技術を研究する。

・研究の概要：

１）不良予知、検出、回避までの一貫したＳＲＡＭの信頼性向上のためのディペンダビリティメモ

リ技術開発を行うとともに、それを SoC設計に発展させ、２）ディペンダブル SoCプラットフォーム技

術開発を実施する。また、３）実応用（車載応用）におけるメモリシステムのコスト・性能・消費電力と

ディペンダビリティのトレードオフを明確にする。

・研究進捗状況：

①マージン不良最小化設計技術（耐ソフトエラー、耐ＮＢＴＩ）、不良予知診断技術（オンチップモ

ニター、ＢＩＳＴ）、不良回避技術（ＱｏＢメモリ、細粒度動的電圧制御）、SoC プラットフォームへの

展開技術（フレキシブル電源ネットワーク）の開発において、合計６チップのＴＥＧについて、設

計を完了した。また、車載応用時のＳＩＬ評価のための、故障注入技術を組み込んだ自動車エン

ジンシステム向けの CPU モデルベース協調シミュレーション(PILS:Processor-In-the Loop

Simulation)環境を構築した。

②発展テーマとして、耐タンパ拡張フレキシブル電源ネットワーク、耐タンパ暗号鍵生成技術、デ

ィペンダブルＯＳ協調型ＶＬＳＩアーキテクチャの３テーマの開発に早期着手した。

平成 21 年度

実績報告

2

・今後の見通し：

Ｈ２１年度の残りとＨ２２年度において、マージン不良最小化設計技術、不良予知診断技術、不

良回避技術、細粒度動的電圧制御、SoC プラットフォームへの展開技術対応の６つのＴＥＧの評

価および改良設計と車載応用 CPU モデルベース協調シミュレーションを実施する。また、発展テ

ーマを前倒しで加速する。

§２．研究実施体制

（１）研究代表者グループ

①研究分担グループ長：吉本雅彦（神戸大学、教授）

②研究項目：

・マージン不良最尐化技術として、耐ＮＢＴＩ回路技術の開発

・フィールドでのチップ内加速試験による不良予知診断技術の開発

・ＱｏＢ・ＲＡＭを用いた不良回避技術の開発。

・統合技術による自律型ディペンダブルメモリシステムの開発

・ディペンダブルＯＳ協調型ＳｏＣアーキテクチャの開発

（２）共同研究グループ１

①研究分担グループ長：永田真（神戸大学、教授）

②研究項目：

・チップ内モニタリングによる不良予知診断技術の開発


・耐タンパ性拡張フレキシブル電源ネットワークの開発

（３）共同研究グループ２

①研究分担グループ長：布上裕之（株式会社ルネサステクノロジ、主管技師）

②研究項目：

・細粒度電圧制御による不良回避技術の開発

・ディペンダブルメモリシステムのハードウエアプラットフォームの開発


・暗号鍵生成技術の開発

・耐タンパ性拡張フレキシブル電源ネットワークの開発

（４）共同研究グループ３

①研究分担グループ長：於保茂（株式会社日立製作所、主管研究員）

3

②研究項目：

・システムレベル検証技術の開発

§３．研究実施内容

（文中に番号がある場合は§４（４－１）に対応する）

・研究項目：図１にしたがって研究項目を記述する。①マージン不良を出さない設計技術として、

耐ソフトエラー技術と耐ＮＢＴＩ回路設計技術を開発する。②フィールドでの不良予知診断技術とし

て、チップ内電圧モニタリングによる方法（予知方式１）とチップ内加速試験による方法（予知方式

２）を開発する。③不良回避技術として、新規提案の QoB (Quality of Bit)メモリ技術（回避方式１）

と、不揮発メモリを組み合わせた細粒度電圧制御技術（回避方式２）を開発する。④次に上記を

SoC プラットフォームへ展開するためのディペンダブルシステム技術開発を実施する。その要素開

発項目は以下の４つである。１）細粒度で電源電圧をプログラムできるフレキシブル電源ネットワー

クの開発、２）電源ノイズフィルタリングによる電磁環境性能の向上と耐タンパ拡張フレキシブル電

源ネットワークの開発、３）SRAMの不良ビット発生のランダム性に着目したチップ固有 IDを用いた

耐タンパ技術の開発、４）ディペンダブルOSと協調動作する拡張ディペンダブルLSIアーキテクチ

ャの開発である。

⑤上記①②③および④の１）を用いた統合試作により、自律型ディペンダブルメモリシステム（自律

的に不良を予知し不良回避できるＶＬＳＩメモリシステム）を開発する（統合試作１：図２）。また、前

記統合試作１と④の２）３）４）の統合により拡張型ディペンダブルシステム LSI を開発する。⑥上記

開発技術のシステムレベル検証として、ＣＰＵモデルベースのハードウエア/ソフトウエア協調シミュ

レーション(Virtualization)を実施する。これにより、実応用におけるメモリシステムのコスト・性能・消

費電力とディペンダビリティのトレードオフを明確にする。

各研究項目の相互関連各研究項目の相互関連

発展テーマ

①マージン不良最小化技術①マージン不良最小化技術

②－２：チップ内加速試験による予知診断（予知方式２）

②－１：チップ内モニタリングによる予知診断（予知方式１）

③－２：細粒度電圧制御による不良回避（回避方式２）

③－１：QoB RAM による不良回避（回避方式１）

Virtualizationによる車載応用検証

④－3：暗号鍵生成技術開発

②不良予知診断技術②不良予知診断技術 ③不良回避技術③不良回避技術

⑥システムレベル検証⑥システムレベル検証

①－１耐Instability設計技術

共研２共研２GG

代表者代表者GG

共研３共研３GG

共研１共研１GG


④－2：耐タンパ性拡張フレキシブル電源ネットワーク開発共研２共研２GG

①－２耐ソフトエラー技術


④－4：DEOS協調VLSIアーキテクチャ開発



⑤統合試作⑤統合試作

⑤－２：拡張ディペンダブルシステムLSI開発代表者代表者GG 共研１共研１GG 共研２共研２GG

⑤－１：自律型ディペンダブルメモリLSI開発代表者代表者GG 共研１共研１GG 共研２共研２GG


④④SoCSoCプラットフォームへの展開プラットフォームへの展開

④－1：フレキシブル電源ネットワーク開発共研２共研２GG

































各研究項目の相互関連各研究項目の相互関連

発展テーマ




























































・・DVFSDVFS

・・ConfigurationConfigurationControlControl

・・ReplacementReplacementControlControl

FineFine--Grain DynamicGrain Dynamic

Control UnitControl Unit

OnOn--chip Monitorschip Monitors

VoltageVoltage

MonitorMonitorAgingAging

MonitorMonitorTemperatureTemperature

MonitorMonitor

Change VChange V

ReconfigureReconfigure

ReplaceReplace

Memory BankMemory BankChange FChange F

①－１①－１

②－１②－１

③－２③－２③－１③－１

⑤－１⑤－１

⑥⑥ 車載システムレベル検証車載システムレベル検証

④－１④－１Flexible Supply NetworkFlexible Supply Network

自律型ディペンダブルメモリシステム自律型ディペンダブルメモリシステム

Logic CircuitsLogic Circuits

②－２②－２

BIST for BIST for

AccelerationAcceleration

①－２①－２・・DVFSDVFS

・・ConfigurationConfigurationControlControl

・・ReplacementReplacementControlControl

FineFine--Grain DynamicGrain Dynamic

Control UnitControl Unit

OnOn--chip Monitorschip Monitors

VoltageVoltage

MonitorMonitorAgingAging

MonitorMonitorTemperatureTemperature

MonitorMonitor

Change VChange V

ReconfigureReconfigure

ReplaceReplace

Memory BankMemory BankChange FChange F

①－１①－１

②－１②－１

③－２③－２③－１③－１

⑤－１⑤－１

⑥⑥ 車載システムレベル検証車載システムレベル検証

④－１④－１Flexible Supply NetworkFlexible Supply Network

自律型ディペンダブルメモリシステム自律型ディペンダブルメモリシステム

Logic CircuitsLogic Circuits

②－２②－２

BIST for BIST for

AccelerationAcceleration

①－２①－２

図１各研究項目の相互関連図２自律型ディペンダブルメモリシステム

4

・Ｈ２１年度研究進捗状況のまとめ：

①マージン不良最小化技術

＃H21年度のマイルストーン：

１）ソフトエラーレートのシミュレーションによる予測方式の検討

２）シミュレーションとの合わせこみのためのＳＥＲ評価用 SRAMTEG を設計・試作

３）耐 NBTI回路を搭載した SRAMTEG設計・試作

＃H21年度進捗：

１）雑音電流 I(t)抽出のための３次元シミュレータの導入完了。評価中。

２）ＳＥＲ評価用 SRAMTEG を設計完了（図３）。試作完了。評価中。

３）耐 NBTI 回路をＢＩＳＴ回路（②－２：チップ内加速試験による方法（予知方式２））に統合

して設計完了。試作中。

②不良予知診断技術

②－１：チップ内電圧モニタリングによる予知診断（予知方式１）「共同研究グループ１」


オンチップ・モニタ機構の設計と試作

＃H21年度進捗：

１）複数のオンチップ・モニタ３）とメモリマクロを搭載したＴＥＧ設計と試作完了（図４）。

２）ＢＩＳＴ機能とオンチップ・モニタ機構の協調による、環境変動と動作不良の評価を完了。

設計仕様・e-shuttle 65nm CMOS (7層メタル)・4.2mm x 4.2mm

機能概要・ソフトエラー対策6Tr. SRAM (512kb)・通常6Tr. SRAM (512kb)・7Tr./14Tr. QoB SRAM(1024kb)

試作目的・QoB SRAM及びソフトエラー対策6Tr. SRAMのSER (Soft Error Rate)を実測，

シミュレーション結果の検証を行う．

図３設計完了したソフトエラーレート評価ＴＥＧ

5

300 m

6000 m

PFE*モジュールを 300 m ピッチで20個配置（60 channel)*Probing Front End

50 m

110 m

1.5V用 1.0V用 0.0V用

Vb

VstepV

Probe point

PFE Circuits

300 m

6000 m

PFE*モジュールを 300 m ピッチで20個配置（60 channel)*Probing Front End

50 m

110 m

1.5V用 1.0V用 0.0V用

50 m

110 m

1.5V用 1.0V用 0.0V用

Vb

VstepV

Probe point

PFE Circuits

Vb

VstepV

Probe point

Vb

VstepV

VstepV

Probe point

PFE Circuits

図４オンチップモニタの回路・レイアウト

②－２：チップ内加速試験による方法（予知方式２）「代表者グループ」


加速試験周辺回路（BIST）と大容量メモリを接続した加速試験 RAMの設計と試作

＃H21年度の進捗：

１）加速試験周辺回路（BIST）と大容量メモリを接続した加速試験 RAMの設計完了。試作完

了。

２）ＢＥＲモデル開発のためのＢＥＲモデル化 TEG を設計完了。試作完了。

③不良回避技術

③－１：ＱｏＢ・ＳＲＡＭ（回避方式１）「代表者グループ」


デコーダや低電源電圧センスアンプなどの周辺回路設計とＱｏＢＲＡＭマクロを接続し、試

作・評価する。


１）ＱｏＢ・ＲＡＭマクロの試作および評価完了（図５）。電源電圧下限を 0.12V改善した。

２）高信頼性モードへの高速移行のための一括コピー機能ＴＥＧの試作完了。高速なモード

移行技術を確立できた。

３）ＱｏＢ・ＲＡＭのマルチプロセサへの応用技術開発に着手し、マルチコア環境におけるデ

ィペンダブルメモリ応用へのフィージビリティ研究を実施した。

6

③－２：細粒度電圧制御による不良回避（回避方式２）「共同研究グループ２」


細粒度電圧制御回路を適用した SRAM の各要素回路ブロックの基本回路設計、試作、評

価する。


１）細粒度動的電圧制御方式の基本検討および 128kbit SRAMの設計および試作完了。

２）フィールドでの動的電圧制御を

するためのモニタ機能を検証す

るためのチップ設計および試作

完了（図６）。

3232--kb SRAM blockkb SRAM block

(128 rows x 8 columns x 32 bits/word)(128 rows x 8 columns x 32 bits/word)

6464--kb SRAMkb SRAM



610 µm

24

0 µ

m

65-nm process



6464--kb SRAMkb SRAM



610 µm

24

0 µ

m

65-nm process

1.0E-05

1.0E-04

1.0E-03

1.0E-02

1.0E-01

1.0E+00

0.2 0.3 0.4 0.5

VDD (V)

BE

R

First fail

@0.35V

First fail

@0.47V

0.12V

65nm process,

measured

1.0E-05

1.0E-04

1.0E-03

1.0E-02

1.0E-01

1.0E+00

0.2 0.3 0.4 0.5

VDD (V)

BE

R

First fail

@0.35V

First fail

@0.47V

0.12V

65nm process,

measured

BERの実測評価

電源電圧下限を電源電圧下限を0.12V0.12V改善！改善！

1.0E-05

1.0E-04

1.0E-03

1.0E-02

1.0E-01

1.0E+00

0.2 0.3 0.4 0.5

VDD (V)

BE

R

First fail

@0.35V

First fail

@0.47V

0.12V

65nm process,

measured

1.0E-05

1.0E-04

1.0E-03

1.0E-02

1.0E-01

1.0E+00

0.2 0.3 0.4 0.5

VDD (V)

BE

R

First fail

@0.35V

First fail

@0.47V

0.12V

65nm process,

measured

BERの実測評価

電源電圧下限を電源電圧下限を0.12V0.12V改善！改善！

図５ 65nmプロセスによるＱｏＢＲＡＭの試作と評価結果

図６モニタチップのプロット図

モニタブロック１

モニタブロック２

SRAM + BIST SRAM + BIST

SRAM + BIST SRAM + BIST

7

モニタ

フレキシブル電源ネットワーク+SRAM

モニタ

フレキシブル電源ネットワーク+SRAM

④ＳｏＣプラットフォームへの展開

④－１：フレキシブル電源ネットワーク開発


ハードウエアプラットホームとして、フレキシブル電源ネットワークの要素回路ＴＥＧ設計と試

作。


１）フレキシブル電源ネットワーク（電源遷移コントロール回路を内蔵）の回路設計、試作し、

基本評価を完了した。（図７、図８）

２）プログラマブル制御回路への論理実装ツール基本機能設計を完了した。

⑤Virtualizationによる車載応用検証「共同研究グループ３」


CPU モデルベースのハードウェア/ソフトウェア協調シミュレーション（Virtualization）における

故障注入技術と検証環境構築を開発する。


CPUモデルベースのハードウェア/ソフトウェア協調シミュレーションにおける故障注入技術の

開発及び検証環境の構築完了（図９）。Fault Case Generatorの方式仕様を開発し、動作フロ

ー仕様を策定完了した。

図８動作検証用 TEG

かいｒ

プログラマブル制御回路

SRAM-1

(動的電源制御機能付)

制御信号

フレキシブル電源ネットワーク

電源供給

電源制御論理

PPSW-N

SRAM-N

(QoB)不揮発メモリ

制御回路構成情報

論理回路実装ツール

DC/DC

コンバータ

電源供給

マルチ電源供給

PPSW-1

図７フレキシブル電源ネットワークの基本構成

8

さらに発展テーマ（下記３件）についても早期着手を行い、Ｈ２２年度以降の研究の準備を整え

た。④－２：「耐タンパ拡張フレキシブル電源ネットワーク」については、オンチップ及びオフチッ

プで観測される電源ノイズ１）と動作不良および電磁ノイズ漏洩に関する予備実験を完了した。２）

④－３：「耐タンパ暗号鍵生成技術」については、SRAM の電源電圧依存性を持ったプロセスバラ

ツキに起因するランダムビット不良の事前評価・暗号鍵生成方式検討を実施した。④－４：「ディペ

ンダブルＯＳ協調型ＶＬＳＩアーキテクチャ」については、ディペンダブル OS と故障検知ハードウエ

アとのインタフェース仕様の策定を完了した。

以上のように、Ｈ２１年度は６つのＴＥＧ設計を完了し試作を実施した。なお、評価はＨ２２年度

初めに完了するのでその評価結果はＨ２２年度内に報告する。それにより、多くの知見が得られる

ものと期待される。そして、多くの研究項目で研究を加速したことにより、計画以上に研究が進展し

た。また、発展テーマについても早期着手を実施した。

§４．成果発表等

（４－１）原著論文発表

論文詳細情報

１．Mitsuya Fukazawa, Masanori Kurimoto, Rei Aakiyama, Hidehiro Takata, and Makoto Nagata,

“Experimental Evaluation of Dynamic Power Supply Noise and Logical Failures in

図９自動車エンジン制御におけるシステムディペンダビリティ評価のための CPU モデルベ

ースのハードウェア/ソフトウェア協調シミュレーション環境の構築（Virtualization）

9

Microprocessor Operations,” IEICE Trans. Electron., Vol. E92-C, No. 4, pp. 475-482, Apr. 2009.

DOI: 10.1587/transele.E92.C.475

２．Tetsuro Matsuno, Daisuke Kosaka, and Makoto Nagata, “Modeling of Power Noise Generation

in Standard-Cell Based CMOS Digital Circuits,” IEICE Trans. Fundamentals., Vol. E93-A, No. 2,

pp. 440-447, Feb.2010. DOI: 10.1587/transfun.E93.A.440

３．Tetsuro Matsuno, Daisuke Kosaka, and Makoto Nagata, “Reference CMOS Circuits and Test

Structures for Evaluation of Dynamic Noise in Power Delivery Networks,” Japanese. J. Appl.

Phys., Vol. 49, No. 04DE01, pp. 1-5. Apr. 2010. DOI: 10.1143/JJAP.49.04DE01

（４－２）知財出願

CREST研究期間累積件数（国内 5件）

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吉本 雅彦 超高信頼性 VLSI システムのためのディペンダブル ......Vstep ' V Probe point) PFE Circuits 図4 オンチップモニタの回路・レイアウト

吉本雅彦超高信頼性 VLSI システムのためのディペンダブル ......Vstep ' V Probe point) PFE Circuits 図4 オンチップモニタの回路・レイアウト