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Proprietary to PALTEK CORPORATION
PCI Expressアドイン・カードの構成選択と基板設計の要点
PALTEK Corporation
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AGENDA
! PCI Expressハードウェア構成! アドインカードシステム構成! PCI Express専用PHYチップ GL9714! PIPEインターフェース構成! 配線仕様の検討とプリント基板設計! PCI Expressの評価
PCI-SIG PCI Express Configuration Space Testing PCI-SIG Electrical Testing
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PCI Expressハードウェア構成
PCI Express リンク
物理層
データリンク層
トランザクション層
PMA
PIPEインターフェース
アプリケーションI/F
①PHY内蔵
Virtex-4 FX
②Virtex-4
Spartan-3
②専用PHYGL9714
PC
I-Exp
ress
の層構成
MAC
PCS
③ASIC
FARADAY
ロジカル物理層
電気的物理層
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1.PHY内蔵FPGAによるハードウェア構成
! PHY内蔵FPGAによる1チップソリューション 高速トランシーバ内蔵FPGAによるPHY機能とコアロジックによるMAC層機能を1チップで実現
メリット 基板設計時間の短縮と基板配線効率の最適化（PIPEの削減） 統合開発環境による一元化かれた設計手法（システム回路設計） 1チップ化1コード設計によるマルチレーン設計手法 コアロジックを使った拡張性
PCI Expressスイッチ/
Root ComplexプロセッサーIPコア
MAC/PCS上位2層
高速トランシーバブロック
PIPE LikePHY/MAC
インターフェース
拡張機能
5
2.PHY+FPGAによるハードウェア構成
! 専用PHYチップ+FPGA による完全なPCI-Expressの実現 外部専用PHY（PMA+PCS+専用マクロ）を用いて完全なPCI-Express機能を提供
メリット PCI Expressの専用マクロ搭載（Elastic, レシーバステータス, etc) MAC層デバイスの幅広い選択とコスト低減 回路設計期間の短縮(レジスタ設定でのオペレーション制御) 標準インターフェースの採用(PIPE) リスクの分散
PCI-Expressスイッチ/
Root Complexプロセッサー
高速トランシーバブロック
PIPE PHY/MAC
インターフェース
拡張機能
専用PCSハードマクロ
FPGAPHYチップ
IPコアMAC/PCS上位2層
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3. ASICによるハードウェア構成
! ASICによる1チップソリューション ASICを用いた1チップによるユーザーシステム独自のハードウェア構成の実現
メリット 量産化コストの大幅な低減 独自システムの構築（BGAピン配置や特定機能の搭載） 高いセキュリティーシステムの実現 基板設計効率の向上
PCI-Expressスイッチ/
Root Complexプロセッサー
拡張機能
PCS PMAMAC上位2層
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PALTEK社製アドインカードシステム構成
GL9714PCIe PHY
SPARTAN-3
XC3S4000-FG900
PCIe Edge (4Lane)
XCF16P
JTAGConnector
Push ButtonProgram
PIPE ProbingPAD
7 Seg. LED2 pieces
ConfigStatusLED
DIP SW8 pole
FPGADebug3.3V
3.3V SMBus (FPGA Slave)
2.5V SMBus (FPGA Master)
SUB-Board
Push SW3 pieces
DDRSO-DIMM
#1
DDRSO-DIMM
#2
Conf Done
USER x2
Reset
DIP SW4 pole
(Config Mode)
DIP SW4 pole(Mode)
8
写真1：PCI Express 評価用アドイン・カード
FPGA
PCI-Express PHY コンフィギュレーションROM
POL電源
LDOレギュレータ
サブ基板拡張用コネクタ
(a)部品実装面
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写真1：PCI Express 評価用アドイン・カード
DDR-SDRAM
SODIMMモジュール
(b)部品実装面
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PCI Express専用PHYチップ GL9714
! GL9714がサポートする代表的なPCI-Express機能 Receiver detection (Base Specification 4.3.1.8.) De-emphasis (Base Specification 4.3.2.3.) Beacon generation/detection (Base Specification 4.3.2.4.) Power Management Mode (Base Specification 5.) Spread Spectrum Clocking (Base Specification 4.3.1.1.1.) PIPE (インテル社; PHY Interface for the PCI ExpressTM Architecture) Low Power mode (Base Specification 5.) オンチップPLL テストモードサポート ループバックモードサポート SMBus Programmable Registers
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補足：De / Pre -Emphasis
! De-Emphasis 非遷移ビットの振幅の抑制(レベルの低下)
振幅800mVの場合のDe-Emphasisレベル-3.0dB to -4.0dB 566mV(-3dB) >= VTX-DIFFp-p >= 505mV(-4.0dB)
Bit Stream: 10110100! Pre-Emphasis
遷移ビットの振幅の増幅・強調（レベルの増化） Bit Stream: 10110100
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GL9714 Operation Mode
DDR
SDR
lane# PIPE Width (bit) PIPE Clock (Mhz) SDR/DDR
4 8 250 SDR
4 8 125 DDR
4 10 250 SDR
4 10 125 DDR
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Part Number Lane PIPE 消費電力 動作温度範囲 AvailabilityGL9714 X4 / 10Gbps 125MHz/250
MHz750mW 0-110
0-110 GL9711 X1 / 2.5Gbps 125MHz/250MHz
250mW
量産中
量産中
Part Number Lane To Bridge 消費電力 動作温度範囲 Availability0-70 GL9701 X1 32bit,
33/66MHz- 2006 Q3
Genesys PCI Express Device Status
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GL9714 トランスミッター回路ブロック
! PCSブロック 8B/10B Encoding Byte Serializer
Byte Serializer16bit => 8bit
8B/10BEncoder
SerializerP => S Driver
16/8bitsPIPE
8bits 10bits
PCLK
TXCMP TXDK
PLL
TXIDLE TXDET/LPBK
2.5Gbps
ループバック
PCS： Physical Coding Sublayer PMA： Physical Media Attachment
! PMAブロック Serializer Driver PLL
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GL9714 レシーバ回路ブロック
Byte Serializer
8bit => 16bit
8B/10BDecoder
CRU Deserializer
S => PReceiver
1bits10bits
8/16 bitsPIPE
2.5Gbps
CDR
ElasticBuffer*
ReceiverStatusRXIDLE
K28.5Detection
RXSTSRXVLD
RXDKRXPLR
ループバック
PCS： Physical Coding SublayerPMA： Physical Media Attachment※Elastic Buffer
4.2.7. Clock Tolerance Compensation
送受信ポート間の周波数偏差は受信側のエラスティックバッファで許容します。トータル600ppmの周波数偏差を許容します。（1666クロックで1クロック分の差が発生）
BaseSpec 1.1より
! PCSブロック 8B/10B Decoding Byte Serializer Elastic Buffer
! PMAブロック Clock Recovery Unit (CDR, PLL) ワードアラインメント
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参考：拡散スペクトラムクロッキング
TTX-EYEMEDIAN-
to-MAXJITTER
0.15UI (rev1.0a)
0.125UI (rev1.1)
4.3.3. Differential Transmitter (TX) Output Specifications
Max. Freq 399.88 ps (2.50075Gbps)
Min. Freq 400.12 ps (2.49925Gbps) Max.Freq 399.88 ps
Min. Freq 400.12 ps
変調周波数
30kHz～33kHz
補足ポイント
Trigger4.3.1.1.1. SSC
変調周波数はデータレートの-0.5%~+0%の範囲内で変調周波数が30kHz~33kHz以内でなければならない。
また、送受信ポート間で±300ppm以内の周波数偏差（すなわちトータル600ppm以内）でなければならない。
SSCを使用する場合、リンク間の両ポートは同じクロックソースを用いること。
PCI-Express BaseSpec 1.1より
Eye width 0.7UI (0.3UI JITTER) rev1.0aEye width 0.75UI (0.25UI JITTER) rev1.1
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PIPEインターフェース構成
! PHY interface for PCI-Express
! 16-bits＠125MHz、50本IO/lane
! 8-bits＠250MHz、32本IO/lane
! I /O Standardの定義はありません。 通常2.5V SSTL2 Class1 I /O Standardを使用
PHYチップMAC層
デバイス
PCLK
Status
RxDataK
RxData
Command
TxDataK
TxData 16ビットまたは8ビット
2ビットまたは1ビット
7ビット
6ビット
シリアル信号
2.5Gbpsデータリンク層
16ビットまたは8ビット
2ビットまたは1ビット
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SSTL_2の終端構成
レシーバー
VREF=1.25V
RP≒50Ω
VTT=1.25V
Z0= 50 ΩRS≒25Ω
ドライバ
レシーバー
VREF=1.25V
Z0= 50 ΩRS≒25Ω
ドライバ
RP≒50Ω
VTT=1.25V
VTT=1.25V
ピン
ピン
ピン
レシーバー
デバイス
直列抵抗 or
オンチップ終端（DCI）
FPGA
ドライバー並列終端抵抗
レシーバーより外側に終端抵抗を配置する
(a)SSTL_2 ClassI
(b)SSTL_2 ClassII
Fly-By終端スキーム
並列終端抵抗
外側に終端抵抗を配置する
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SSTL終端電源のデカップリング
VTT電源デカップリング用コンデンサ
集合抵抗
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SSTL終端電源のデカップリング
VTT電源デカップリング用コンデンサ
集合抵抗
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マルチPHYのPIPE構成
GL9714
MAC層
デバイス
TXDET/LPBKPCLK
PHYSTSTx/Rx DataKTx/Rx Data
x4シリアル信号
2.5Gbps
データリンク層
PDRST
GL9714
PCLKPHYSTS
Tx/Rx DataKTx/Rx Data
x4シリアル信号
2.5Gbps
TXDET/LPBK ： Receiver Detection及びループバック制御
PD ：パワーステート制御, RST ： リセットピン
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補足：マルチレーンPIPE構成
共有信号 レーン毎の信号
CLK TxData[], TxDataK[]PCLK RxData[], RxDataK[]TxDetectRX/Loopback TxElecIdleReset# TxCompliancePowerDown[1:0] RxPolarityPhyStatus RxValid
RxElecIdleRxStatus[2:0]
参考 Intel; PHY Interface for the PCI ExpressTM Architecture ver1.0
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Proprietary to PALTEK CORPORATION
配線仕様の検討とプリント基板設計
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基板設計ガイドライン
! 仕様参考資料 PCI-SIG; Add-in Card Compliance Checklist for the PCI Express
PCI-SIGが開催するプラグフェスタ（Compliance Workshop）に参加する際，アドイン・カードの仕様を申告するために用いる資料
PCI-SIG; Card Electromechanical（CEM）Specification アドインカードの仕様について記載された規格書
PCI-SIG; PCI Express Base Specification PCI-Expressの規格書
※現在のところCEM Spec, Base SpecともにRev1.1が発行されている。
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シリアルラインの設計ポイント1
! PCI Expressアドインカードの基板設計におけるポイント 差動信号内での極性（正極性と負極性）の反転を許容する（Base Specification
4.2.4.2.） シリアル出力のレーン間スキューは500ps＋2UI（約1.3ns）まで許容する（Base
Specification 4.3.3.） シリアル入力のレーン間スキューは20nsまで許容する（Base Specification
4.3.4.） Lane reversal Option（ Base Specification 4.2.4.7.1. Required and Optional
Port Behavior） X4の場合：Lane0⇔Lane3, Lane1⇔Lane2, Lane2⇔Lane1, Lane3⇔Lane0
! 仕様の目安 レーン間の配線誤差は5cm以内にする
Er=4.7程度の場合、100mで0.7ns程度の伝播遅延が発生 CEM Specification 4.6.5.に準拠できるような配線を考慮
エッジまでの配線長は10cm以内にする
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シリアルラインの設計ポイント2
! カード仕様に合わせた配線構成 シリアル出力：半田面 シリアル入力：実装面
出力
入力
アドインカード マザーボード
部品実装面(Side B)
半田面（Side A）
出力信号及びクロックライン接続ビア
AC結合キャパシタ
PHYチップ
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配線仕様の検討
! Add-in Card Compliance Checklist を参考に仕様検討
*1 配線のインピーダンス仕様については基板材料や層構成，配線幅などによって変化するため，マイクロストリップ線路，ストリップ線路ともに差動インピーダンス100Ω±10%，シングルエンド・インピーダンス50Ω±10%を維持できる範囲のインピーダンス仕様で基板設計を実施する
チェックリスト項目 内容
出力ラインのビア：四つ以下
入力ラインのビア：二つ以下
※一つのラインに設置するビアは最大で合計六つまでとする
パッド・サイズ：25mil以下ホール・サイズ：14mil以下差動インピーダンス（4/6層板）：100Ω±20%差動インピーダンス（8/10層板）：85Ω±20%シングルエンド・インピーダンス（4/6層板）：60 Ω±15%シングルエンド・インピーダンス（8/10層板）：55Ω±15%差動インピーダンス（6層板）：100Ω±20%差動インピーダンス（8/10層板）：85Ω±20%シングルエンド・インピーダンス（6層板）：60Ω±15%シングルエンド・インピーダンス（8/10層板）：55Ω±15%
ビアの本数（PCB.01#09）
ビアのサイズ（PCB.01#09）
マイクロストリップ線路のインピーダンス仕様（PCB.01#01）*1
ストリップ線路のインピーダンス仕様（PCB.01#02）*1
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配線手法の検討1
! 差動配線 ノイズのキャンセルとEMI低減のため，可能な限り差動信号の2本の線は対称に配線する
! 配線の曲がり 配線幅の変化によるインピーダンス不整合を防止するため，90°（直角）の曲がりは禁止し，135°以上の角度を維持して曲げるようにする
! スプリット上の配線" インピーダンスの不整合を生じさせないため，可能な限りスプリット（切れ目）のあるプレーンの上を配線しな い
バイパス・コンデンサ（パスコン） の挿入
ガード・トレースの追加 ただしビアなしでの長距離トレースはアンテナとなるため注意
対称線路
非対称線路
135°以上の曲がり
90°曲がり
配線イメージ
スプリットのあるプレーン上の配線
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配線手法の検討2
! 蛇行配線の仕様例" 等長配線補完のための蛇行配線などで差動ペアが非対称配線になる場合
EはDの2倍未満 Fは配線幅の3倍以上を確保
! 配線の曲がり仕様例 αは135°以上 Aは配線幅の4倍以上を確保 BおよびCは配線幅の1.5倍以上を確保
差動非対称配線仕様
B
AC ∠α
配線曲がり仕様
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配線手法の検討3
! 部品配置" AC結合用コンデンサなど，配線に直接挿入する受動部品やオシロスコープ用のパッドなどの配置イメージ
部品やパッドの配置は差動ペア間で対称になるようにする
パッドを設ける場合はスタブを極力作らないように配線する
! 層間配線" 多層基板で複数の層に渡って配線する場合のイメージ
リファレンス（GND）プレーンが層間で異なる場合、」帰還電流用のパスを確保する目的で配線ビアの周辺にGND用ビアを設けるようにする
コンデンサとパッドの配置
対称配置
非対称配置
スタブ
パッド
GNDビア
配線ビア複数層に渡る配線
X層 Y層
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外形寸法及び実装部品検討
! 実装後部品高さ
半田面： 2.67mm以内 部品実装面： 14.47mm以内
! 板厚
1.57mm
! 注意点
半田面実装部品の検討
PIPE配線領域の確保
高さ規定 長さ規定x1 ハーフサイズ・カード 最大 111.15 mm (4.376インチ) 最大 167.65 mm (6.600インチ)
フルサイズ・カード 最大 111.15 mm (4.376インチ) 最大 312.00 mm (12.283インチ)
ロープロファイル・カード 最大 68.90 mm (2.731インチ) 最大 167.65 mm (6.600インチ)
レーン数
x1, x4, x8, x16
CEM Specification 6. Add-in Card Form Factors and Implementation より
※これらの仕様はCEM Specificationに
準拠させた場合の注意点です
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スケマティック設計
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プリント基板設計-1
Layer 1
Layer 2
シリアル配線直下層は統一したリファレンスプレーンを設け、インピーダンス不整合を防止する。
Layer 10
Layer 9
ゴールドフィンガー直下にはパターンを設けないようにし、基板厚を可能な限り守る。（1.57mm）
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プリント基板設計-2
! シリアル配線はその他のデジタル信号などから干渉のないよう配線する。! ゴールドフィンガーにあるPRSNT#1/#2の電解金端子は電極設置用パターンを引き伸ばしておくこと。
活栓挿抜の際の基板存在確認用ピンCEM Specification 3.2 Presence Detect より
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モニター端子の設置と配線
! 各コントロール信号は可能な限りモニター端子を設置する。
! ほとんどの端子はCMOS信号であり、等長配線グループからはずすことが可能
! P6960などを活用
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PAD配線の注意点
! PADがスタブとなり信号品質の劣化の原因となる可能性がある
! 配線の曲がりが増化し、クロストークやインピーダンス不整合の原因となる
! PADを通過するような配線ができているためスタブとなる部分がなく、また、曲がりが少ない最適な構成
スタブ領域
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PIPE配線の検討と解析
! 他ビット高速パラレルバスPIPE 等長配線の実施
配線領域の確保 適切なマージン設定
I/O特性の理解 SSTL-2 Class1
JESD8-9B 終端のネットワーク化検討 ピン配置の検討
伝送線路解析 遅延算出によるセットアップ/ホールドのマージン設計の適用
信号品質の評価 仮想基板伝送路のモデリング
38
PIPEデータ伝送線路解析例
OSCILLOSCOPEDesign file: GL9714.FFS Designer: PALTEK_USER
HyperLynx V7.5
Date: Thursday Jul. 13, 2006 Time: 19:33:52
-1000.0
-500.0
0.000
500.0
1000.0
1500.0
2000.0
2500.0
3000.0
3500.0
500.0 1000.0 1500.0 2000.0 2500.0 3000.0 3500.0 4000.0 4500.0 5000.0Time (ps)
Vol
tag
e -mV-
V [U11.1 (at pin)]
OSCILLOSCOPEDesign file: GL9714.FFS Designer: PALTEK_USER
HyperLynx V7.5
Date: Thursday Jul. 13, 2006 Time: 19:24:09
-1000.0
-500.0
0.000
500.0
1000.0
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Vol
tag
e -mV-
V [U9.1 (at pin)]
39
PCLK伝送線路解析例
OSCILLOSCOPEDesign file: GL9714.FFS Designer: PALTEK_USER
HyperLynx V7.5
Date: Thursday Jul. 13, 2006 Time: 19:26:20
-1000.0
-500.0
0.000
500.0
1000.0
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Vol
tag
e -mV-
V [U32.1 (at pin)]
OSCILLOSCOPEDesign file: GL9714.FFS Designer: PALTEK_USER
HyperLynx V7.5
Date: Thursday Jul. 13, 2006 Time: 19:27:32
-1000.0
-500.0
0.000
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1000.0
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Vol
tag
e -mV-
V [U33.1 (at pin)]
40
電源パターン設計
41
電源パターン設計
! 各アイランド構成 12V : 基本電源（エッジまたは外部入力） 12V VTT_PIPE : PIPE SSTL-2 終端電源 1.25V 2.5V : FPGA I/O, PHY I/O用 2.5V
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補足: 電源パターン設計
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FPGAピンアサイン
ピン配置・IO規格設定
パッケージビューによる確認IOリスト
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Configuration Space Testing
! PCI Express Configuration Test Specification Configuration Space Test Considerations Revision 1.0
各テスト内容及び確認項目の一覧! PCI Express Configuration Test SW (PCIE-CV)
最新版：PCI Express Configuration Test Software v.1.3 テストプログラム
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Electrical Testing
! Compliance Pattern Checking Base Specification 4.2.8. Compliance Pattern 解析ソフトウェア： Protocol Trigger and Decode Application ver 1.1.0
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Electrical Testing PCI-SIG
! 解析ソフトウェア ： PCI Express Electrical Test Software: SIGtestversion 2.1.
! オシロスコープ ： TDS6154C
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Electrical Testing
! 解析ソフトウェア ： TDS RT-eye version 2.0.0! オシロスコープ ： TDS6154C
48
参考資料
! PCI Express Base Specification Revision 1.0a PCI-SIG Press, April 15, 2003
! PCI Express Card Electromechanical Specification Revision 1.0a PCI-SIG Press, April 15, 2003
! PCI Express Base Specification Revision 1.1 PCI-SIG Press, March 28, 2005
! PCI Express Card Electromechanical Specification Revision 1.1 PCI-SIG Press, March 28, 2005
! Configuration Space Test Considerations Revision 1.0 PCI-SIG Press, April 26, 2004
! Add-in Card Compliance Checklist for the PCI Express Base 1.0a Specification PCI-SIG Press, September 14, 2004
! Board Design Guidelines for PCI Express Architecture PCI-SIG Developers Conference 2004
! Introduction to PCI Express Intel Press, 2003 (ISBN 0-9702846-9-1)
! The Complete PCI Express Reference Intel Press, 2003 (ISBN 0-9717861-9-4)
! デザインウェーブマガジン 2006年1月号 PHYチップとFPGAでx8 PCI-Expressアドイン・カードを開発
