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Prozessorarchitektur SS2017 Rahmenbedingungen zum Praktikum

Vater, Frank

Frohberg, Max

26.04.2017

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Agenda

26.04.2017 2

1 Rahmenbedingungen für das Praktikum

2 Überblick Designprozess

3 Einführung in VHDL

4 Bearbeitung der Praktikumsaufgaben


Rahmenbedingungen für das Praktikum

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Termine

wöchentlich

16:00 – 17:30

im Labor, Haus 7, Raum 03.07.0.13

Durchführung

Dipl. Inf. Max Frohberg

Haus 7, Raum 03.07.0.08

[email protected]

+49 ( 331) 977-3013

+49 (335) 5625-634

Technische Voraussetzungen

Account für den Zugang zum Labor-Pool, Ansprechpartner: Herr Dirk Glöde, Haus 4, Raum 1.09, [email protected]

Xilinx Vivado IDE (Installation auf en Pool-Rechnern oder als Testversion für Zuhause) http://www.xilinx.com/support/download.html



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Praktikumsaufgaben

Veröffentlichung auf der Homepage zur Vorlesung unter https://www.uni-potsdam.de/desn/lehre/pa-ss17.html

vollständige Abgabe aller Aufgaben

Antworten zu Fragen als PDF in ordentlicher Form Vorlage auf der Homepage zur Vorlesung

vor dem Praktikum per Mail an [email protected], wenn nicht anders gefordert

alle Anhänge in einem ZIP-Archiv nach folgender Bezeichnungsvorschrift Matrikelnummer_PA17_Praktikumsblatt_Vorname_Nachname Beispiel: 753024_PA17_1_Max_Musterman

syntaktisch und semantisch korrekter Code

Abgabefristen sind termingetreu einzuhalten

einzige Ausnahme bei Krankheit mit Krankenschein (Meldung per Mail vor dem Praktikum)

bei Nichteinhaltung -> keine Prüfungszulassung!



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Ablauf der Übung

zufällige Vorstellung der letzten Praktikumsaufgabe durch ein oder zwei Teilnehmer

Problembesprechung

Diskussion der Lösungen

Erfahrungsaustausch

Prüfungsvorbereitung

ein bis zwei Fragen zum Stoff der letzten Vorlesung

Besprechung und Bearbeitung der nächsten Praktikumsaufgabe


Agenda

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1 Rahmenbedingungen für das Praktikum

2 Überblick Designprozess

3 Einführung in VHDL

4 Bearbeitung der Praktikumsaufgaben


Hintergrund

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• Pentium IV aus dem Jahr 2000 • 42 Millionen Transistoren

• TMX 1795 aus dem Jahr 1971 • 3078 Transistoren


ASIC Entwurf

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• Aufbau eines Chips aus Standardzellen

• Beispiele: Inverter, NAND, OR, Flipflop

• Dazu Speicher und Padzellen

Beschreibung der Standardzellen, Speicher und Pads in einer Bibliothek

Funktionales Verhalten der Zellen, Zeitverhalten, Größe


Hardwarebeschreibungssprachen

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• Beschreibung von Hardware auf höherem Abstraktionsniveau

• Ermöglicht Entwurf von komplexen System

• VHDL

• Häufig in Europa verwendet

• Verilog und SystemVerilog

• Verbreitung in den USA

• SystemC

• C-Dialekt

Hardwarebeschreibungssprachen ermöglichen die Überführung der funktionalen Beschreibung in einen ASIC oder zur Ausführung auf einem FPGA


Design Flow

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• Verifikation ist zwingend notwendig

• Was nicht simuliert wurde, ist fehlerhaft implementiert

Verhaltens-modell *.vhdl

Testbench *.vhdl

Simulator

Design Verifikation

ASIC | FPGA


FPGA vs. ASIC

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FPGA

• Field Programmable Gate Array

• Frei programmierbare Gatter und Verdrahtung

• Prototyping

• Geringe Stückzahlen

• Z.B. teure Messgeräte

+ Schnell neuprogrammierbar

+ Flexibel einsetzbar

- Teuer

- Langsam

- Hohe Leistungsaufnahme

ASIC

• Application Specific Instruction Core

• Hohe Stückzahlen

• Eingebettete Geräte

• PCs

+ Billig

- Unflexibel

- Schnell

- Energieeffizient


Umsetzung für den FPGA

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• Integrierte Entwicklungsumgebung

• Zum Beispiel: Vivado von Xilinx

• Texteditor

• Simulation

• Synthese

• Place and Route

• Timing Analyse

• Programmierung des Zieldevices

=> Iterationszyklus: Stunden

Minuten….Stunden


Umsetzung für einen ASIC

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• Kein vollständig integrierter Design Flow

• Design und Testbench => Simulation

• Design => Synthese

• Timing Analyse & Simulation

• Floor Planing

• Place and Route

• Timing Analyse & Simulation

• Weitere Verifikationsschritte und Back-End

=> Iterationszyklus: > 6 Monate… Jahre

Wochen … Monate

IHP – Leibniz-Institut für innovative Mikroelektronik Im Technologiepark 25 15236 Frankfurt (Oder)

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Tel.: +49 (0) 335 5625 Fax: +49 (0) 335 5625 E-Mail:

Vielen Dank für Ihre Aufmerksamkeit! Frank Vater, Max Frohberg

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