Schaltkreis- und Systementwurf ?? Elektronische Abgabe (.pdf) • Abgabe: • Prüfungseinschreibung

Elektrotechnik und Informationstechnik, Stiftungsprofessur hochparallele VLSI Systeme und Neuromikroelektronik

Schaltkreis- und Systementwurf

Folie Nr. 2

Dr.-Ing. Sebastian Hppner

Raum TOE216

sebastian.hoeppner@tu-dresden.de

https://tu-dresden.de/ing/elektrotechnik/iee/hpsn

Vorlesungsfolien unter:

https://tu-dresden.de/ing/elektrotechnik/iee/hpsn/studium/materialien

14.10.2018

mailto:sebastian.hoeppner@tu-dresden.dehttps://tu-dresden.de/ing/elektrotechnik/iee/hpsn

Folie Nr. 3

Schaltkreis- und Systementwurf

Entwurf von integrierten Schaltkreisen (Chips) als Kernbestandteil moderner Elektronikprodukte

Realisierung komplexer Schaltungen auf einem Chip ermglicht:

Hohe Funktionalitt

Hohe Integrationsdichte

Geringe Verlustleistung

Hohe Zuverlssigkeit

Die Verkleinerung der Fertigungstechnologien ermglicht die Integration immer komplexerer Systeme

Herausforderung bei Entwurf und Verifikation

14.10.2018

Folie Nr. 4

Komplexes Multiprozessor-System-on-Chip

Tomahawk2 Software-Defined-Radio Basisbandprozessor

36 mm Chipflche in 65nm CMOS Technologie

465 Pads

10,2 Millionen Gatter

750kByte SRAM

20 Prozessorkerne

Adaptives und dynamisches Power-Management

17 Taktgeneratoren

Network-on-Chip mit seriellen on-chip links mit bis zu 72GBit/s Datenrate

DDR2 Speicherinterface

FPGA Interface mit 10GBit/s

14.10.2018

Tommy

DDR2 RAM IF

DDR2 RAM IF

FP

GA

In

terfa

ce

FEC

SP

HD

EC

AP

P c

ore

CM

core

Duo PE Duo PE

Duo PEDuo PE

Duo PE Duo PE

Duo PEDuo PE

R3

R0

R2

R1

M

serial on-chip link (72GBit/s) local ADPLL clock generator

JTAG, AVFS controller

Entwickelt durch die Professuren HPSN, und Vodafone Chair (Prof. Fettweis) im CoolBaseStations Projekt

Folie Nr. 5

Inhalt der Lehrveranstaltung

Entwurfsablauf integrierter digitaler Schaltungen

Realisierung von Algorithmen in Hardware

Hardwarebeschreibungssprache Verilog

Schaltungssimulation und Verifikation

Digitale Schaltungen in CMOS Technologie

14.10.2018

Folie Nr. 6

1

2

3

4

REGA REGB

MUL1

REGC REGD

MUL2

ADD1

+

ADD2

+

NEG

A B CDD

E F

H

REGD1

REGD2

REGE

I

G

BRANCH?J

TU Dresden, 18.10.2011

Abstr

aktion

Specification

RTL

Netlist

Layout

ASIC

Design Entry

Synthesis

Place&Route

Manufacturing

Functional Verification

Timing/SignOff Verification

Test

Tape-Out

S_IDLE (00)

S_CALC (01)

S_COMP (10)

S_UNUSED (11)

Z1=0Z2=0

A1=0

A1=1

A2=0A2=1Z1=XZ2=X

Z1=0Z2=1

dont care

27.01.2016

a3 b3

p3g3 p2g2 p1g1 p0g0

CLA Logic

Adder Logic

g0,ing1,0

g1,ing2,in

g3,in

g3,0

g3,2 g2,1

p3,0

p3,2 p2,1 p1,0

a2 b2 a1 b1 a0 b0 c0

s3 s2 s1 s0

PG

GG

//Addierermodule adder (sum_o, c_o, c_i, a_i, b_i) ;

parameter C_DWIDTH=4;

input [C_DWIDTH-1:0] a_i, b_i;input c_i;output [C_DWIDTH-1:0] sum_o;output c_o;

assign {c_o, sum_o} = a_i + b_i + c_i;endmodule

VSS

D

VDD

VSS

VDD

Q

QIN_MS

VDD

VSS

VSS

VDD

CNC

CN

CN

C C

VSS

VDD

QIN_SL

VDD

VSS

VSS

VDD

C

C

CN CN

QI_MS QI_SL

Master Slave

Inhalt der Lehrveranstaltung

Folie Nr. 7

Ablauf

Wintersemester: 2/1/0, Sommersemester: 0/0/2

Wintersemester:

Vorlesung: Do. 2.DS, Ort: BAR/205/H

bung: Mi. 4.DS, Ort: ZEU/LICH/H

Konsultation zur Belegarbeit

Praktikum: Fr. 4.DS, Ort: TOE/201

Infos und Termine siehe Webseite

Einfhrungspraktikum und betreutes Praktikum zur individuellen Arbeit am Beleg

Sommersemester:

Praktikum: Zeit: ???, Ort: TOE/201

Betreutes Praktikum zur individuellen Arbeit am Beleg

14.10.2018

Einfhrung ins Praktikum und Belegarbeit:

Mittwoch: 17.10.2017, 4.DS, Ort: ZEU/LICH/H

Folie Nr. 8

Belegarbeit

14.10.2018

Realisierung eines selbst gewhlten Algorithmus in Hardware

Referenzimplementierung in Software

Architekturentwicklung (Scheduling, Datenpfad, Ablaufsteuerung)

Implementierung der Schaltung mittels Datenpfadbaublcken

Verifikation durch Schaltungssimulation

Synthese und Place&Route der Schaltung

Schriftlicher Beleg (Details in der bung!)

Elektronische Abgabe (.pdf)

Abgabe:

Prfungseinschreibung in dem Semester in dem Abgabe erfolgt!

Abgabe bis 15.09. (SS) bzw. 15.03. (WS)

Folie Nr. 9

Lernziele

Diese Lehrveranstaltung wird

den Design Flow fr digitale integrierte Schaltungen vorstellen

Methoden zur Implementierung von Algorithmen in Hardware vorstellen

Grundlagen und Konzepte der Verilog HDL vorstellen

Verifikationsstrategien vermitteln

Vertiefende Grundlagen zur Realisierung digitaler Schaltungen in CMOS Technologien vermitteln

Praktische Erfahrung in der Implementierung einer digitalen Schaltung vermitteln

Anregung zum Selbststudium geben

14.10.2018

Folie Nr. 10

Weitere Lehrveranstaltungen der Professur

VLSI Prozessorentwurf

RTL Entwurf eines Prozessors

Simulation und Verifikation

Top-Down Design RTL2GDS Flow (Synthese, Timing Analyse, Place&Route, Power Analyse, Sign-off Analyse)

Praktikum: Implementierung eines Prozessors

VHDL-Entwurf (Oberseminar Informationstechnik)

Einfhrung in Entwurf, Modellierung, Verifikation mittels VHDL

Vorstellung von Aufgaben und Lsungsanstzen aus aktuellen Forschungsarbeiten des Lehrstuhls

Referate der Teilnehmer zu ihren Beleg-Projekten

Neuromorphe VLSI-Systeme

Entwurfsmethoden fr integrierte analoge CMOS-Schaltungen und deren Schaltungsdimensionierung

Neuromorphe VLSI-Systeme und deren neurobiologische Grundlagen, Anwendungen z.B. in Brain-Machine-Interfaces

Praktikum zur Erstellung und Analyse von analogen und neuromorphen CMOS-Schaltungen mit der Entwurfssoftware Cadence DF2

14.10.2018

Folie Nr. 1114.10.2018

Anwendungsspezifische Integrierte Schaltungen (ASICs)

Folie Nr. 12

ASICs

14.10.2018

Quelle: Tobias G. Noll, Thorsten von Sydow, Bernd Neumann, Jochen Schleifer, Thomas Coenen, and Gotz Kappen Reconfigurable Components for Application-Specific Processor Architecture in Dynamically ReconfigurableSystems, Springer, 2010

Folie Nr. 13

Beispiel System-on-Chip: TI OMAP5430

14.10.2018

Quelle: anandtech.com

GP Prozessor

DSP

ASIC

Folie Nr. 14

Entwurfsstile

14.10.2018

Full-Custom Design

Manuelle Eingabe von Schaltplan (schematic) und Layout

Vorteile:

Detaillierte Optimierungen mglich

Nachteile:

Geringe Produktivitt

Anwendungen:

Analoge und Mixed-Signal Schaltungen

Grundelemente digitaler Schaltungen (Standardzellen, I/O Zellen, Speicher)

Speziell optimierte digitale Schaltungen (z.B. High-speed, Ultra-Low-Power)

Semi-Custom Design

Manuelle Eingabe einer Hardwarebeschreibung (HDL)

(Teil-) automatisierte Erzeugung der Entwurfsdaten (Netzliste, Layout)

Vorteile:

Sehr hohe Produktivitt

Nachteile:

Eingeschrnkte Optimierung von Schaltungseigenschaften

Anwendungen:

Komplexe Digitale Schaltungen

Systems-on-Chip

Folie Nr. 15

Beispiel: Entwurfsstile (System-on-Chip Blizzard)

14.10.2018

28nm SoC Blizzard

Entwickelt bei TUD-HPSN im CoolPower Projekt (mit ZMDI)

Prozessor mit adaptivem Power Management (AVFS)

On-Chip DC/DC Wandler

Hierarchisches Design

Entwurfsstile:

Full-Custom

Semi-Custom

Capacitor and Decoder Array(140m x 100m)

Co

mp

ara

tor

Digital Control(75m x 14m)

SampleSwitch

Ro

w-L

atc

hes

Column-Latches

4bitsub-DAC

coupling capacitor

SAR ADC

FlipFlop

Folie Nr. 16

Kommerzielle Aspekte des ASIC und SoC Designs

14.10.2018

Anforderungen (Spezifikation) Kunden Preis des Chips Entwicklungszeit (Time-to-Market)

Architekturentscheidung

Technologieentscheidung

Package

Entwurfsmethodik

Markt

Mehrwert

Neue Funktionalitt (z.B. neuer Funkstandard)

Bessere Funktionalitt (z.B. lngere Akkulaufzeit)

Kleinerer Form-Faktor (Gehuse Gre)

Reduzierte Anzahl der Chips im System

Zuverlssigkeit

Entwicklung (Design, Implementierung, Verifikation)

Einkauf von IP

Produktion (Masken, Waferherstellung, Packaging)

Test der produzierten Chips