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mcBild 2.1. Logisches Symbol für D-Kippglied und Fotografie

D

C

/S

/R

Q

Q

4

2

3

1

5

6

74F74

Pin 1 Pin 7 = GND

Pin 14 = Vcc

Kenn-zeichnung

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mc Tabelle 2.1. Wahrheitstabelle D-Flip-Flop

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mcBild 2.2. Impulsdiagramm für D-Flip-Flop (Funktion)

T=C

D

/Set

/Reset

Q

* Falls /Set und /Reset gleichzeitig auf H gehen ( Einschalten ), istder Zustand für Q nicht definiert !

*t

1 µs

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mc

Bild 2.3. Verfeinertes Impulsdiagramm Timing- für Clock von D-Flip-Flop

10%50%

90%

tr

tw

t f

Clock

Q oder /Q

1/fmaxt PLH

t PHL

tTLH

t THL

V

GND

CC

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mc

Tabelle 2.2. Erklärung der Abkürzungen für Timing D-Flip-Flop

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mc

Bild 2.4. Verfeinertes Impulsdiagramm für Setzen - Rücksetzen - Ausgang Q

Clock

t PHL

t PLH

V

GND

V CCtw

50%

50%

50%

trec

50%

Q oder /Q

/Set oder

Q oder /Q

/Reset

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mc

Bild 2.5. Verfeinertes Impulsdiagramm für Daten - Clock

Clock

Daten

50%

V

GND

CC

tsu

th

gültig

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mc

Tabelle 2.3. FACT Logikbausteine ( aus Datenbuch für FACT- Bausteine)

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mc

Bild 2.6. Logisches Diagramm für 3-State-Ausgang und Fotografie

YD

/OE

12 3

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mc

Bild 2.7. Logisches Diagramm für ein 3-State-Register

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mc

Tabelle 2.4. Wahrheitstabelle für 3-State-Register 74125+26

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mc

Bild 2.8. Interner Aufbau des 3-State-Register 74F374

CP

/OE

CP D

Q /Q

D 0

O 0

CP D

Q /Q

D 1

O 1

CP D

Q /Q

D 2

O 2

CP D

Q /Q

D 3

O 3

CP D

Q /Q

D 4

O 4

CP D

Q /Q

D 5

O 5

CP D

Q /Q

D 6

O 6

CP D

Q /Q

D 7

O 7

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mc

Bild 2.9. Logisches Symbol für das 3-State-Register und Fotografie

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mcTabelle 2.6. Wahrheitstafel für Register

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mc

Bild 2.10. Logisches Symbol für das 3-State-Latch und Fotografie

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mcTabelle 2.7. Wahrheitstafel Latch

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mc

Bild 2.11. Blockbild für einfache Datenübergabe von System 1 zu System 2

/OE_L1

CP_L1

Vcc

1010 0101Schreibe1

Vcc

/OE

/OE_S2

CP_S2

Vcc

xxxx xxxxLese2

Vcc

/RD

System 2

System 1

Register

Register

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mcTabelle 2.8. Datenübergabe

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mc

Bild 2.12. Blockbild für bidirektionale Datenübergabe von System 1 zu System 2

/OE_L1

CP_L1

Vcc

Lese1

Schreibe1

Vcc

/OE_S1

CP_S1

Vcc

/OE_L2

CP_L2

Vcc

/OE_S2

CP_S2

Vcc

Lese2

Schreibe2

Vcc

System 2

System 1

Register

Register Register

Register

1010 0101/RD

/WR

0011 1100/RD

/WR

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mc

Bild 2.13. Logisches Symbol eines 1 aus 4 Decoders und Fotografie

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mcTabelle 2.9. Pin Namen

Pin Bedeutung

A0,A1 Adress Inputs

/E Enable Inputs

/O0,/O1,/O2,/O3 Outputs

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mc

Tabelle 2.20. Wahrheitstabelle für einen Adressdecoder(Baustein 74LS139)

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mc

Bild 2.14. Blockschaltbild- Bussysteme für 80535-System

TxD / P3.1

RxD / P3.0

WR / P3.6

RD / P3.7

A15

J1

J2

Low-Byte-Adresse / Datum

High-Byte-Adresse

Low-Byte-Adresse

Steckerleiste

Port 0

Microcontroller

80535 Port 2

Port 1

AN

Port

VAGNDVAREF

ALE

PSEN

Adress-Latch Eprom

CEOE

CSOE

RAM

WE

Adress-Logik

J4,5,6,7 V24-Treiber

PC

Port 6

V24-Treiber

PCT2IN / P4.7

R2OUT / P1.4

T1 T2 T3 L1 L2 L3

Tasten / Leuchten

P1.1P1.2

P1.3P3.2

P3.3P3.4

J3,8

5Port4

Port3

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mcBild 2.15. Aufbau der EURO_535-Platine

Prozessor DIP-SwitchesQuarzVG-Leiste +5V AnschlußTaster

Serielle RAM ROMLatchSchnittstelle

RESET

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mc

Bild 2.16. Ablauf der zeitgemultiplexten Adress-Daten-Zustände

Port 0Adress-

latch

t11010 0101

ALE1

1010 0101

1010 0101

1010 0101

Port 0Adress-

latch

t2xxxx xxxx

ALE0

1010 0101

1010 0101

xxxx xxxx

Port 0Adress-

latch

t31011 1101

ALE0

1010 0101

1010 0101

1011 1101

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mcBild 2.17. 2x4 Multiplexer und Fotografie

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mcTabelle 2.11. Wahrheitstabelle Multiplexer

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mcBild 2.18 Schaltplan EURO_535 Teil 1

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mcBild 2.19. Schaltplan EURO_535 V2.0 Teil 2

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