Technische Universität Ilmenau · { Die Analog-Digital-Umsetzung kann im mathematischen Sinn als Rechenoperation Division eines variablen Analogwertes X a durch einen konstanten

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Interfacetechnik(AD- und DA-Umsetzer)

WS 2003/2004

von Dr.-Ing. Norbert Hirt

Technische Universität IlmenauFakultät für Informatik und Automatisierung

Institut für Technische Informatik und IngenieurinformatikLehrgebiet Methodik des Hardwareentwurfs

Inhalt

Digital-Analog-Umsetzer........................................................................................... 1

1. Grundlagen der DA-Umsetzung............................................................................ 21.1 Grundschaltungen zur DA-Umsetzung.......................................................................... 2

1.1.1 DA-Umsetzer mit Spannungsteiler1.1.2 DA-Umsetzer mit Stromsummation

1.2 Parameter von DA-Umsetzern..................................................................................... 51.2.1 Übertragungsfunktion und -kennlinie1.2.2 Genauigkeit1.2.3 Verstärkungsfehler1.2.4 Offsetfehler1.2.5 Auflösung1.2.6 Monotonie1.2.7 Nichtlinearität1.2.8 Differentielle Nichtlinearität1.2.9 Bipolarer Betrieb von DA-Umsetzern1.2.10 Einschwingzeit

1.3 Klassifizierung von DA-Wandlerverfahren................................................................... 111.3.1 Überblick1.3.2 Direkte DA-Umsetzung

1.3.2.1 Parallel-DA-Umsetzung1.3.2.2 Serielle DA-Umsetzung1.3.2.3 Serien-Parallel-DA-Umsetzung1.3.2.4 Parallel-Serien-Wandlung (Segmentierverfahren)

1.3.3 Indirekte DA-Umsetzung

2 DA-Umsetzer........................................................................................................... 142.1 Parallele DA-Umsetzer............................................................................................... 14

2.1.1 Widerstands-Netzwerke mit binärgestuften Widerständen2.1.2 Netzwerke mit binärgestuften Stromquellen2.1.3 R-2R-Netzwerke2.1.4 Allgemeine ohmsche Kettenleiter2.1.5 Ausgangsschaltungen paralleler DA-Umsetzer2.1.6 Anwenderschaltung

2.2 DAU nach dem Segmentierverfahren.......................................................................... 232.2.1 Ziel und Bedeutung der Segmentiertechnik2.2.2 Strom-Segmentierverfahren2.2.3 MSB-Segmentierung mit Einzelwiderständen2.2.4 Spannungs-Segmentierverfahren

2.3 Serielle DA-Umsetzer................................................................................................ 312.3.1 Shannon-Dekoder als DAU2.3.2 DAU mit SC-Netzwerken

2.4 Indirekte DA-Umsetzer.............................................................................................. 322.4.1 DAU nach dem Zählverfahren2.4.2 Indirekte DAU durch Überabtastung2.4.3 Erhöhung der Auflösung bei DAU durch Abschneidefehler-Rückkopplung

2.5 Gleitkomma-DA-Umsetzer......................................................................................... 36

3 Mikroprozessorkompatibilität von DA-Umsetzern............................................ 39

Interfacetechnik (AD- und DA-Umsetzer) i 1

4 Anwendungen von DA-Umsetzern......................................................................... 454.1 Programmierbare Verstärker........................................................................................... 464.2 Signal- und Funktionsgeneratoren mit DA-Umsetzern................................................... 49

4.2.1 Funktionsgenerator mit verschiedenen Ausgangssignalen4.2.2 Sinus-Funktionsgenerator mit DA-Umsetzer4.2.3 Funktionsgeneratoren mit Interpolationsverfahren4.2.4 Signalgeneratoren mit zeitlinearer Ausgangsspannung

Teil 2: Analog-Digital-Umsetzer

1 Einführung.................................................................................................................. 1

2 Klassifizierung der AD-Wandlerverfahren......................................................... 32.1 Die Parallelmethode....................................................................................................... 42.2 Die Zählmethode............................................................................................................ 42.3 Die Iterationsmethode..................................................................................................... 52.4 Erweiterte Zählmethode.................................................................................................. 62.5 Parallel-Serien-Wandlung............................................................................................... 62.6 Vergleich der AD-Umsetzungsverfahren.................................................................. 7

3 Parameter von AD-Umsetzern .......................................................................... 93.1 Quantisierungsfehler........................................................................................................ 93.2 Genauigkeit und Auflösung............................................................................................. 113.3 Verstärkungs- und Offsetfehler........................................................................................ 123.4 Nichtlinearität und differentielle Nichtlinearität............................................................. 123.5 Monotonie........................................................................................................................ 143.6 Dynamische Kennwerte von AD-Umsetzern................................................................... 15

3.6.1 Umsetzzeit und Umsetzrate3.6.2 Amplitudenfehler3.6.3 Zur Störunterdrückung bei integrierenden ADU

3.6.3.1 Unterdrückung pulsförmiger Störsignale3.6.3.2 Unterdrückung periodischer Störsignale

3.6.4 Signal-/Rausch-Verhältnis3.7 Überabtastung und Quantisierungsrauschen bei AD-Umsetzung.................................... 23

3.7.1 Signal-Rausch-Verhältnis3.7.2 Dynamikbereich DR3.7.3 Effektive Auflösung

3.8 Erhöhung der Auflösung eines AD-Umsetzers durch digitale Nachverarbeitung........... 26

4 Parallel- und Stufenwandler..................................................................................... 294.1 Parallelwandler................................................................................................................ 294.2 Mehrstufen-Wandler........................................................................................................ 31

4.2.1 Prinzipschaltung4.2.2 Digitale Fehlerkorrektur in Mehrstufen-Wandlern4.2.3 Schnelle Verstärker für Mehrstufen-Wandler

4.3 Stufen-Wandler................................................................................................................ 364.3.1 Schaltungsprinzip4.3.2 Industrielle Beispiele

i 2 Interfacetechnik (AD-und DA-Umsetzer)

5 ADU nach dem Zählverfahren............................................................................ 415.1 ADU nach dem Kompensationsverfahren................................................................... 425.2 Sägezahn-ADU............................................................................................................ 44

5.2.1 Einflanken-AD-Umsetzer5.2.2 Zweiflanken-AD-Umsetzer5.2.3 Mehrflanken-AD-Umsetzer

5.2.3.1 Automatischer Nullpunkt-Abgleich5.2.3.2 Quad-Slope-AD-Umsetzer

5.2.4 ADU mit Ladungsmengenkompensation5.2.4.1 Wandlerprinzip und Umsetzergleichung5.2.4.2 Taktsynchrone Pulsmodulatoren5.2.4.3 Charge-Balancing-ADU

5.2.5 Spezielle Ausführungen von Sägezahn-ADU5.2.5.1 Mehrflankenverfahren PREMA5.2.5.2 ADU mit Mehrfach-Pulsdauermodulation5.2.5.3 Rampenverfahren mit verkürzter Umsetzzeit5.2.5.4 Zeitintervallmessung mit Analoginterpolation

5.3 Sigma-Delta-AD-Umsetzer............................................................................................ 625.3.1 Überblick5.3.2 Grundschaltung eines Sigma-Delta-AD-Wandlers5.3.3 Beschreibung im Zeitbereich

5.3.3.1 Modellierung mit Differenzengleichungen5.3.3.2 Digitale Nachverarbeitung, Mittelwertbildung5.3.3.3 Abschätzung des Quantisierungsfehlers

5.3.4 Analyse im Frequenzbereich5.3.5 Überabtastung5.3.6 Digitale Filterung und Decimation5.3.7 Rauschformung und Modulatoren höherer Ordnung

6 Abtast- und Halte-Schaltungen............................................................................... 756.1 Allgemeine Grundlagen.................................................................................................. 756.2 Anforderungen an die Funktionselemente einer S&H-Schaltung................................... 766.3 Kennwerte einer Abtast- und Halte-Schaltung................................................................ 77

6.3.1 Erfassungszeit6.3.2 Öffnungszeit (Aperture time)6.3.3 Driftrate6.3.4 S/H-Offset6.3.5 Übersprechen6.3.6 Statische Kennwerte

6.4 Anwendungsbeispiel....................................................................................................... 82

7 Schaltkreise zur AD-Umsetzung (Tabellen)......................................................... 83

Literatur

Interfacetechnik (AD- und DA-Umsetzer) i 3

Literatur:

/ 1/ Roth, M.; Hirt, N.: Schaltungen für Digital-Analog- und Analog-Digital-Umsetzer. In: Taschenbuch Elektrotechnik, Bd. 3/II (Hrsg. E. Philippow), Verlag Technik Berlin 1988.

/ 2/ Euler, K.: Neue Prinzipien zur Analog-Digital-Umwandlung und deren optimale Auslegung. Frequenz 17 (1963) 10, S. 364-370.

/ 3/ Best, R.E.: Systemtheorie der A/D-Wandler - statisches und dynamisches Verhalten.Elektroniker (1974) 2, S. EL 1-EL 7; 3, EL 11-EL 17.

/ 4/ Seifart, M.: Analoge Schaltungen. Verlag Technik Berlin, 1987.

/ 5/ Tietze, U.; Schenk, Ch.: Halbleiter-Schaltungstechnik.Springer-Verlag Berlin-Heidelberg-New York 1988.

/ 6/ Seitzer, D.: Elektronische Analog-Digital-Umsetzer. Springer-Verlag Berlin 1977

/ 7/ Borucki, L.: Digitaltechnik. B.G.Teubner Stuttgart 1989.

/ 8/ Beuth, K.: Digitaltechnik. Vogel Buchverlag Würzburg 1992

/ 9/ Jung, W.: Sample-and-Hold-Verstärker in der Praxis.Elekronik 13 (27.6.1986), S. 106-112; 14(11.7.1986), S.65-68.

/10/ Candy, J. C.: A Use of Limit Cycle Oscillations to Obtain Robust Analog-Digital Converters.IEEE Transactions on Communications, COM-22, No. 3, March 1974, 298-304.

/11/ Waikusat, H.: Wandler-Bausteine: immer schneller und präziser. Ein Streifzug durch Neuentwicklungen und Anwendungen. Elektronik 3/1992, S. 38-46.

/12/ Kreuzer, M.: Meßverstärker mit schneller, hochauflösender Digitalisierung.Elektronik 14/10.7.1987, S. 77-80 und 15/24.7.1987, S. 68-73.

/13/ Kienzler, E.: Rampenverfahren beschleunigt. Elektronik 18/5.9.1986, S. 106-108.

/14/ Kalisz,J. u.a.: Präzisions-Zeitintervall-Meßsystem. Elektronik 14/8.7.1988, S. 65-68.

/15/ Bryant, J. M.: A Non-mathematical Introduction to Sigma-Delte ADCs. Analog Devices 1-Mar-93

/16/ Candy, J.C., Ching, Y.C. and Alexander, D.S.: Using Triangularly Weighted Interpolation toGet 13-Bit PCM from a Sigma-Delta Modulator. IEEE Transactions on Communications, vol. COM-24, November 1976, pp. 1268-1275.

/17/ Barmettler, M.; Gruber, P.: Anwendung von Oversampling-Verfahren zur Erhöhung der Auflösungdigital erfaßter Signale. Technisches Messen 59(1992)1, 21-25; tm 59(1992)2, 69-75;tm 59(1992)6, 262-268; tm 59(1992)7/8, 312-319.

/18/ How to talk analog: Sigma Delta Converters.Analog Devices DSPatch, No 14 - 17 (vierteilige Artikelserie).

/19/ Byrne, M., McCartney, D.: Kleinste Signale - präzise messen.Elektronik 4/1992, S.44 - 53.

Interfacetechnik (AD- und DA-Umsetzer)

/20/ Hoffmann, A.; Marx, B.: Mathematisches Modell für einen AD-Modulator mit einem Integrator. Technische Universität Ilmenau, April 1996.

/21/ van de Plassche, R. J.: A Sigma-Delta Modulator as an A/D Converter.IEEE Trans. on Circuits and Systems, Vol. CAS-25, No. 7, July 1978.

/22/ Pfeifer, H.: Analog/Digital-Umsetzung mit einem Pulsdichtemodulator.Elektronik 19/20.09.1985, S.75 -77.

/23/ Straub, A.: Hochauflösende A/D-Umsetzer für DSP-Applikationen.Elektronik 6/16.03.1990, S. 84 - 90.

/24/ Teubner-Taschenbuch der Mathematik. B.G. Teubner Verlagsgesellschaft Leipzig 1996.

/25/ Reis, G.: Darf es ein bißchen mehr sein? (Ohne zusätzliche aktive Bausteine die Auflösung eines Mikrocontroller-ADCs erhöhen). Elektronik 2/1997, S. 36 - 42.

/26/ Hochpräziser 26-Bit-A/D-Wandler.Markt&Technik 47/96. S.63, 68. ISSN 0344-8843.

/27/ Medeiro, F. u.a.: TOP-DOWN DESIGN OF HIGH-PERFORMANCE SIGMA-DELTA MODULATORS. KLUWER ACADEMIC PUBLISHER: Boston/Dordrecht/London 1999.

/28/ Kronmüller, H.: Digitale Signalverarbeitung. Grundlagen, Theorie, Anwendungen in der Automatisierungstechnik. Springer-Verlag Berlin-Heidelberg-New York 1991.

Interfacetechnik (AD-und DA-Umsetzer)

Analog-Digital-Umsetzer

1. Einführung

Analog-Digital-Umsetzer (ADU) sind Funktionselemente, die einer analogen Eingangsgröße Xa

eine digitale Ausgangsgröße Z zuordnen. Voraussetzung für diese Zuordnung ist, daß der maximaleSignalbereich (min, max bzw. FS - full scale) der analogen Größe bekannt ist (Bild 1.1).

Die Analog-Digital-Umsetzung kann im mathematischen Sinn als Rechenoperation Divisioneines variablen Analogwertes Xa durch einen konstanten kleinsten Analogwert q interpretiertwerden.

. (1)y = Xaq d Z = int y = ( Xa

q )& ! Rq mit R

q < 1

Der Quotient y wird als Digitalzahl Z ausgegeben. Diese gibt an, wie oft eine elementare analogeQuantisierungseinheit q im analogen Meßwert Xa enthalten ist. Bei einer n-Bit-Wandlung wird dermaximale Signalbereich von Xa somit in m = 2n gleich große Intervalle q zerlegt (Quantisierung).Die Division (Quantisierung) und die Überführung des Quotienten in einen bestimmten Digitalkodekönnen sowohl durch rekursive als auch nichtrekursive Divisionsalgorithmen beschrieben werden.

7

6

5

4

3

2

1

0

kont

inui

erlic

he M

eßgr

öße

digi

tale

Rep

räse

ntat

ions

größ

e

111 (max)

110

101

100

011

010

001

000 (min) 0 1 2 3 4 5 6 7

Analoggröße

Z

bereichsweise Zuordnung Übertragungskennlinie

max

min

111

110

101

100

011

010

001

000

min

max

Bild 1.1: Zuordnung zwischen analoger Meßgröße und digitaler Repräsentationsgröße

Bemerkenswert ist, daß kein realisierter ADU diese Division direkt ausführt. Vielmehr wird dieAD-Umsetzung stets auf Zähl- und Vergleichsoperationen zurückgeführt. Die Algorithmen dieserVergleichsoperationen folgen unmittelbar aus Gl. (1). Sie zeigen auch, daß die AD-Umsetzungmittels einer DA-Wandlung und entsprechenden Vergleichsoperationen ausgeführt werden kann.

ohne Differenzbildung: (2)Z . q = Xa !R

mit Differenzbildung : . (3)Z . q − Xa = !R

Analog-Digital-Umsetzer 1

Umsetzungsgleichung

Ist die analoge Größe Xa eine positive Spannung Ue und wird das Wandlungsergebnis als binärkodierte Digitalzahl Z ausgegeben, so gilt bei normierter Darstellung (Xamax = Uref )

(4)Z = UeUref

= B12−1 + B22−2 + ... + Bn2− n ! xf

mit. (5)Uref = 2nq = Ua max und xf = R

Uref< 2− n

Die Größe xf ist ein systematischer Fehler bei der Analog-Digital-Umsetzung und wird alsQuantisierungsfehler bezeichnet. Er wird durch die Stellenzahl (Bandbreite) des Digitalkodesbestimmt und kann theoretisch beliebig klein gemacht werden.

Der Quantisierungsfehler xf sagt aus, daß eine analoge Eingangsgröße Xa einem DigitalkodeZ nur mit einer bestimmten Unsicherheit zugeordnet werden kann (vgl. Bild 1.1).

Eine Zustandsänderung der digitalen Ausgangsgröße Z wird erst bei Änderung des Eingangswertesum die Stufung erreicht. Damit kann der Fehler im Extremfall sowohl 0 LSB alsq = 2− nUref

.= 1 LSBauch 1 LSB betragen (vgl. Bild 1.2).

Z Z

A A A000

001

010

011

100

101

1 LSB

0,5

0

-1 LSB

-0,5

A A

1 0,5

-0,5

A

volle Quanten angefangene Quanten halbe Quanten

x x x

Z

1 2 3 4 1 2 3 4 1 2 3 4

Bild 1.2: Größe und Vorzeichen des Quantisierungsfehlers xf

Meist wird dem Digitalkode der mittlere Bereich der analogen Eingangsgröße zugeordnet.Für den Quantisierungsfehler gilt dann .− 1

2 LSB [ xf [12 LSB

2 Analog-Digital-Umsetzer

2. Klassifizierung der AD-Wandlerverfahren

Es sind verschiedene Versuche unternommen worden, die ADU-Verfahren und ihre Realisierungenzu klassifizieren und sie damit vergleichenden Betrachtungen zugänglich zu machen.

Auf der Basis von Modellstrukturen gelingt R. Best /3/ eine Einteilung in 16 Klassen und einequantitative Bewertung der Verfahren aus den Eigenschaften der Funktionsblöcke im Modell. Die Klassifizierung nach K. Euler /2/ verwendet als charakteristische Größen für den Aufwand unddie Leistungsfähigkeit der AD-Umsetzungsverfahren die Anzahl von Vergleichs-/Zähloperationen(Rechenschritte r) und die dabei benötigte Anzahl h der Normale N. Damit wird weitgehendunabhängig von schaltungstechnischen Effekten nur der Vorgang "AD - Wandlung" erfaßt.

Am einfachen Beispiel einer Längenmessung werden nachfolgend die verschiedenen Verfahren zurAD-Umsetzung anschaulich beschrieben. Dabei wird vereinfacht vorausgesetzt, daß die digitaleAusgangsgröße im Dualsystem ausgegeben wird. Bei entsprechender Modifikation gelten diePrinzipien auch für eine Ausgabe in einem anderen Zahlensystem. Eine erste Übersicht über dieVerfahren gibt Tafel 2.1.

Anzahl von Normalen h = 1, . . ., m - 11ld mm-1

(geringe Auflösung)

schnelle Umsetzung

FS

1. 2. 3. 4. 5. t T

x U

11

11

1FS

1. 2. 3. 4. t T

x U

2

2

1

FS

1. 2. 3. t T

x U

(MSB)4

21

FS

1. 2. t T

8

:U

1:

4

x

FS

1. t T

x

12

: U

SerienwandlungIterationsmethodeZählmethodeerweiterte Wägeverfahren,Half-flash

WandlungWandlungWandlungWandlungSerienwandlungSerien - Parallel -Stufen -Parallel - Serien -Parallel -

(hohe Auflösung)

langsame Umsetzung

m - 1ld m1Anzahl der Rechenschritte r = 1, . . ., m - 1

Tafel 2.1: Klassifizierung der AD-Umsetzungsverfahren nach K. Euler /1, 2/


2.1 Die Parallelmethode

Bei der Parallelmethode stehen genau so viele Normale zur Verfügung, wie Meßgrößenvorkommen können. Es ist also je ein Normal der Länge 1, 2, 3, 4, 5 usw. vorhanden (Bild 2.1 a).Man vergleicht nun alle Normale parallel bzw. gleichzeitig mit der zu messenden Größe, dasErgebnis liegt also genau nach einer Vergleichsoperation bzw. einem Rechenschritt vor (r = 1). Am Prinzip ändert sich nichts, wenn an Stelle der einzelnen Normale ein einziges Vielfach-Normalverwendet wird, welches eine entsprechende Einteilung besitzt (Meßlatte mit kodierter Einteilung).

Auf eine Besonderheit bei der Parallelmethode sei hier noch hingewiesen:

Liegt der zu messende Analogwert genau in der Mitte zwischen zwei Normpunkten, so kannder Wandler den größeren oder den kleineren Wert ausgeben. Besonders bei mehrstelligenZahlen kann das zu völlig falschen Ergebnissen führen.

Beispiel Längenmessung:Für die Meßgröße x gelte 199 < x < 200. Wird nun bei stellenweiser AD-Umsetzung für die ersteStelle der größere Wert ausgegeben, so entsteht x = 299 (in kodierter Form). Im allgemeinen ist derÜbergang an der höchstwertigen Stelle (000 <__> 111) kritisch.

Ausweg:Verwendung eines gegen Vertauschung von Nachbarziffern unempfindlichen Zwischenkodes, z. B.Gray-Kode.

1234567

XAmaxA X

01. 2. 3. 4. 5. 6. 7.

Rechenschritte

Normal

Amax X

0

1 2 3 4

5 6

7

1234567

Vielfach-NormalEinzel-Normale

AX

a) Parallelmethode b) Zählmethode

Bild 2.1: Parallelmethode und Zählmethode zur AD-Umsetzung

2.2 Die Zählmethode

Benötigt wird ein einziges Elementarmaß mit einer Normlänge (z. B. 1 cm). Durch fortlaufendesAneinanderreihen dieses einen Normals und gleichzeitiges Zählen, wie oft es verwendet wird, kannleicht die digitale Darstellung der analogen Meßgröße x ermittelt werden (Bild 2.1 b). Da nur einNormal verwendet wird, ist der Aufwand bei der technischen Realisierung dieses Verfahrens relativgering.

Die Wandlungszeit ist abhängig von der Meßgröße x und kann Rechenschritte1 [ r [ m − 1betragen.


2.3 Die Iterationsmethode

Verwendet wird eine Anzahl verschiedener Normale, z. B. in dual abgestufter Größe (1, 2, 4, 8, ...).Der Ablauf der AD-Umsetzung läßt sich mit einem Wägevorgang vergleichen:Zuerst wird ein Vergleich der Meßgröße mit dem größten Normal durchgeführt. Ist dieses Normalgrößer als die Meßgröße, wird es weggelegt und der Vergleich mit dem nächst kleineren Normalwiederholt. Dieses Verfahren wird fortgesetzt, bis erstmals ein Normal gefunden wird, das kleinerals die zu messende Größe ist.Im nächsten Schritt wird nun das nächst kleinere Normal dazugenommen und die Meßgröße mitdiesem zusammengesetzten Normal verglichen (Bild 2.2). Ist dieses Maß aus zwei Normalen größerals die Meßgröße, so wird das zweite Normal durch das nächst kleinere ersetzt. Ist es kleiner, sowird das folgende noch nicht verwendete Normal dazugenommen usw.

Auf diese Weise wird jedes vorhandene Normal genau einmal verwendet. Es entsteht einzusammengesetztes Maß, das bis auf den Quantisierungsfehler mit der zu messenden Größeübereinstimmt.

Eine n-Bit-AD-Umsetzung benötigt nach der Iterationsmethode unabhängig von der analogenMeßgröße x immer genau r = n Rechenschritte.

1. 2. 3.

AX

Amax X

1 2

4Vorhandene Normale ("Gewichtssatz")

4

4+2

4+1

Rechenschritte

Bild 2.2: Iterationsmethode (Stufenwandlung)

Das größte Normal entspricht der ersten Dualstelle der Zahl Z (MSB - Most Significant Bit.). Wirddieses Normal im zusammengesetzten Maß verwendet, hat diese Stelle im Dualkode den Wert "1",sonst "0".In gleicher Weise wird mit allen anderen Stellen bis zur letzten Stelle (LSB - Least Significant Bit)verfahren. So wird Stelle für Stelle die gesuchte Dualzahl Z ermittelt.

Die Iterationsmethode ist typisch für das Wägen eines Gegenstandes mit einer Balkenwaageund einem vorgegebenen Gewichtssatz (Wägeverfahren, successive approximation). AndereBezeichnungen sind digit-at-a-time-conversation, Stufenumsetzung.

Aus diesen drei Grundverfahren zur AD-Umsetzung lassen sich zwei weitere Verfahren ableiten,die sich bzgl. Anzahl von Normalen und Anzahl benötigter Rechenschritte jeweils zwischen zweider drei Grundverfahren einordnen (Tafel 2.1).

Die Bedeutung dieser erweiterten Verfahren liegt darin, daß es so möglich ist, das Verfahrenzur AD-Umsetzung den konkreten Anforderungen einer Aufgabenstellung in Aufwand undZeitbedarf optimal anzupassen.


2.4 Erweiterte Zählmethode

Der Nachteil der einfachen Zählmethode ist die hohe Anzahl von Rechenschritten rmax = m-1 fürden gesamten Meßbereich. Bei einer 8-Bit-Umsetzung gilt m-1 = 255. Diese Zahl läßt sichreduzieren, wenn außer dem Normal der Größe 1 LSB auch Vielfachnormale verwendet werden.

Beispiel: 8-Bit-Wandlung mit Normalen der Größe 1 und 2Die Messung wird mit dem größten vorhandenen Normal begonnen (Zählmethode) und fortgesetzt,bis ein Vergleich ergibt, daß die analoge Meßgröße kleiner als das zusammengesetzte Maß ist.Dann wird die letzte Vergrößerung um den Wert 2 rückgängig gemacht, durch eine Vergrößerungum das nächst kleinere Normal 1 ersetzt und so der richtige Wert bestimmt.Zweckmäßig ist das Weitergehen um den Wert 2 maximal bis zum Wert , dasr = m

2 − 1 = 2n −1 − 1sind r = 127 Schritte für eine 8-Bit-Wandlung. Die nächste Messung wird mit der Vergrößerung umden Wert 1 durchgeführt. So ist beim 128. Schritt der Wert 255 erreicht.

Ist die analoge Meßgröße XA immer noch größer, so ist auch ohne weitere Messung bekannt,daß sie den maximalen Wert 256 haben muß (XA XAmax).[

2.5 Parallel-Serien-Wandlung

Ähnlich wie beim Parallelverfahren wird der Analogwert Xa mit Vielfach-Normalen gemessen. DerUnterschied besteht darin, daß die zuerst benutzten Normale wesentlich grober unterteilt sind, als esdas Auflösungsvermögen des ADU erfordert. Mit dem ersten Vielfach-Normal N1 wird der gesamteAnalogbereich XAmax zunächst in m1 < m Teilbereiche unterteilt. In jedem folgenden Schritt wirdder aktuelle Teilbereich in weitere m2 (m3 , m4 ... ) Segmente unterteilt (Mehrstufenmethode). DieAuflösung m = 2n der Gesamtanordnung ergibt sich aus dem Produkt der Teilauflösungen mi :

.m =i=1

rmi = m1

. m2. . . . . mr

Die Umsetzung in den Digitalkode (Zuordnung) ergibt somit in der ersten Wandlerstufe genau dieersten k1 = ld m1 Stellen der digitalen Ausgangsgröße Z. Die Bestimmung der nächsten k2 = ld m2 Stellen erfolgt in der zweiten Wandlerstufe usw.

Sind die einzelnen Stufen dekadisch geteilt, so kann in jedem Rechenschritt (Takt) genau eineZiffer (Digit) einer mehrstelligen Zahl ermittelt werden.

2

2

1

1. 2. 3.

Amax X

A X

a) Erweiterte Zählmethode

Amax X

A X

1 m

1 m

Vielfach-Normal 1

Vielfach-Normal 2

2 m

b) Mehrstufenmethode

Bild 2.3: Erweiterte Zählmethode und Mehrstufenmethode


2.6 Vergleich der AD-Umsetzungsverfahren

Allen AD-Umsetzungsverfahren gemeinsam ist ein schrittweiser Vergleich des Analogwertes miteinem oder mehreren Normalelementen. Abhängig vom Ergebnis des Vergleichs sind ggf. weitereHandlungen nötig: Ist das verwendete Normal kleiner als die Meßgröße, so wird eine entsprechendeDigitalinformation ausgegeben und der nächste Vergleich durchgeführt. Ist das aktuelle Normalgrößer, wird die letzte Messung entweder rückgängig gemacht und mit dem nächsten Normwertdurchgeführt oder die Messung ist beendet. Dieser logische Ablauf einer Messung wird alsRechenschritt bzw. einfach Schritt r bezeichnet. Die Anzahl der Schritte r für eine vollständigeAD-Wandlung ist ein Maß für die benötigte Zeit bzw. die WandlergeschwindigkeitAn Hardwareaufwand werden ein oder mehrere Normale benötigt, die über Einrichtungen zumVergleich mit der Analoggröße, zur Ausgabe und/oder zum Zählen der digitalen Information sowiezum Weiterschalten zum nächsten Normalelement verfügen müssen. Zusammengefaßt wird das alsNormal N bezeichnet.

Die Anzahl h der Normale N und die benötigten Rechenschritte r sind charakteristische Werte füreine vollständige AD-Umsetzung. Sie gestatten eindeutige Aussagen über den Aufwand und dieLeistungsfähigkeit von AD-Wandlern, ohne auf konkrete Realisierungen einzugehen.Wird vorausgesetzt, daß der größte vorkommende Analogwert (Ux ≤ Uxmax ) aus maximal m = 2n

Grundeinheiten q besteht, so läßt sich der Aufwand der Verfahren allgemein angeben (Tafel 2.2).

ZählmethodeWurde bis zum (m-1)ten Schritt keine Übereinstimmung gefunden, so muß die Analoggröße wegenUx ≤ Uxmax den Wert Uxmax = m . q haben. Für die Anzahl von Rechenschritten r gilt rmax = m - 1.

ParallelmethodeEine entsprechende Betrachtung führt zur Anzahl h = m - 1 von Normalen bei r := 1.

IterationsverfahrenEs steht ein Satz von h = ld m dualgestuften Vergleichsnormalen zur Verfügung und jedes Normalwird genau einmal verwendet. Damit benötigt die AD-Umsetzung r = ld m Schritte. In jedemSchritt wird genau eine Bitstelle bestimmt, beginnend mit dem MSB.

1m - 1 Parallelmethodeld mld m Iterationsmethodem - 11 Zählmethode

Schritte rAnzahl der Normale h

Aufwand ( Ux max = m q, m = 2n )Methode

Tafel 2.2: Aufwandsvergleich zu AD-Umsetzungsverfahren

Erweiterte ZählmethodeVerwendet wird eine Anzahl h von Normalen Ni mit den Gewichten 20, 21 , 22 , ..., 2h-2 , 2h-1 . Zuerstwird das größte Normal Nh-1 mit dem Wert 2h-1 verwendet. Nach der einfachen Zählmethode wirddamit maximal bis zum Schritt gezählt. Anschließend wird jedes der weiteren (h-1)i& = ( m

2h−1 − 1)

Normale genau einmal zum Vergleich verwendet. Damit folgt für die Anzahl von Schritten r:

r = i* + h - 1 bzw. .r = m2h−1 + h − 2


Dieses Verfahren ist sinnvoll bis zu einer Normalzahl von h = ld m anzuwenden. Nach Aufwandund Leistungsfähigkeit liegt es offensichtlich zwischen der einfachen Zählmethode mit h = 1 undder Iterationsmethode mit h = ld m. Tafel 2.3 zeigt für m = 28 = 256 einige Daten.

Iterationsmethode 81, 2, 4, 8, 16, 32, 64, 1288 91, 2, 4, 8, 16, 32, 647 121, 2, 4, 8, 16, 326 191, 2, 4, 8, 165 341, 2, 4, 84 651, 2, 431281, 22

einfache Zählmethode25511

Schritte rGröße der Normale (Gewicht)

Anzahl h der Normale

Tafel 2.3: Aufwand an Normalen N und Rechenschritten r bei erweiterter Zählmethode

Mehrstufenmethode (Parallel-Serien-Wandlung)Die Auflösung der Gesamtanordnung ergibt sich aus dem Produkt der Teilauflösungen mi

m =i=1

rmi = m1

. m2. . . . . mr .

Eine aufwandsoptimale Aufteilung der maximalen Stufenzahl m = 2n auf die Teilstufen m1 , ..., mr ergibt sich, wenn die Stufenanzahl und damit auch die Auflösung pro Rechenschritt r gleich ist,also mopt = m1 = m2 = ... = mr . Bei r Rechenschritten (Teilkodierungen) gilt dann

.mi = r m und h = ( r m − 1) r

Ist die r-te Wurzel aus m keine ganze Zahl, so wird für die Auflösung mi die nächst größereganze Zahl verwendet.

Für eine AD-Umsetzung in mi = r Stufen sind genau r Schritte nötig. Jede Teilstufe arbeitet dabeinach der Parallelmethode mit (mi - 1) Normalen zur Unterscheidung von mi = 2k Amplitudenstufen(Auflösung k Bit).

Für r = ld m erhält man die Iterationsmethode, für r = 1 ergibt sich die Parallelmethode (Tafel 2.4)

Iterationsmethode828

1244

30162Parallelmethode2552561

h = ( r m − 1) rr mr

Anzahl der NormaleStufung der TeilwandlerSchritte

Tafel 2.4: Aufwandsvergleich für Mehrstufenmethode (bei m = 28 = 256 Stufen)


3. Parameter von AD-Umsetzern

Zur Beschreibung von AD-Umsetzern werden wie bei den DA-Umsetzern allgemeine Kenngrößenverwendet. Ihre Kenntnis und Bedeutung ist für die Auswahl und Anwendung äußerst wichtig. Diemeisten Kennwerte werden mit Bezug auf die Umsetzungsgleichung bzw. die Übertragungs-kennlinie in Prozent vom Wandlungsbereich (FS - full scale) oder in Anteilen des LSBs angegeben.

Da viele AD-Umsetzer intern mit einem DA-Umsetzer arbeiten, sind auch die Kennwerte undFehlerquellen z. T. die gleichen bzw. lassen sich in entsprechender Weise definieren.

3.1 Quantisierungsfehler

Die Quantisierung bewirkt eine Unterteilung des (maximalen) kontinuierlichen Wertebereiches desanalogen Eingangssignals in eine endliche Anzahl meist gleicher Teilbereiche, die sogenannteQuantisierungseinheit (LSB). Alle Analogwerte innerhalb eines Teilbereiches werden durch dasgleiche Digitalwort dargestellt. Die Ausgangsbelegung ändert sich erst, wenn sich der Eingangswertum 2-n Xref = 1 LSB ändert. Da ein Analogsignal innerhalb seines Wertebereiches unendlich viele Werte annehmen kann, durchdie Quantisierung aber nur endlich viele Werte gebildet werden können, ist die AD-Umsetzung miteinem systematischen Fehler verbunden, dem Quantisierungsfehler xf (Bild 3.1).

Der Analogwert läßt sich somit aus dem digitalen Ausgangskode Z nur mit einer Unsicherheit ± xf

bestimmen, oder anders formuliert, einem Digitalwert Z ist immer ein ganzer Bereich (Stufenbreite)der analogen Eingangsgröße zugeordnet (vgl. auch Bild 1.1).

111

110

101

100

011

010

001

000 0 1 2 3 4 5 6 7 8

320 640 960 1280 1600 1920 2240 2560480 800

FS

U x mV

FS xmax

digi

tale

r Aus

gang

Z

UnsicherheitAbgleich

n-Bit-ADU

n-1-Bit-ADU

Abgleich

analoger Eingang

U x

8 8 8 8 8 8 8 8

U = U

xmax U

Bild 3.1: Übertragungskennlinie und Quantisierungsfehler


Bild 3.2 verdeutlicht die mit der Quantisierung verbundenen Unsicherheitsbereiche (uncertainty).Es entstehen ungleichmäßige Stufenbreiten in der Übertragungskennlinie (vgl. auch differentielleNichtlinearität). Die Größe des Quantisierungsfehlers ist von der Anzahl der Teilbereiche unddamit von der Auflösung sowie von der technischen Realisierung des AD-Umsetzers abhängig.

001

000

010

011

100Z

A

A

X1 LSB

0

-1 LSB

0 1 2 3 4

2 4

2 4

0

0

A1

A2

X

X

X

X

A2 X

A1 X

f

1 3

1 3

Bild 3.2: Unsicherheitsbereiche bei der Quantisierung

Ändern sich die Digitalwerte jeweils bei vollen Quanten des analogen Signals XA, so ist an dieserStelle der Quantisierungsfehler gleich einem Quant (1 LSB). Erfolgt der Wechsel der Digitalwertebei halben Quanten, so ist der Quantisierungsfehler xf in der Mitte des Teilbereiches Null, an denBereichsenden . Man erhält einen sägezahnförmigen Verlauf des Quantisierungsfehlers xf ! 1

2 LSBüber der analogen Eingangsgröße (vgl. auch Bild 1.2).

Der Quantisierungsfehler xf (quantisation error, uncertainty) tritt nur bei AD-Umsetzern auf.Bei DA-Umsetzern bestimmt jede Eingangsbelegung eindeutig einen diskreten analogenAusgangswert.

Der Quantisierungsfehler ist kein echter Fehler. Er ist durch die Auflösung des Umsetzers(Bandbreite des Digitalkodes) bestimmt und kann theoretisch beliebig klein gemacht werden.

Bei AD-Umsetzern werden typisch die Übergänge von "0" auf "1" und von (2n - 2) auf (2n - 1)abgeglichen. Meist ordnet man dabei dem digitalen Kode den mittleren Wert des entsprechendenanalogen Eingangsbereiches zu und spezifiziert den Quantisierungsfehler mit (Bild 3.1). ! 1

2 LSB


3.2 Genauigkeit und Auflösung

Absolute GenauigkeitAls Maß für die absolute Genauigkeit wird die Abweichung der aktuellen Ein-/Ausgangsbeziehungvon den idealen berechneten Werten verwendet (vgl. Bild 3.3).

Die Angabe erfolgt meist in Vielfachen des LSB-Äquivalents, aber auch als prozentualer Anteilvom Maximalwert (full scale, FS) plus/minus Anteil des Quantisierungsfehlers ( % FS ).! 1

2 LSB

Relative GenauigkeitDie relative Genauigkeit eines AD-Umsetzers ist eine Funktion seiner Nichtlinearität NL, ist aberunabhängig vom Verstärkungs- und Offsetfehler. Nach Abgleich dieser Fehler erhält man einenAD-Umsetzer mit absoluter Genauigkeit.

Die Angabe erfolgt in % FS ± Anteil Quantisierungsfehler xf (meist % FS ).! 12 LSB

AuflösungDie Auflösung wird vom kleinsten Schritt (LSB) bestimmt, den ein AD-Umsetzer verarbeiten kann.Die nutzbare Auflösung kann durch die relative Genauigkeit begrenzt werden. Aber die Auflösungbenötigt keine Genauigkeitsgrenze, kann also wesentlich größer sein, als es die Genauigkeit fordert.

Die Auflösung steigt mit der Bitzahl n des AD-Umsetzers mit der Zweierpotenz (A = 2n ). Siesagt nichts über die Genauigkeit des AD-Umsetzers bzw. Abweichungen von der idealenÜbertragungskennlinie aus.

111

110

101

100

011

010

001

000 0 1 2 3 4 5 6 7 8

FS

FS xmax

digi

tale

r Aus

gang

Z

analoger Eingang

U x

8 8 8 8 8 8 8 8

U = U

xmax U

ideal

Verstärkungsfehler

Offsetfehler

Bild 3.3: Statische Fehlergrößen der AD-Umsetzung


3.3 Verstärkungs- und Offsetfehler

VerstärkungsfehlerEin Verstärkungsfehler bewirkt gegenüber der idealen Umsetzerkennlinie einen verändertenAnstieg. Er beeinflußt die relative Genauigkeit des AD-Umsetzers nicht. Der Fehler ist abgleichbar.

Der Abgleich des Verstärkungsfehlers erfolgt bei den meisten AD-Umsetzern am Übergangder digitalen Ausgangsgröße von (111 ...110) __> (111 ... 111), also bei FS - .1 1

2 LSB

OffsetfehlerDer Offsetfehler kennzeichnet den Versatz (Abweichung) der Übertragungskennlinie im Ursprung.Wird dieser Fehler nicht abgeglichen, so entsteht ein konstanter Fehler im Wandlungsbereich. DerOffsetfehler beeinflußt nicht die relative Genauigkeit. Seine Angabe erfolgt in µV oder in Anteilenvon LSB. Der Abgleich auf Null erfolgt abhängig von der Betriebsart des ADUs; typisch für

unipolare ADU am Übergang von (000 ... 000) __> (000 ... 001), also bei , + 12 LSB

bipolare ADU am Übergang von (100 ... 000) __> (100 ... 001), also bei MSB + .12 LSB

3.4 Nichtlinearität und differentielle Nichtlinearität

NichtlinearitätDie integrale Nichtlinearität NL bzw. der Linearitätsfehler (Non-Linearity, Linearity error) ist einMaß für die maximale Abweichung der Übertragungskennlinie von der durch Abgleich festgelegtenGeraden durch Null- und Endpunkt (Bild 3.4). Die Abweichung wird typisch in Teilen von LSBangegeben.

111

110

101

100

011

010

001

000 0 1 2 3 4 5 6 7 8

FS

FS xmax

digi

tale

r Aus

gang

Z

realer ADU

idealer ADU

analoger Eingang

U x

8 8 8 8 8 8 8 8

U = U

xmax U

14+ LSB

14- LSB

14

- LSB

14+ LSB

NL 14+ LSB

14+ LSB

0

0

12

- LSBDNL

Bild 3.4: Nichtlinearität und differentielle Nichtlinearität


Hat ein AD-Umsetzer eine Nichtlinearität NL = , so gilt für seine Übertragungsgleichung! 12 LSB

.Ue ! xf ! NL = Ue !12 LSB ! 1

2 LSB = UFS (B12−1 + . . . + Bn2− n)

Die Nichtlinearität NL ist nicht abgleichbar.

Differentielle Nichtlinearität Die differentielle Nichtlinearität DNL ist ein Maß für den relativen Fehler einer Stufenbreite derWandlerkennlinie. Sie kennzeichnet die Abweichung einer Stufenbreite vom Idealwert 1 ULSB anden Umschaltstellen im Inneren des Wandlungsbereiches. Der von den Herstellern angegebeneWert DNL kennzeichnet die maximale Abweichung einer Stufenbreite vom Idealwert 1 LSB überden vollen Umsetzungsbereich.

Die differentielle Nichtlinearität DNL beeinflußt die Nichtlinearität NL der Übertragungs-funktion bzw. der Übertragungskennlinie des AD-Umsetzers.

DNL = heißt, daß jede Stufenbreite der Übertragungskennlinie ( ) . LSB sein kann.12 LSB 1 ! 1

2

Beispiel: Für einen 3-Bit-AD-Umsetzer nach der Iterationsmethode seien die Bitäquivalente des internenDA-Umsetzers gegeben: , und .ULSB = 2−3 URe f (1 − 1

4 ) UNSB = 2−3 URe f (2 − 12 ) UMSB = 2−3 URe f (4 − 1

2 )Damit können die Übertragungskennlinie und daraus die differentielle Nichtlinearität DNL sowieder Verlauf des Quantisierungsfehlers Xf bestimmt werden (Bild 3.5).

Im gesamten Wandlerbereich gilt . Aber für den Quantisierungsfehler erhaltenDNL [ 14 ULSB

wir Xf > 1 LSB, der Wandler erfüllt also nur die Anforderungen eines 2-Bit-ADU.

001

010

011

100

101

110

111

000 2 3 4 5 6 7 1

+ 0,5

+ 1,0

- 0,5

- 1,0

X f ULSB

U e ULSB

Z

0

idealreal

U e ULSB

14-

14+

14-

14+

14-

14-

14-

DNL

Bild 3.5: Übertragungskennlinie, DNL und Quantisierungsfehler (Beispiel)


3.5 Monotonie

Monotonie verlangt, daß bei steigendem analogen Eingangswert die Umsetzungskennlinie ebenfallsansteigt, der Digitalwert Z am ADU-Ausgang also zumindest nicht absinkt (Bild 3.6).

Monotonie erfordert eine differentielle Nichtlinearität DNL ≥ - 1 LSB.

111

110

101

100

011

010

001

000 0 1 2 3 4 5 6 7 8

FS

digi

tale

r Aus

gang

Z

analoger Eingang

U x

8 8 8 8 8 8 8 8xmax U

nichtmonotonMissing Code

1,5 LSB1 LSB

0,5 LSB

- 0,5 LSB- 1 LSB

- 1,5 LSB

xf Missing Code

nichtmonoton

0 U x xmax U

ideal

Bild 3.6: Monotonie und Missing Codes

Bleibt der digitale Ausgabewert trotz steigender Analoggröße konstant oder sinkt sogar ab, sokommt es zu einer Informationslücke (missing code, skipped code), d. h. im Wandlungsbereich tritteine bestimmte Kodierung nicht auf (Bild 3.6).

Damit keine Kodierung ausgelassen wird, darf die differentielle Nichtlinearität DNL nichtgrößer als +1 LSB werden.

Für einen voll funktionsfähigen AD-Umsetzer wird gefordert −1 LSB [ DNL [ +1 LSB .


3.6 Dynamische Kennwerte von AD-Umsetzern

Zur Beschreibung und Kennzeichnung des Zeitverhaltens von ADU werden dynamische Kennwerteangegeben. Die wichtigsten sind Umsetzzeit, Umsetzrate, Amplitudenfehler, Störunterdrückungund Signal-/Rausch-Abstand.

3.6.1 Umsetzzeit und Umsetzrate

UmsetzzeitDie Umsetzzeit TU (conversion time) ist die Zeit zur Bestimmung des digitalen Ausgangswertes.Wenn nicht ausdrücklich anders angegeben, wird diese Umsetzzeit gemessen vom Anlegen desStart-Signals SOC (start of conversion) bis zur Ausgabe des Status- bzw. Data-Ready-Signals EOC(end of conversion).

Bei Stufenwandlern (sukzessive Approximation, Iterationsmethode) ist die Umsetzzeit TU

unabhängig von der Größe der Eingangsamplitude (typisch 100 ns... 200 µs).

Bei integrierenden AD-Umsetzern kann die Umsetzzeit proportional zur Eingangsamplitudesein (50% Differenz) und beträgt typisch wesentlich mehr als 1 ms.

UmsetzrateDie Umsetzrate (conversion rate, update rate) ist ein Maß für die maximale Wiederholrate, mit derein AD-Umsetzer eine Umwandlung zyklisch wiederholen kann.

Die Umsetzrate ist i.a. nicht der Reziprokwert der Umsetzzeit, da viele AD-Umsetzer Zeitzum Rücksetzen benötigen, bevor die nächste Wandlung gestartet wird. Andere ADU könnendie neue Wandlung sogar beginnen, bevor die erste Wandlung abgeschlossen ist.

3.6.2 Amplitudenfehler

Bei Momentanwert-AD-Umsetzverfahren treten z. T. erhebliche Fehler auf, wenn sich das analogeEingangssignal während der Umsetzzeit TU um mehr als ändert. Dieser dynamische! 1

2 LSBAmplitudenfehler beschränkt u. U. die zulässige Frequenz des Eingangssignals ganz erheblich.

Mit einem vorgeschalteten Tast-und Halteglied (Sample-and-Hold, S&H) kann dieser Fehler ggf.vermieden oder zumindest stark verringert werden, allerdings werden hohe Anforderungen an dieAperturunsicherheit ta der Abtastschaltung gestellt ( ta << TU , vgl. auch Abschnitt 6).

Zur Ableitung der Zusammenhänge wird ein zeitabhängiges Analogsignal Xa (t) nach Bild 3.7angenommen. Ändert sich das analoge Eingangssignal Xa (t) während der Umsetzzeit TU , soentsteht am ADU-Eingang ein dynamischer Fehler, der sogenannte Amplitudenfehler Xa :

.Xa(t) = TUdXa(t)

dt

Bei Momentanwert-ADU führt der Amplitudenfehler für zu erheblichenXa > 12 ULSB

Fehlern im Ausgangskode. Bei integrierenden ADU gilt diese Beschränkung nicht, da hierder arithmetische Mittelwert des Eingangssignals umgesetzt wird.


Wird ein Sinussignal angenommen, so erhält man die größte Steilheit (Änderung)Xa(t) =.Ue sin t

im Nulldurchgang des Signals

.dXa(t)dt max

=d (

.Ue sin t )

dtmax

=.Ue

Daraus folgt für die zulässige Änderung der Analogamplitude während der Umsetzzeit TU bzw. fürdie zulässige Signalfrequenz femax (bei gegebenem ∆Ue max ):

bzw. .Xa max = Ue max = 2 fe TU.Ue fe max = 1

2 TU

Ue max.Ue

tU T

X (t)a

Xa

XamaxXa

X = TadX (t) a dt U∆

∆

Bild 3.7: Zur Definition des Amplitudenfehlers bei ADU

Beispiel:Für einen 12-Bit-ADU vom Typ 574 mit TU typ = 25 µs, ULSB = 2,44 mV und ergibt sich

.Ue = 10 V

die unerwartet niedrige zulässige Signalfrequenz von femax ≈ 1,6 Hz !

Durch Vorschalten einer schnellen S&H-Stufe kann eine wesentliche Verbesserung erreicht werden(höhere zulässige Eingangsfrequenz bzw. Einsatz eines langsameren ADU). Die S&H-Stufe mußdazu das analoge Signal am Eingang des AD-Umsetzers während dessen Umsetzzeit konstant bzw.innerhalb einer Toleranz von 0,5 LSB halten. Bild 3.8 verdeutlicht die Zusammenhänge:

Die Spannungsänderung am ADU während dessen Umsetzzeit TU wird jetzt durch denUe&

Kennwert Aperturunsicherheit ∆tA der S&H-Schaltung bestimmt (vgl. auch Abschnitt 6). Derdynamische Amplitudenfehler verringert sich mit S&H-Glied um den gleichen Faktor. Allgemeingilt

.Ue& = tA

TUUe

Für o.g. Beispiel erhält man bei vorgeschaltetem S&H-Glied mit ∆tA = 25 ns nahezu die 103-fachezulässige Signalfrequenz f*

emax ≈ 1,66 kHz.


tU T

U (t)e

Ue

UemaxUe

∆U = Te

dU (t) e dt U∆

U* = tedU (t) e dt a∆ ∆

U* = U et a

T∆U

∆∆

e

mit S&H-Glied:

oder

U*∆ etA ∆

ohne S&H-Glied:

Bild 3.8: Zum Amplitudenfehler von ADU bei Einsatz eines S&H-Gliedes

Wie hoch die Anforderungen an die Kennwerte des S&H-Gliedes für schnelle AD-Umsetzer (z. B.Half-flash-ADU) sind, zeigt folgendes Beispiel für die 8-Bit-AD-Umsetzung eines Sinussignals.

Aus den o.g. Angaben folgt wegen für die Aperturunsicherheit derUe max [12 ULSB = 1

2 UFS.2−8

S&H-Schaltung die Forderung

.tA [Ue max.Ue

12 fe

= 624 ps fur fe = 1 MHz

Die maximale Abweichung der Öffnungs- bzw. Aperturezeit tA des S&H-Gliedes beiaufeinanderfolgenden Wechseln der Betriebsart (Sample, Hold) darf also nur diese extremkleine Zeit ∆tA = 624 ps betragen, wenn Änderungen der analogen Eingangsspannung keineunzulässigen Fehler hervorrufen sollen.


3.6.3 Zur Störunterdrückung bei integrierenden ADU

In der Praxis treten Störsignale in vielfältiger Form auf und haben unterschiedliche Ursachen, z. B.Übersprechen, Glitches, Netzbrummen. Solche Störsignale überlagern sich dem Eingangsnutzsignaldes ADU und können zu erheblichen Fehlern im Umsetzungsergebnis führen.

Die Empfindlichkeit gegen Störsignale und die Größe der Fehler im Umsetzungsergebnis istbei integrierenden ADU grundsätzlich verschieden von denen bei Momentanwertumsetzern.

Bei Momentanwert-ADU wird im schlechtesten Fall der Spitzenwert einer Störung innerhalb derUmsetzzeit in voller Größe erfaßt und umgesetzt. Abhilfe ist nur mit geeignet bemessenen analogenTiefpaßfiltern vor dem ADU zu erreichen. Problematisch ist meist die Bemessung des Filters(große Zeitkonstanten, Restwelligkeit, ...) und die vergrößerte Einschwingzeit der Gesamtschaltung.

Völlig anders ist die Situation bei integrierenden AD-Umsetzern. Es wird der über die Integrationszeit gemittelte Wert des Eingangssignals mit den überlagertenStörsignalen in einen entsprechenden Digitalwert gewandelt. Die Störsignale werden dabei in ihrerAuswirkung i.a. stark reduziert. Periodische mittelwertfreie Störsignale (z. B. Sinuswellen) lassensich vollständig unterdrücken, wenn die Integrationszeit gleich einem ganzzahligen Vielfachen derPeriodendauer des Störsignals ist (und der Integrator nicht übersteuert wird).

Diese Zusammenhänge werden am Beispiel eines Eingangsnutzsignals UN mit einem überlagerten

pulsförmigen Störsignal US der Amplitude A und der Pulsdauer tP

bzw. sinusförmigen Störsignal US der Amplitude Û und der Periodendauer TS dargestellt.

3.6.3.1 Unterdrückung pulsförmiger Störsignale

P t

U

tT

NU

V USA

U = A t

S T1

1

P

Bild 3.9: Zur Unterdrückung pulsförmiger Störsignale bei integrierenden ADU

Für die Ausgangsspannung des Integrators gilt

UINT = 1T1

¶0

T1

( UN + US) = UN + US = UN + A tPT1

.

Ein Störimpuls bewirkt einen Fehler im ADU-Ergebnis, der im wesentlichen vom Verhältniszwischen Pulszeit tP und Integrationszeit T1 bestimmt ist.


3.6.3.2 Unterdrückung periodischer Störsignale

U

t

ST

1T

1t tT S 4

T - T 1 S S T24

t = -1

t = t + T2 1 1a)

2

t

TS U

Û

- ÛT1

n TS

t2t1

b)

Bild 3.10: Zur Unterdrückung periodischer Störsignale bei integrierenden ADU

Für ein Eingangsnutzsignal UN mit überlagertem sinusförmigem Störsignal US (Bild 3.10 a), also

Ux(t) = UN +.US sin S t mit S

. t = 2 . tTS

folgt bei einer Integrationszeit T1

Ux = 1T1

¶0

T1

Ux dt = UN −.US

ST1cos t | 0

T1

.= UN −.US2

. TST1

(cos 2 . T1TS

− 1) = UN + US

Das Integral über eine volle Periode eines mittelwertfreien Wechselsignales ist Null, d.h. derAnteil der Störspannung verschwindet, wenn das Verhältnis ganzzahlig ist, da giltk = T1

TS .cos 2 .k − 1 = 0 fur k = 1, 2, 3, ...

Das Integral über eine unvollständige Periode eines Wechselsignales ergibt einen von Nullverschiedenen Wert

.US&

=.US2

. TST1

(1 − cos 2 . T1TS

)


Der Störanteil und damit der Fehler im Ausgangssignal wird am größten, wenn sich die Differenzzwischen Integrationszeit und Periodendauer gleichmäßig jeweils zur Hälfte vor und hinter demMaximum bzw. Minimum der Störwechselgröße aufteilt (Bild 3.10).

US&&

= −.US2

. TST1

cos( T1TS

+ 2 ) − cos( 2 − T1TS

)

=.US2

. TST1

sin T1TS

+ sin T1TS

)

- Spaltfunktion.=.US . TS

T1sin T1

TS=

.US

sin xx

Als relative Fehlergröße der AD-Umsetzung erhält man

F =(UN + US) − UN

UN= US

UN

=.

US

UN

. TS.T1

. sin . T1TS

=.

US

UN

. sin xx mit x = . T1

TS

- Spaltfunktion.=.

US

UN

. sp ( . T1TS

)

Die Unterdrückung des Störsignals kann als Dämpfung a beschrieben werden (Bild 3.11)

.a = 20. lg.

US

US= 20. lg 1

sp ( T1TS

)

Die gute Unterdrückung (Dämpfung a) des Störsignals für ganzahlige Verhältnisse zwischenIntegrationszeit und Periodendauer ist deutlich zu erkennen.

10

20

30

40

a dB

1TS

T

10 0 101

Tiefpaß ( T = 0,5 T ) 1

2 3 4 8

Bild 3.11: Dämpfung von Störfrequenzen bei integrierenden ADU /1/


3.6.4 Signal-/Rausch-Verhältnis

Häufig wird auch das sogenannte Signal-/Rausch-Verhältnis S/R als Maß für die Störunterdrückungbei der AD-Umsetzung angegeben. Dazu wird, wie allgemein üblich, angenommen, daß sich derQuantisierungsfehler als Quantisierungsrauschen beschreiben läßt. Die Rauschleistung ist konstantund gleichmäßig über den gesamten Frequenzbereich verteilt (weißes Rauschen).

Die Definition für das Signal-/Rauschverhältnis S/R lautet

.S/R = PSPR

=XS

2

XR2

Darin bedeuten:PS - Signalleistung, PR - Rauschleistung,XS - Effektivwert der Signalgröße, XR - Effektivwert der Rauschgröße.

Die Herleitung der wichtigsten Zusammenhänge erfolgt anhand der Übertragungskennlinie einesAD-Umsetzers. Aus Bild 3.12 erhält man für den Verlauf der Fehlerspannung e mit der Geraden-steigung s und der Stufenhöhe E

e = s . t bzw. .t = es

Unter Beachtung des Definitionsbereiches ergibt sich daraus die Periodendauer T zu− E2 [ e [ + E

2

.T = t2 − t1 = E2s + E

2s = Es

t

e

E2

E2e = -

e = +

E2 +

2E -

Tt t21

Bild 3.12: Übertragungskennlinie und Verlauf der Fehlerspannung bei Quantisierung


Für den quadratischen Mittelwert der Fehlerspannung kann nun angegeben werden

.e2 = 1T ¶

t1

t2e2dt = s

E ¶− E

2s

E2s

s2t2dt = E2

12

Mit der Signalamplitude in einer Richtung A < Amax und ihrem quadratischen Mittelwert erhältA2

2man für das Signal-/Rauschverhältnis S/R:

S /R =A2

2E2

12= 6 ( A

E )2 mit Amax = 2n−1E

bzw..S /R [ 6 (2n−1)2 = 3

2. 22n

Meist wird das Signal-/Rauschverhältnis S/R in Dezibel (dB) angegeben. Für die Umrechnung gilt

.S/R& [dB] = 10. lg SR

Damit erhalten wir

S /R& [dB] [ 10. [lg 1, 5 + 2 n . lg 2] = 6, 02 n + 1, 76bzw.

(effektive Auflösung).n (Bit) =S/R& − 1, 76

6, 02

Bei Einsatz eines (n+1)-Bit-Umsetzers vergrößert sich der Signal-Rauschabstand um ca. 6 dBbzw. um etwa das Vierfache gegenüber einem n-Bit-Wandler.

Gelingt durch schaltungstechnische und/oder andere Maßnahmen eine Vergrößerung diesesS/R-Verhältnisses, so wird je 6 dB Erhöhung ein Bit Auflösung gewonnen bzw. man kanneinen ADU mit niedrigerer Auflösung einsetzen.

Die konsequente Fortsetzung dieses Gedankens zeigt, daß man auch mit einem 1-Bit-ADU(Schalter, Komparator) hohe Auflösungen erreichen kann, wenn man durch entsprechendeMaßnahmen das S/R-Verhältnis groß genug machen kann. Das spielt insbesondere bei derRealisierung von AD-Wandlern mit Überabtastung eine wichtige Rolle (vgl. Abschnitt 5).


3.7 Überabtastung und Quantisierungsrauschen bei AD-Umsetzung

Die Quantisierung der Amplitude ist ein grundlegender Prozeß bei der AD-Umsetzung. Bild 3.13zeigt die Übertragungsfunktionen eines idealen 1-Bit- und n-Bit-Quantisierers. Beide könnenmathematisch durch eine nichtlineare Funktion D := A + e dargestellt werden, wobei e denQuantisierungsfehler darstellt.

E

E

A

A A

A

D D

ee

E2

E2

E2

E2 - -

A max

A min

DA A D

Bild 3.13: Übertragungskennlinien idealer Quantisierer, Quantisierungsfehler

Ist das analoge Eingangssignal A ∈ [Amin , Amax ] beschränkt, so ist auch der Quantisierungsfehler ebeschränkt [ ]. Die digitale Ausgangsgröße D ändert sich stufenförmig mit der Stufenhöhe E.− E

2 , E2

Für Eingangssignale A außerhalb dieses Bereiches wächst der Quantisierungsfehler e monoton.Man spricht in diesem Falle von Übersteuerung des Quantisierers.

Der Quantisierungsfehler e ist durch das analoge Eingangssignal A nur unscharf definiert. Wennsich A im Intervall [Amin , Amax ] zufällig ändert, dann ist bei einer großen Anzahl von Abtastwertender Quantisierungsfehler e im Intervall gleichverteilt. Damit ist seine spektralee c [− E

2 , E2 ]

Leistungsdichte konstant, genau wie bei weißem Rauschen. Deshalb wird der Quantisierungsfehlerauch oft (stark vereinfachend) als Quantierungsrauschen bezeichnet. Bei einer Gleichverteilung derQuantisierungsrauschleistung σ2 (e) im Intervall gilt für ihre spektrale Leistungsdichte− fS

2 , fS2

.SE(f) =2(f)fS

= 1fS

1E ¶

E2

E2

e2 de = E2

12 . fS


Die im Signalband vorhandene Rauschleistung PQ (f) des Quantisierungsfehlers e, die sogenannteIn-band-Leistung, berechnet man nach

. ( 1)PQ (f) := ¶−

fN2

fN2

SE (f) df = E2

12fNfS

= E2

121M mit M := fS

fN

Ist die Abtastfrequenz fS gleich der Nyquistfrequenz fN (doppelte Signal-Bandbreite), so istdie Leistung konstant, genau wie bei weißem Rauschen. PQ(fN) = E2

12

Bei wachsender Abtastfrequenz fS > fN erfolgt eine Rauschformung (noise-shaping), d.h. eswerden zunehmend Teile des Quantisierungsrauschens aus dem Signalband verdrängt.

Das Verhältnis aus Abtastfrequenz fS und Nyquistfrequenz fN wird als Überabtastungsver-hältnis bezeichnet. Mit wachsender Überabtastung wird die In-band-Leistung desM := fS

fN

Quantisierungsrauschens reduziert.

Für einen 1-Bit-ADU (Komparator) gelten die angegebenen Relationen mit der Annahmeweißen Rauschens (additive Überlagerung der quadratischen Rauschkomponenten) zumindestnäherungsweise.

3.7.1 Signal-Rausch-Verhältnis

Als Signal-Rausch-Verhältnis S/R bezeichnet man das Verhältnis aus der Ausgangsrauschleistungbei sinusförmigem Eingangssignal und der In-band-Rauschleistung. A =

.A (sin t + )

Im einfachsten Fall, wenn nur das Quantisierungsrauschen beachtet wird, gilt für das vom analogenEingangssignal A abhängige Signal-Rausch-Verhältnis S/R

. ( 2)S/R = 10 . lg A2

21

PQ

Das Signal-Rausch-Verhältnis S/R wächst monoton mit der analogen Signalamplitude. Wirdder Quantisierer übersteuert, so nimmt das S/R-Verhältnis stark ab.

3.7.2 Dynamikbereich DR

Der Dynamikbereich DR ist definiert als das Verhältnis aus den Ausgangsleistungen, die beiAnsteuerung mit einem Sinussignal mit full-scale Amplitude und einem Sinussignal von gleicherFrequenz mit sehr kleiner Amplitude entstehen. Im Idealfall ist die full-scale Amplitude durch dieEingangsamplitude des Quantisierers bestimmt. Im Falle des Komparators (1-Bit-DAU) gilt für diezulässige Änderung ; damit ist der Wert für die full-scale Amplitude gleich . ! E

2E2

Für die Ausgangleistung gilt bei S/R = 0 (dB). Damit folgt für DRPQ = A2

2

. ( 3)DR (dB) = 10 . lg A2

2 12 . PQ

= S/R (dB) − 10 . lg 4 = (S/R − 6, 02) (in dB)


3.7.3 Effektive Auflösung

Für den Dynamikbereich eines idealen n-Bit-AD-Umsetzers gilt

. ( 4)DR = 3 . 22n−1

Geben wir DR in dB an, so gilt

. ( 5)DR (dB) := 10 lg DR = 10 (lg 3 − lg 2) + 20 . n . lg 2

Daraus folgt für die effektive Anzahl von Bits bzw. die effektive Auflösung des AD-Umsetzers

. ( 6)n (bit) :=DR (dB) − lg 3

220 . lg 2 =

DR (dB) − 1, 766, 02

Ein Anstieg von DR um 6 dB bewirkt eine Erhöhung der effektiven Auflösung n um 1 Bit.

Aus den o.g. Relationen

und DR (dB) = 10 . lg A2

8 . PQ= (S/R − 6, 02) (in dB) PQ = E2

12fNfS

= E2

121M , M := fS

fN

folgt( 7)DR (dB) = 10 . lg A

E2 3 M

4 = (S/R − 6, 02) (in dB)

bzw.. ( 8)n (bit) =

(S/R) (dB) − 7, 786, 02

Eine Vergrößerung des Überabtastverhältnisses M bewirkt eine Vergrößerung der effektivenAuflösung n des AD-Umsetzers um 0,5 Bit/Oktave (Verdopplung der Abtastfrequenz fS ).


3.8 Erhöhung der Auflösung eines AD-Umsetzers durch digitale Nachverarbeitung

Eine Erhöhung der Auflösung eines gegebenen ADU, ein sogenannter Bitgewinn, ist grundsätzlichdurch ein geeignetes Zusatzsignal, Überabtastung und Mittelwertbildung zu erreichen (Bild 3.14).Das ist u.a. beim Einsatz von Mikrocontrollern mit integriertem ADU von großem Interesse, daderen begrenzte Auflösung (meist 8 - 12 Bit) für viele Sensorsignale nicht ausreicht.

Zunächst wird dem eigentlichen Sensorsignal Uin ein spezielles Zusatzsignal UDr überlagert und dasSummensignal (Uin + UDr ) mit sehr hoher Abtastrate fS (Oversampling) gewandelt. Nun wird überdie vielen diskreten Meßwerte (Samplings) der gleitende Mittelwert gebildet. Der Bitgewinn istabhängig vom Grad der Überabtastung und der Anzahl N der zur Mittelwertbildung verwendetenAbtastwerte (Wortlänge). Praktisch kann so auch bei Einsatz eines 10-Bit-ADU durchaus z. B. eineSignalauflösung von 16 Bit erreicht werden.Wegen der Tiefpaßwirkung der Mittelwertbildung kommt es zu einer Frequenzbandbegrenzung undman kann das Ausgangssignal Y mit einer wesentlich niedrigeren Abtastrate fS /m (z. B. m = 10)weiterverarbeiten (Decimation).

Mittelwert- bildung

n-Bit-ADU

fS fS f S m

Σ

+

+Uin

UDr

Y

U + Uin Dr Decimation

Bild 3.14: Verfahrensprinzip zur Erhöhung der Auflösung von ADU

Ein praktisch geeignetes Zusatzsignal ist das symmetrische Dreieckssignal (natürliche Abtastung).Bei richtiger Wahl von Amplitude und Periodendauer ist es für diesen Zweck sogar einemRauschsignal überlegen. Außerdem läßt es sich mit Hilfe eines Puls-Weiten-Modulators (PWM),wie er in vielen Mikrocontrollern bereits enthalten ist, einfach realisieren.

Werden N Abtastwerte für die Mittelwertbildung verwendet, so muß das Dreieckssignal über diePeriode T = N . ∆t von Abtastintervallen ∆t ~ 1/fS mittelwertfrei sein; dazu muß es mit der Abtast-frequenz synchronisiert werden. Maximale Bitgewinne werden erreicht, wenn für die Amplitude Ades Dreieckssignales ungerade ganzzahlige Vielfache des 0,5.LSB-Äquivalentes gewählt werden,gerade ganzzahlige Vielfache des Wertes sind zu vermeiden.

Die Wirkungsweise läßt sich aus Bild 3.15 erkennen. Dabei werden folgende Annahmen gemacht:Periodendauer T = N . ∆t, N = 32, Amplitude A = 0,5.LSB, Uin = 1,3 LSB; der ADU kann nur diequantisierten Werte 1 LSB oder 2 LSB ausgeben. Analoge Eingangswerte (Uin + UDr ) > 1,5 LSBwerden als 2-LSB-Werte getastet. Über die zeitliche Mittelwertbildung ergibt sich daraus eineAnnäherung an den "wahren" Eingangswert Uin = 1,3 LSB. Aus den 32 Abtastwerten innerhalbeiner Periode T erhalten wir nach Bild 3.15 z. B. den Mittelwert MW

MW = 22 x1 LSB + 10 x 2 LSB32 = 1, 3125 LSB

bzw..MW = 23 x1 LSB + 9 x 2 LSB

32 = 1, 28125 LSB


2,01,81,61,41,21,00,80,60,40,2

20 24 40 4 8 1612 28 32 36 44 48 52 56 60 64

LSB

-Äqu

ival

ente

inU =1,3 LSB

Abtastwerte

∆k t

U +Uin Dr

Schaltschwelle1,5 LSB

Bild 3.15: Beispiel für überlagertes Dreiecksignal

Gleitende MittelwertbildungZur Mittelwertbildung sind verschiedene Verfahren bekannt, deren gemeinsame Eigenschaft dieTiefpaßwirkung ist (diskrete Nachbildung der Integration). Hier werden zwei Verfahren vorgestellt,die exponentielle Mittelwertbildung (exponentielle Glättung) und die "echte" Mittelwertbildung.

Exponentielle MittelwertbildungDie einfache Relation zur sogenannten exponentiellen Mittelwertbildung über N aufeinander-folgende Meßwerte ist auch mit einem Mikrocontroller einfach zu realisieren und benötigt relativwenig Speicherplatz. Der neue Mittelwert (MW) wird nach folgendem Algorithmus bestimmt:

.MW (k + 1) = MW (k) +Me wert (k + 1) − MW (k)

N

Diese Form der Mittelwertbildung über N aufeinanderfolgende Meßwerte kann auch als digitalesIIR-Filter (Infinite Impulse Response) beschrieben werden. Bezeichnet I(z) das Eingangssignal mitüberlagertem Dreickssignal, O(z) das Ausgangssignal und z-1 die Verzögerung des Signals um einAbtastintervall ∆t, so lautet die Übertragungsfunktion im z-Bereich:

.H(z) =O(z)I(z) = 1

N. 1

1 − (1 − 1N ) . z−1

1:NΣO(z)I(z) +

z-1+-

z-1

10,90,80,70,60,50,40,30,20,1 0

1 2 3 4 5 6 7 8f

(H)

k

k = =f SN

1T

Bild 3.16: Digitales IIR-Filter, Signalflußbild und Amplituden-Frequenzgang


Simulationen zeigen, daß bei exponentieller Mittelwertbildung das überlagerte Dreieckssignal nichtvollständig unterdrückt wird. Erst eine weitere Filterung mit einem digitalen Tiefpaß 1. Ordnungbei dezimierter Abtastfrequenz (z. B 100 Hz) bringt eine ausreichende Verbesserung. Allerdingswird das Ausgangssignal nun zusätzlich um die Filterdurchlaufzeit (Gruppenlaufzeit) verzögert.

Spalt-Tiefpaß als MittelwertfilterEine gegenüber der o.g. exponentiellen Mittelwertbildung verbesserte Mittelwertbildung gelingtz.B. nach einem Algorithmus

.MW(k + 1) = MW(k) +Me wert (k + 1) − Me wert (k + 1 − N)

N

Die verbesserte Mittelwertbildung wird durch die Nullstellen im Frequenzgang erreicht. Ein solchesDigitalfilter kann sowohl als IIR-, als auch als FIR-Filterstruktur (Finite Impulse Response)realisiert werden. Die erste Nullstelle befindet sich bei der Frequenz fS /N, weitere Nullstellenliegen dann bei ganzzahligen Vielfachen dieses Wertes. Die Übertragungsfunktionen im z-Bereichsind:

- IIR-Filter: H(z) =O(z)I(z) = 1

N1 − z−N

1 − z−1

- FIR-Filter: .H(z) =O(z)I(z) = 1

N j=0

N−1z−j

Der große Vorteil dieses Spalt-Tiefpaß-Filters liegt darin, daß die Nullstellen sowohl mit derGrundwelle, als auch mit den Oberwellen des überlagerten Dreieckssignales zusammenfallen unddiese damit vollständig ausfiltern. Bei geeigneter Wahl des Verhältnisses fS /N können auchNullstellen bei 50 Hz und 60 Hz erzeugt werden. So kann auch das Störsignal "Netzbrummen"unterdrückt werden.

1:NΣO(z)

I(z)z-1

1

0,9

0,8

0,7

0,6

0,5

0,4

0,3

0,2

0,1

0 1 2 3 4 5 6 7

(H)

b) FIR-Filter

1:NΣO(z)

I(z)

z-1+

z-N-

+

a) IIR-Filter

z-1 z-1

N-1 Verzögerungsglieder

f k

f S N

1Tk = =

Bild 3.17: Spalt-Tiefpaßfilter in IIR- und FIR-Struktur, Amplitudenfrequenzgang /25/


4. Parallel-und Stufenwandler

4.1 Parallelwandler

Sehr schnelle ADU werden vorzugsweise als reine Parallelwandler (flash decoder) realisiert. Derexponentiell mit der Auflösung ansteigende Aufwand an Bauelementen, der Flächenbedarf und dieLeistungsaufnahme begrenzt ihre Anwendung derzeitig auf etwa (6 ... 10) Bit. Die Prinzipschaltungeines n-Bit-ADU nach dem Parallelverfahren zeigt Bild 4.1. Sie enthält eine Widerstandskette mit2n Präzisionswiderständen, 2n - 1 Komparatoren, eine Referenzspannung und eine Dekodierlogik.Bei Erhöhung der Auflösung verdoppelt sich der Aufwand an Widerständen und Komparatoren mitjedem Bit. Außerdem steigen mit der Auflösung die Anforderungen an die Präzisionsbauelemente. Beispiel: Ein 8-Bit-Parallel-ADU benötigt ca 17 000 Bauelemente.

+

-

+

-

+

-

+

-

R

R

R

R

URef

2 - 1

e C

MSB

LSB

( Prio

rität

s- )

DEC

OD

IER

ER

R

::::::

n Bit

Reg

iste

r

Zx U

1

2

2 - 2

n

n

LSB 1 U

LSB3 U

LSB2 U

LSB 1 U = 2 U -n Ref

Ref LSBU - 1 U

Ref LSBU - 2 U

Bild 4.1: n-Bit-Parallel-ADU (Prinzipschaltung)

Die Bezugsspannungen der einzelnen Komparatoren sind stufenförmig übereinander angeordnet(Stufenhöhe 1 LSB) und werden typisch über eine Widerstandskette aus einer Referenzquelle URef abgeleitet. Eine Änderung am Eingang innerhalb des Erkennungsbereiches der Komparatoren (Zeit,Amplitude) kann umgehend eine Ausgangsänderung bewirken (echter Momentanwert-Umsetzer).Die folgende Dekodierlogik (Prioritätsdecoder) setzt die Komparatorzustände in die entsprechendeDualzahl um.

Wird eine Eingangsspannung Ux angelegt, so schalten alle die Komparatorausgänge auf High,deren Bezugsspannung kleiner als Ux ist.

Parallel- und Stufenwandler 29

Beispiel: 3-Bit-ADU mit 52 ULSB [ Ux [

72 ULSB

k1 = k2 = k3 ==> H, k4 = k5 = k6 = k7 ==> L .

Bei direktem Anschluß der Komparatorausgänge an den Dekodierer können infolge derLaufzeiten im Dekodierer zumindest vorübergehend falsche Zahlenwerte entstehen.

Mit einem analogen Abtast- und Halteglied (S&H-Glied, vgl. Abschnitt 6) lassen sich dieseStörungen von außen während der AD-Umsetzung weitgehend abblocken. Damit wird aberdie Umsetzungsgeschwindigkeit des ADU reduziert (Einstellzeit des S&H, Drift).

Eine entscheidende Verbesserung wird mit einem digitalen S&H-Glied erreicht. Dabei werdennicht die analogen Werte vor, sondern die Digitalwerte hinter den Komparatoren abgespeichert.Typisch werden dafür flankengetriggerte D-Flip-Flops verwendet. Die Änderungen an denKomparatorausgängen werden so nur taktsynchron übernommen (Bild 4.2) und bleiben dann biszur nächsten aktiven Taktflanke gespeichert.

Dieses einfache Prinzip einer digitalen Abtast- und Halteschaltung ist bei keinem anderenAD-Umsetzungsverfahren möglich.

+

-

+

-

+

-

+

-

+

-

+

-

+

-

R

2R

2R

2R

2R

2R

2R

3R

x URef U

12

LSB

32

52

72

92

11 2

13 2

K7

K6

K5

K4

K2

K3

K1

e C

B2

B1

B0

MSB

LSB

C

C

C

C

C

C

C

D

D

D

D

D

D

D Q

Q

Q

Q

Q

Q

QX7

X6

X5

X4

X3

X2

X1

Takt

Parallel-Register

( Prio

rität

s- )

DEC

OD

IER

ER

NSB

12 LSB = U 1

16 (digitales S&H-Glied )Ref

Bild 4.2: 3-Bit-Parallel-ADU mit digitalem S&H-Glied

30 Parallel- und Stufenwandler

Parallel-ADU erlauben verfahrensbedingt die kürzeste Umsetzzeit aller AD-Umsetzer. Sie wird vonden Schaltzeiten der Komparatoren und der Laufzeit im Dekodierer bestimmt (kodeabhängig). Der einzige, allerdings wesentliche Nachteil dieser AD-Umsetzer ist ihr hoher Aufwand. Für einen-Bit-Auflösung werden mindestens 2n -1 Komparatoren und 2n Präzisionswiderstände benötigt.

Bei hoher Auflösung entsteht durch die Eingangskapazitäten der vielen Komparatoren eine relativhohe kapazitive Belastung Ce der Eingangsspannung UX , die die nutzbare Schaltgeschwindigkeitbegrenzt. Bei höheren Signalfrequenzen sinkt die nutzbare Auflösung außerdem wegen wachsenderNichtlinearitäten.

Es sind Realisierungen von ADU nach der Parallelmethode mit Auflösungen von (4 ... 10) Bitals monolithische Schaltkreise bzw. Hybridmodule auf dem Markt.

Beispiele: 8 Bit: SDA8010 (Siemens, fmax = 100 MHz, ECL), MP7688 (Micro Power, fmax = 35 MHz, CMOS), 10 Bit: AD 9060 (Analog Devices, fmax = 75 MHz, ECL), TDC 1020 (TRW, fmax = 25 MHz, TTL).

4.2 Mehrstufen-Wandler 4.2.1 Prinzipschaltung

Eine deutliche Reduktion des Aufwandes gegenüber Parallel-AD-Umsetzern bringt die Aufteilungdes Umsetzungvorganges in zwei (oder mehr) Schritte entsprechend der Parallel-Serien-Methode.Diese AD-Umsetzer erreichen immer noch sehr kleine Umsetzzeiten und werden deshalb auch oftals Half-flash-decoder bezeichnet. Auch die Bezeichnung Kaskaden-ADU ist üblich. Den prinzipiellen Aufbau eines solchen parallel-seriellen ADU zeigt Bild 4.3. Das Analogsignal

muß mit einer analogen S&H-Schaltung für die Umsetzdauer konstant gehalten werden.Ux&

-

+32

5-Bit- ADU

5-Bit-DAU

MSB

LSBB0B1B2B3B4

B5B6B7B8B9 5-Bit-

ADU S&H

SH

x U xU*

RefUVerstärker

DAUU

Bild 4.3: Prinzipschaltung eines 10-Bit-Mehrstufen-ADU (half-flash)

Mit einem 5-Bit-Parallel-ADU (MSB-Umsetzer) werden zuerst die 5 höchstwertigen Stellen des10-Bit-Ausgangswortes bestimmt. Ein superschneller und 10-Bit-genauer DA-Umsetzer wandeltdiese 5 Bit in eine äquivalente Analogspannung UDAU zurück. Im zweiten Wandlertakt wird nun der Fehler rekonstruiert, der durch die zu grobeUf = Ux

& − UDAUAuflösung des MSB-Umsetzers entstanden ist. Die Differenzspannung wird mit dem Faktor V = 32verstärkt und im zweiten 5-Bit-ADU (LSB-Umsetzer) in die 5 niederwertigen Stellen umgesetzt.


Für die digitale Ausgangsgröße Z gilt

.Z = ZmaxUx

URef= (2n − 1) Ux

URef

Obwohl beide ADU die gleiche Auflösung haben und und den gleichen Eingangsspannungsbereichverwenden , besteht ein erheblicher Unterschied in den[UADU1 = Ux

&, UADU2 = V(Ux& − UDAU)]

Genauigkeitsforderungen:

Für eine fehlerfreie Funktion der Gesamtschaltung müssen der MSB-AD-Umsetzer und derDA-Umsetzer die Genauigkeit von 10-Bit-Wandlern aufweisen, obwohl nur eine Auflösungvon 5 Bit benötigt wird. Fehler bei der Bestimmung der Differenzspannung führen sonst zurÜbersteuerung des LSB-Umsetzers und damit zu großen Fehlern in Form von Missing Codesbei der AD-Wandlung. Dieser Nachteil der Parallel-Serien- bzw. Mehrstufen-Methode kannnur durch einen entsprechenden Aufwand kompensiert werden.

Ein weiterer grundsätzlicher Nachteil der Mehrstufen-Wandler gegenüber den Parallel-ADU istauch, daß die Eingangsspannung während der gesamten Umsetzungszeit konstant gehaltenUx

&

werden muß. Die Eingangsspannung Ux muß deshalb mit einem analogen S&H-Glied während derAD-Umsetzung gespeichert werden (ein digitales S&H-Glied ist nicht möglich).

Industrielles Beispiel für Mehrstufen-ADU Bild 4.6 zeigt die Blockstruktur eines Half-flash-Umsetzers in CMOS-Technologie von MAXIM.Es werden Schaltkreise mit 1, 2 und 4 ADU-Kanälen angeboten.

x + _

Teiler2,5 VRef U

xU

OVF +

-MSB

4 - Bit - DAU

4 - Bit -ADU

4 - Bit - ADU

LSB 1:16

Z8

TRIS

TATE

- Tr

eibe

r

Mode CS RD RDY INT

Zeit- und Steuerlogik MAX 150 - 1 KanalMAX 154 - 4 Kanäle MAX 158 - 8 Kanäle

Ref

Bild 4.6: Blockstruktur der 8-Bit-Half-flash-Umsetzer von MAXIM


4.2.2 Digitale Fehlerkorrektur in Mehrstufen-Wandlern

Durch zusätzlichen schaltungstechnischen Aufwand für eine digitale Fehlerkorrektur lassen sichdie Genauigkeitsanforderungen an den MSB-Umsetzer eines Mehrstufen-ADUs reduzieren. DasPrinzip einer solchen Korrektur wird am Beispiel der Schaltung in Bild 4.4 erklärt.

-

+16

6-Bit- ADU

5-Bit-DAU

MSB

LSBB0B1B2B3B4

B5B6B7B8B9

5-Bit-

ADU

SH

x U x U*

RefU

B*5 10 Z

Dig

itale

Feh

lerk

orre

ktur

Verstärker

S&H

Bild 4.4: 10-Bit-Kaskaden-ADU mit digitaler Fehlerkorrektur

Die Verstärkung des Differenzsignals wird gegenüber der Grundschaltung aus Bild 4.3 halbiert,also gilt .UADU2 = V &(Ux

& − UDAU) mit V & = 24 = 16

Bit b5 wird von beiden ADU-Stufen gebildet. Am Fein-Umsetzer wird dieses Bit aber nur dann auf gesetzt, wenn im Grob-Umsetzer ein Linearitätsfehler auftritt. Damit die Auflösungb5

& = H + USdes AD-Umsetzers nicht verringert wird, besitzt der Fein-Umsetzer ein zusätzliches Bit (Bild 4.4).In einer digitalen Korrekturschaltung mit vorzeichenbehafteter Addition wird dieser Fehler desGrob-Umsetzers bis auf (bei 1 Bit Überlappung) korrigiert. Mit dieser Korrektur wird die! 1

2 LSBAnforderung an den Grob-Umsetzer stark reduziert. Seine Linearität muß nun nicht mehr bessersein als seine Auflösung (5 Bit). Volle 10-Bit-Genauigkeit wird weiterhin vom DA-Umsetzer undvom Verstärker gefordert.

Zur Wirkungsweise der digitalen Fehlerkorrektur: Die Fehlerkorrektur mit Wertebereichsüberlappung wird am Beispiel eines 4-Bit-Half-Flash-ADUserläutert. Dazu wird angenommen, daß im MSB-Umsetzer ein positiver Schaltschwellenfehler desKomparators von +US auftritt. Diese zu hohe Schaltschwelle führt zu einer Abweichung von deridealen Kennlinie (Bild 4.5 a). Der vom MSB-Umsetzer ermittelte Kode ist an dieser Stelle um 1LSB zu klein. Die Rekonstruktion des Quantisierungsrestes über DAU und Verstärker liefert eineSpannung, die den zulässigen Eingangsspannungsbereich des 2-Bit-Feinumsetzers überschreitet(Bild 4.5 b). Infolge einer Übersteuerung des Feinumsetzers geht ein Teil der Information verloren,es treten sogenannte Missing Codes auf.

Wird der Feinumsetzer um 1 Bit Auflösung erweitert, so können diese Missing Codes vermiedenwerden. Dabei wird vorausgesetzt, daß die höchstwertige Binärstelle des 3-Bit-Feinumsetzers dasgleiche Gewicht hat wie das LSB des MSB-Umsetzers (1 Bit Wertebereichsüberlappung von Grob-und Feinumsetzer). Wegen des erweiterten Umsetzbereiches (3 Bit) kann der Feinumsetzer nunauch die höhere Eingangsspannung ohne Informationsverlust auswerten.


Das MSB des LSB-Umsetzers wird also genau dann gesetzt, wenn bei der Grobumsetzung derMSB-Kode durch einen Schaltschwellenfehler um 1 LSB zu klein ist (Bild 4.5 c). Eine Korrekturdieses Fehlers ist durch Addition des MSB-Bits des Feinumsetzers möglich.

Diese einfache Methode mittels Addition ist nur für positive Schaltschwellenfehler Us > 0 geeignet.Das positive Vorzeichen der Schaltschwellenfehler wird bei der Herstellung der Schaltkreise durchgezielte Verschiebung der Referenzspannungen sichergestellt.

4

8

12

16

1

2

3

4

5

4

3

2

1

w = 4

w = 2

w = 1

w = 2

w = 1

w = 8w = 4

8 9 10 11 12 13 14 15 16

54321 6 7

SU

e U

e U

e U a)

b)

c)

ideal

∆

Bild 4.5: Digitale Fehlerkorrektur in Parallel-Serien-ADU mit Wertebereichsüberlappung a) Grobumsetzer mit Komparator-Schaltschwellenfehler + ∆US

b) Feinumsetzer mit 2 Bit Auflösung (Informationsverlust, missing codes) c) Feinumsetzer mit 3 Bit Auflösung (MSBFein = LSBGrob )


4.2.3 Schnelle Verstärker für Mehrstufen-Wandler

Zur Verarbeitung sehr schneller Signale sind konventionelle Operationsverstärker (OPV) wegenihres Hochfrequenz- und Impulsverhaltens nur begrenzt einsatzfähig. Als Pufferverstärker für sehrschnelle AD-Umsetzer oder Sample-and-Hold-Verstärker empfiehlt sich der Einsatz modernerTransimpedanz-Verstärker. Sie bieten eine von der Verstärkung fast unabhängige Bandbreite bis zuetwa 200 MHz.

Hochgeschwindigkeits-AD-Umsetzer (Flash-, Half-Flash-Converter) benötigen Eingangsverstärkermit sehr hoher Bandbreite von über 100 MHz und gleichzeitig einen hohen Impuls-Ausgangsstromzur Ansteuerung großer kapazitiver Lasten. Konventionelle OPV bieten aber nur eine nutzbareBandbreite von bis zu 50 MHz und typisch Ausgangsströme | Iout | < 10 mA.

Bild 4.7 zeigt die Schaltung eines schnellen 12-Bit-Half-flash-AD-Umsetzers mit einem speziellenTransimpedanz-Verstärker (AD 846). Er wird hier als Differenzverstärker mit extrem kurzerEinschwingzeit verwendet. Die Schaltung setzt einen Analogwert Ue in zwei Schritten (Half-flash)in einen 12-Bit-Digitalwert mit Tu < 1 ms um.

Dazu wird das Eingangssignal zuerst direkt mit einem 7-Bit-Parallel-ADU verarbeitet und sein7-Bit-Ausgangswort in einen schnellen 7-Bit-DA-Umsetzer (mit 12-Bit Genauigkeit) geladen.

Im zweiten Schritt bildet ein Differenzverstärker (AD 842) die Differenz aus dem Ausgangssignaldes DA-Umsetzers und dem analogen Eingangssignal (Verstärkung V = - 2).

Dieses Fehlersignal wird von dem schnellen Transimpedanz-Verstärker mit V = 32 für denzweiten Umsetzungsschritt verstärkt. Der Verstärker schwingt bei dieser Verstärkung inweniger als 100 ns auf ± 0,5 LSB ein.

+

comp-15V

+15V 7

4 5

6 3

1,55 k

50

R

2 -

-

+

3,2 k

5 k

6

5 11Ue

V = 32AD 846

AD 842V = - 2

7 - Bit -Parallel-

ADU

7- Bit - Latch

Addierer

DAU

12 - Bit - Genauigkeit

Ue

IDAU

Σ

12 - Bit -Ergebnis

Bild 4.7: Half-flash-ADU mit Transimpedanzverstärker (Quelle: Analog Devices)


4.3 Stufen-Wandler 4.3.1 Schaltungsprinzip

Die Stufen-AD-Umsetzung (Iterationsmethode, sukzessive Approximation) wird in zahlreichenVarianten mit integrierten Wandlerschaltkreisen realisiert. Die Funktionsweise ist aus derBlockstuktur in Bild 4.8 leicht abzuleiten.

n n

n

StartWandlertakt

Status-Ausgang

Sukzessive-Approximations-

Register

n - Bit - DAU

+

-k U

x U (U - U )x k

Z

t

k U

x U

1 0 1 1

BitzeitSt

art

Ver

glei

ch M

SB

Ver

glei

ch L

SB

Ende

Um

setz

ung

1

12

34

± LSB12

Digitalausgang

Bild 4.8: Blockstruktur eines Stufen-ADU, Zeitverlauf der DAU-Spannung

88

78

68

58

48

38

28

18

0

12

1 + 14

+ 18

12

+ 14

+ 18

12 + 1

4+ 1

16

+ 1 16

12

+ 18

+ 1 16

14

+ 18

+ 1 16

14

+ 18

14

+ 1 16

18

+ 1 16

14

18

116

1 1 1 1

1 1 0 1

1 0 1 1

1 1 1 0

1 0 1 0

1 0 0 1

0 0 0 10 0 0 0

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 1 0 0

1 2 3 4 Schritte

maxA

x1 U

Sum

me

der T

eilg

ewic

hte

12

+ 14

12

+ 18

12

+ 14

+ 18

2

x2 U

Bild 4.9: Sukzessive Approximation an einen Endwert


Der Wandlungsvorgang nach der sukzessiven Approximation beginnt mit einem Startimpuls SOC(start of conversion), der alle internen Speicher im Sukzessive-Approximations-Register (SAR) aufNull setzt. Nach einem festen Programm werden nun die Kompensationsgewichte der Reihe nach,mit dem höchsten Wert MSB beginnend, synchron mit dem Wandlertakt über den DA-Umsetzer anden Komparator angelegt und mit der analogen Eingangsspannung Ux verglichen.

Solange das zusammengesetzte Gewicht am DAU Uk < Ux ist, wird in jedem Takt die zugeordneteBitstelle im SAR auf Eins gesetzt und der DAU-Ausgang um das nächste Gewicht erhöht. Schaltetder Komparator wegen Uk > Ux um, so wird das letzte Gewicht wieder zurückgenommen und dieentsprechende Binärstelle Null gesetzt. Das Verfahren wird solange fortgesetzt, bis jedes der dualgestuften Gewichte genau einmal verwendet wurde.

Nach genau n Schritten ist die n-Bit-AD-Umsetzung abgeschlossen und das n-Bit-Wort stehtam Digitalausgang an. Das wird mit dem Statussignal EOC (end of conversion) signalisiert.

In Bild 4.8 ist der Spannungsverlauf am Ausgang des internen DAU für eine 4-Bit-Umsetzunggezeigt. Bild 4.9 zeigt die Baumstruktur der möglichen Kombinationen und zwei Beispiele dersukzessiven Approximation an einen Endwert bei einer 4-Bit-Umsetzung.Ux !

12 LSB

4.3.2 Industrielle Beispiele

Bei den 12-Bit-ADU nach dem Wägeverfahren verkörpert der monolithische Schaltkreis AD 574mit einem vollständigen 8- und 16-Bit-Prozessor-Interface seit vielen Jahren den Industriestandard.Er wurde zunächst auf zwei getrennten Chips realisiert (Bild 4.10).

. . . . . .

ENABLE

12/8 CS A R/C CEMSB LSB

Digitaler Ausgang

Komparator12

12

Sukzessive - Approximations - Register

Tristate - PufferSteuerlogik

0

Analog-eingang

Offset10 k

REF10 V

REF IN

REF OUT12 - Bit - DA - Umsetzer

( ähnlich AD 565 )

Chip 2

Chip 1

DAU-Ausgang

Bild 4.10: Monolithischer 12-Bit-ADU AD 574 (mit zwei I2 L-Chips, Quelle: Analog Devices)


EntwicklungstrendsDer erste monolihische 10-Bit-AD-Umsetzer überhaupt war 1979 der AD 571 von Analog Devices(Bild 4.11). Ein Vergleich der Schaltungen und Kennwerte beider ADU zeigt den grundsätzlichenEntwicklungstrend bei ADU: vollständiges Prozessorinterface, interne Referenzquelle, nur eineBetriebsspannung (typisch + 5 V), geringerer Leistungsverbrauch. Neben den Bemühungen umeine höhere Auflösung steht gleichrangig die Forderung nach kleiner Umsetzzeit.

Ziel ist die Realisierung einer n-Bit-AD-Umsetzung innerhalb eines Speicherlese-Zyklus.

DAU-Steuerung und Referenzspannung

Auto BlankControl

10-Bit- SAR

interner Takt

10-Bit- DAU

mitStrom-

ausgang

5 k

AnalogIN

BipolarOffset

15

14

13

10 12 16 11

98

18 1

MSB

LSB

17

DR

BCUU+ DGND

AGND10 :

:

:

Tristate-PufferA I

AD 571

BC - Blank&ConvertControl

DR - Data Ready

-

:::

Bild 4.11: Erster monolithischer 10-Bit-ADU AD 571 (1979, Analog Devices)

Eine Reduktion der Umsetzzeit gelingt u.a. durch eine gestaffelte Zeitsteuerung des Bittaktes. Fürdie Umsetzung der höherwertigen (meist 2) Bits wird dazu ein verlängerter, für die niederwertigenBits dagegen ein stark verkürzter Bittakt verwendet. Das ist möglich, da der DAU-Ausgang wegender kleineren Amplitudenänderung trotzdem mit hinreichender Genauigkeit einschwingt.Bei neuen Entwicklungen wird der eigentliche AD-Umsetzer um zusätzliche Funktionen erweitert(S&H-Schaltung, Multiplexer, spezielle Eingangsinterfaces, ...). Das ermöglicht oft eine bessereAnpassung an die anwenderspezifischen Probleme bei z. T. erheblicher Reduktion des Gesamt-aufwandes beim Anwender. So enthält z. B. der 8-Bit-ADU AD 670 einen echten Instrumentations-Verstärker mit hoher Gleichtaktunterdrückung (vgl. Bild 4.12).Für den Anwender attraktive Lösungen sind auch die Entwicklungen von ADU mit einer variablenVersorgungsspannung im Bereich +2,7 V ... +5,25 V bei geringer Stromaufnahme (Batteriebetrieb).Die Fa. MAXIM bietet eine ganze Familie von ADU mit 10- und 12-Bit Auflösung mit 1, 4, oder 8multiplex betriebenen Eingangskanälen an (MAX124x, MAX147, MAX148).

Wichtig für den Anwender ist, daß nun die ADU-spezifischen Kennwerte (Genauigkeit,Monotonie, Umsetzzeit usw.) für die Gesamtanordnung garantiert werden.


8-Bit-AD-Umsetzer AD 670

9 k

1 k

9 k

1 k

CE CS R/W Format BPO/UPO

Status

D7 (MSB)::D0 (LSB)

Steuerlogik

Tristate-PufferSuccessive-

Approximations-Register

Referenz-spannungD

A-U

mse

tzer

8 8 8

Komparator

Eingangs-verstärker

H

L

H

L

- UIN

+ UIN

16

17

18

19

15 14 13 12 11

9

8

1

10

Power GND

20

+ UCC

AD 670

Bild 4.12: 8-Bit-AD-Umsetzer AD 670 (Quelle: Analog Devices)

18

19

16

17

AD 670

2 x AD 590

U > 9 VEE

H

L

H

L

+U

-U

IN

IN

D

1918

1716

1918

1716

UIN+

UIN-

UIN+

UIN-

0 ...+2,55 V (10 mV/LSB)

0...255 mV (1 mV/LSB)

a) unipolarer Eingang

1918

1716

1918

1716

UIN+

UIN-

UIN+

U IN-

b) bipolarer Eingang

± 128 mV

± 1,28 V

UGl

UGl

c) Messung einer Differenztemperatur

D = T ± 127°, 1° Auflösungabsoluter Fehler ± 20%

∆

I1 I2

Bild 4.13: Zur Wahl des Eingangsbereiches für AD 670, Anwenderschaltung


ADU mit geringer Versorgungsspannung

MUX8-Kanal-

K0

K7

:::

Track&Hold

12-Bit- ADU

serieller

Ausgang

MAX 147

UCC

GND

+2,7 V MAX 1247 4 16 DIP/QSOP

Kanäle GehäuseMAX 1241 1 8 DIP/SO

MAX 1245 8 20 DIP/SSOP MAX 147 8 20 DIP/SSOP

12-Bit-ADU U CC> 2,7 V, I < 900 µACC

Bild 4.14: 12-Bit-ADU mit kleiner Versorgungsspannung und serieller 3-Leitungs-Schnittstelle

Spezielle Prozessor-Interfaces für 12-Bit-ADU

Adress-dekoder

&

R/C

CE

CS

DB8-DB11

DB4-DB7

DB0-DB3 12/8

A0A0D4-D7

:D0-D3

A1-A7

IORQWRRD

AD 574A

Z 80

Adress-dekoder

&

R/C

CE

CS

DB8-DB11

DB4-DB7

DB0-DB3 12/8

A0A0D4-D7

:D0-D3

A1-A7

IORQIOWIOR

AD 574A

IBM-PCCard Slot

AEN

Bild 4.15: Spezielle Prozessor-Interfaces für AD 574

Anmerkung:Sind mehr als zwei ADU vom Typ AD 574A an den I/O-Bus eines PCs anzuschließen, sollten dieDatenleitungen und A0 zusätzlich über ein Latch entkoppelt werden, damit die Belastung desBusses auf eine Schottky-TTL-Last begrenzt bleibt.


5. ADU nach dem Zählverfahren

ADU nach dem Zählverfahren sind serielle AD-Umsetzer und benötigen die geringste Anzahl anPräzisionsbauelementen (nur ein Normal). Sie erreichen eine sehr hohe Auflösung, Genauigkeitund Linearität.

Der einzige bedeutsame Nachteil liegt in der relativ großen Umsetzzeit TU (typisch ms ... s).

Für viele Anwendungen ist das nicht von entscheidender Bedeutung, z. B. bei Temperaturmessung.Oft ist die mit integrierenden ADU mögliche Störsignalunterdrückung wichtiger als eine kurzeUmsetzzeit.

ADU nach dem Zählverfahren gibt es in vielen Varianten und speziellen schaltungstechnischenAusführungen. Die zwei wichtigsten Gruppen sind

Kompensationswandler und Sägezahnumsetzer.

Kompensationswandler benötigen intern einen DA-Umsetzer. Sie ähneln im Aufbau sehr stark denAD-Umsetzern nach dem Wägeverfahren (Bild 5.1). Der entscheidende Unterschied besteht darin,daß anstelle des SA-Registers ein Zähler zur Ansteuerung des internen DAU eingesetzt wird.

Steuerlogik

DA-Wandler

+

-

Komparator

xU

k U

x kU - U

Z

t

U

x1 U

U (Zähler)

x2 U

k2 U

k1

Bild 5.1: ADU nach dem Kompensationsverfahren

Sägezahn-Umsetzer benötigen keinen internen DAU. Das ist ein wichtiger Vorteil, da hier dieKennwerte des AD-Umsetzers (Genauigkeit, Linearität, Auflösung, ...) nicht durch den DAUbegrenzt werden. Außerdem wird die Schaltung typisch entsprechend einfacher.

Sägezahn-Umsetzer sind i.a. indirekte Umsetzer, weil das analoge Eingangssignal zunächst in eineproportionale Zwischengröße (Zeit, Frequenz) umgesetzt wird, aus der durch Zähler das eigentlichedigitale Ausgangssignal Z erzeugt wird. Die wichtigsten Gruppen von Sägezahn-Umsetzern sind:

Einflanken-ADU (single slope), Zwei- und Mehrflanken-ADU (dual slope, quad slope), Charge-balancing-ADU, Sigma-Delta-Wandler.

ADU nach dem Zählverfahren 41

5.1 ADU nach dem Kompensationsverfahren

Kompensationswandler nach dem Zählverfahren ähneln in Aufbau und Wirkungsweise sehr starkden ADU nach dem Wägeverfahren (sukzessive Approximation). Der entscheidende Unterschiedist, daß anstelle des SA-Registers ein Zähler zur Ansteuerung des internen DAUs eingesetzt wird(Bilder 5.1 bis 5.4). Die Umsetzung wird durch einen Rücksetz-Impuls am Zähler ausgelöst undbeendet, wenn die DAU-Ausgangsspannung Uk den Wert der Eingangsspannung Ux erreicht.

Der Abgleich erfolgt nicht mit gestuften Normalen, sondern mit einem einzigen LSB-Normal,also in sehr kleinen Schritten. Das führt zum entscheidenden Aufwandsvorteil bei praktischenRealisierungen. Allerdings ist die Umsetzzeit i.a. wesentlich größer als bei ADU nach demWägeverfahren und außerdem vom aktuellen Wert der analogen Eingangsgröße Ux abhängig.

Es sind verschiedene schaltungstechnische Realisierungen des internen DAU möglich (Bild 5.2). Inallen Fällen vergleicht der Komparator die analoge Eingangsspannung Ux mit der durch den DAUbereitgestellten Kompensationsspannung Uk. Das Komparatorausgangssignal ist ein Maß für dasVorzeichen der Differenz (Ux - Uk ). Ist die Differenz positiv, läuft der Zähler vorwärts. Über denDAU wird dabei die Spannung Uk schrittweise erhöht, bis sie den Wert der Eingangsspannung Ux

erreicht und der Komparatorausgang wegen (Ux - Uk ) < 0 umschaltet. Damit wird die Umsetzungbeendet. Bei negativer Differenz kehren sich die Verhältnisse am DAU und Zähler um.

Der erreichte Zählerstand Z ist ein Maß für den digitalisierten Analogwert. Die Umsetzzeit TU

ist abhängig von der Größe der analogen Eingangsspannung und kann große Werte erreichen:

.Zmin tC [ TU [ Zmax tC mit tC = 1fC

Steuerlogik +

-

Komparator

xU

k U

x k U - U

Anzeige

Z

Referenz- spannung

programmierb.Widerstands- netzwerk

DA-Wandler

TOR

Takt

Zähler

TCT

x U

k U

x k U - U

Z

Impuls-former

Integrator

DA-Wandler

(V/R-Zähler)

c f

+

-

Bild 5.2: Kompensations-ADU nach dem Zählverfahren

Wird die Schaltung mit einem einfachen Vorwärtszähler ausgeführt (Bilder 5.1, 5.3), so entsteht einEinfach-Rampen-ADU (vgl. auch Sägezahn-ADU).Erfolgt die Annäherung an den Kompensationswert UK = Ux am Komparatoreingang zunächst ingroben und erst danach in LSB-Stufen, so spricht man von Stufenrampenwandlern (Bild 5.3 b).Man erreicht eine Reduktion der Umsetzzeit TU, da weniger Zählschritte zur Umsetzung benötigtwerden. Zur Umschaltung zwischen Grob- und Feinstufung wird ein zweiter Komparator benötigt(im Bild 5.3 nicht angegeben).

42 ADU nach dem Zählverfahren

Die Grobstufung läßt sich schaltungstechnisch realisieren, indem man zusätzliche Zählimpulse inden höherwertigen Zählerteil einspeist (vgl. auch Abschnitt 5.2.5).

T

CT

R

x U

k U

+

-

&

DA-Umsetzer

Z

cf

Null

t

U

x U

k U

b) a)

Bild 5.3: Zum Prinzip des Stufenrampen-AD-Wandlers

Wird ein Vor-/Rückwärtszähler zur Ansteuerung des DA-Umsetzers eingesetzt und selbst über einePolaritätserkennung angesteuert (Bild 5.4), so kann die Kompensationsspannung Uk Änderungender Eingangsspannung Ux in LSB-Schritten nachgeführt werden, wenn sie erst einmal den Wert Ux

erreicht hat. Man spricht dann auch von Nachlaufumsetzern (Tracking ADC).

Bei langsamen Änderungen der Eingangsspannung Ux kann mit diesen Nachlaufumsetzerneine sehr kleine Umsetzzeit TU erreicht werden (wenige Takte), da die Umsetzung nichtimmer wieder mit dem Zählerstand Null beginnt.

Bei großen Änderungen der analogen Eingangsspannung Ux, z. B. bei MUX-Betrieb, bleibendie großen Umsetzzeiten des Zählverfahrens aber auch bei diesen Wandlern erhalten.

+

-

Komparator

xU

k U

x kU - U

Polaritäts- erkennung

TOR

V/R-Zähler

V/R

DAU

TaktCf

Z

TCT

Speicher

Bild 5.4: Kompensations-ADU mit V/R-Zähler

Bei konstanter Eingangsspannung Ux springt der Zählerstand in der letzten Stelle ständig hin undher. Das läßt sich vermeiden, wenn der Takt für |Ux - Uk | < 0,5 LSB abgeschaltet wird, dafür wirdaber ein Fensterkomparator benötigt (Aufwand).

Wird der Zähler zu einem beliebigen Zeitpunkt angehalten, so wirkt die Schaltung alsdigitales Tast- und Halteglied mit beliebig langer Haltezeit.


5.2 Sägezahn-AD-Umsetzer

Sägezahn-Umsetzer sind meist indirekte Umsetzer, weil das analoge Eingangssignal zunächst ineine ihm proportionale Zwischengröße umgesetzt wird (Zeit, Frequenz), die dann relativ einfachdurch Zähloperationen in den digitalen Ausgabewert umgesetzt werden kann. Im Prinzip wird dabeimeist die AD-Umsetzung nach dem Zählverfahren realisiert. Damit sind die grundsätzlichenEigenschaften festgelegt (geringer Aufwand, große Umsetzzeiten). Andererseits ermöglichen dieintegrierenden AD-Umsetzer verfahrensbedingt eine Unterdrückung von periodischen Störgrößen(z. B. Netzbrummen), was für viele Anwendungen wichtiger ist als eine schnelle Umsetzung. Diewichtigsten Gruppen von Sägezahn-Umsetzern sind:

Einflanken-ADU (single slope), Zwei- und Mehrflanken-ADU (dual slope, quad slope), Charge-balancing-ADU, Sigma-Delta-Wandler.

5.2.1 Einflanken-AD-Umsetzer

Im einfachen Sägezahn-AD-Umsetzer nach Bild 5.5 wird die analoge Eingangsspannung Ux > 0 miteiner zeitlinearen Spannung UA (Sägezahn) verglichen. Die Eingangsspannung Ux wird dabei in einproportionales Zeitintervall ∆t = t2 - t1 abgebildet. Dieses Zeitintervall wird durch Auszählen miteiner quarzstabilen Taktfrequenz fC bestimmt. Die Anzahl der gezählten Impulse im Zeitintervall∆t ist ein digitales Maß für die analoge Größe von Ux .

R C

S

TAKT

CT

Z= 1 &

EXOR

1

SOC

U > 0 x

RU < 0 K

KTOR

Cf

A U x U

1t 2t

EXOR

TOR

+

-

+

-

T

-

+

tZähler

UA

0

1

2

Bild 5.5: Einflanken-ADU (einfacher Sägezahn-ADU)

Nach Freigabe des Sägezahngenerators (Integrator mit Rücksetzschalter S0 ) durch das Startsignal steigt die Spannung UA wegen UR < 0 zeitlinear an. Der Ausgang von Komparator K2 schaltetSOC

auf H-Pegel, während der Ausgang von K1 auf L-Pegel bleibt, solange UA < UX gilt. Der Ausgangdes EXOR-Gatters zeigt somit H-Pegel, solange die Spannung UA zwischen Null und Ux liegt. Indieser Zeit ist das Tor geöffnet und im Zähler werden die einlaufenden Taktimpulse der Frequenz fC

gezählt. Bei schaltet Komparator K1 um und sperrt das Tor. Der Zählvorgang und damitUA m Uxdie AD-Umsetzung sind beendet.


Für das der analogen Eingangsspannung Ux proportionale Zeitintervall ∆t erhält man

.t = t2 − t1 = RC UxUR

mit UR = URef < 0 und UA = UA(0) − tRC UR

Damit gilt mit der Unsicherheit eines Zählimpulses für die Digitalzahl Z die Umsetzergleichung

.Z = fC. t ! 1 = fC RC Ux

UR! 1

Die Genauigkeit des Wandlerergebnisses wird wesentlich bestimmt durch die Toleranzen derReferenzspannung UR und der Zeitkonstanten R . C. Weitere Fehlerquellen sind die Offset-spannungen der beiden Komparatoren und die Nichtlinearität des Integrators. Toleranzen derquarzstabilen Taktfrequenz können praktisch meist vernachlässigt werden.

Bipolare Eingangsspannungen Ux lassen sich mit nur einer Referenzspannung UR umsetzen, wenndie Schaltung aus Bild 5.5. entsprechend Bild 5.6 verändert wird.

- Um

m U A U

x1 U

x2 Ut

SOC

K

K

Zx2tx1t

u1 t u2 t R R t t

R C

S

A U

TAKT

CT

Z= 1 &

EXOR

1

SOC

± U x

+U K

KTOR

Cf

+

-

+

-

T

-

+

Zähler

D C

Q VZR

2R 2R

0

1

2

2

1

Bild 5.6: Sägezahn-ADU für bipolare Signale


Für die Schaltung gelten im Prinzip die gleichen Aussagen wie für den o.g. einfachen Sägezahn-Umsetzer. Die zeitliche Reihenfolge der Komparatorsignale bestimmt hier das Vorzeichen derEingangsspannung. Während der Rücksetz- und Erholzeit tR (Schalter S0 geschlossen) ist die TOR-Schaltung gesperrt, um ein Einlaufen von Impulsen in den Zähler zu verhindern.

Die Umsetzzeit TU ist die Zeit, die der Sägezahn zum Durchlaufen des maximalen Bereichesder Ausgangsspannung UA (+Um , -Um ) benötigt. Sie ist proportional zur Eingangsspannungund bestimmt zusammen mit der Rücksetz- und Erholzeit tR den Kennwert Zykluszeit desUmsetzers. Für eine geforderte Auflösung muß die Taktfrequenz fC hinreichend groß gewähltwerden. Zu beachten ist auch der Quantisierungsfehler von ± 1 Zählimpuls.

Einflanken- bzw. Sägezahn-Umsetzer sind Momentanwert-Umsetzer, da der Vergleich zwischenEingangsspannung Ux und Integratorausgangsspannung UA (integrierte Referenzspannnung) nur zueinem festen Zeitpunkt (Zeitpunkt t2 in Bild 5.5) erfolgt.

Wesentliche Nachteile dieser Umsetzer sind der Einfluß der Zeitkonstante RC, einschließlich derToleranzen der Bauelemente R und C, sowie der Langzeitstabilität von fC auf das Wandlerergebnis.

5.2.2 Zweiflanken-AD-Umsetzer

Das Zweiflanken-Umsetzverfahren (dual-slope) ist das meist verwendete AD-Wandlungsverfahrenmit der Zwischengröße Zeit (Zeitintervall). Digitalvoltmeter arbeiten meist nach diesem Verfahren.Die Umsetzzeit liegt typisch im Bereich 5 ms ... 100 ms. Das Zweiflanken-Verfahren wird anhandder Prizipschaltung in Bild 5.7 beschrieben.

-

+ +

-

x U > 0

R U < 0

R C

S0

S1AU

Steuerlogik, Zeitgeber Z 1

Tv

CT

Z 2

TAKTCf

&

Komparator Zähler Z 2

t

x1 U

x2 U

x1 x2 U > U

22 t1t

R U

A - U

Integrator

21 t

Bild 5.7: Zweiflanken-AD-Umsetzer (dual-slope)


In zeitlicher Reihenfolge wird immer zuerst die analoge Eingangsspannung Ux und danach die zuUx negative Referenzspannung UR integriert (Zweiflanken-Verfahren). Vor Beginn der Messung istder Schalter S0 geschlossen, d.h. die Integratorspannung UA ist fast Null, genauer gilt UA = Uoff .Zum Umsetzungsbeginn wird Schalter S0 geöffnet und gleichzeitig über Schalter S1 die analogeEingangsspannung Ux > 0 für eine feste Zeit t1 (Zeitgeber Z1) an den Integratoreingang gelegt. Fürdie Ausgangsspannung des Integrators gilt nach Ablauf der Zeit t1

.UA(t1) = Uoff − 1RC ¶

0

t1Ux dt = Uoff − t1

RC Ux

Am Integratorausgang entsteht der zeitlich bewertete Mittelwert der Eingangsspannung.

In der zweiten Phase wird über den Wechselschalter S1 die konstante Referenzspannung UR an denIntegratoreingang gelegt und integriert. Wenn UR negativ zu Ux ist, ändert sich die Spannung UA am Integratorausgang in umgekehrter Richtung zur ersten Phase (Rückintegration). Erreicht UA dabei wieder den Anfangswert UA = Uoff , so schaltet der Komparatorausgang auf Low und sperrtdas Tor. Während dieser Rückintegrationszeit t2 ist das Tor geöffnet und Zähler Z2 zählt die ein-laufenden Taktimpulse der Frequenz fC (Z2 = fC t2). Für die Ausgangsspannung des Integrators gilt:

.UA(t2) = UA(t1) − 1RC ¶

0

t2UR dt != Uoff = Uoff − t1

RC Ux − t2RC UR

Damit folgt die Umsetzergleichung zu

t1Ux = − t2UR bzw. Z1Ux = − Z2UR mit Zi = fC ti

oder

.Z2 = − Z1UxUR

! 1

Taktfrequenz fC , Zeitkonstante R . C und Komparator-Offset haben keinen Einfluß, wenn siewährend der Umsetzzeit TU = t1 + t2 konstant sind (Kurzzeitstabilität).

Die Zeitmessung von t2 über Zähler Z2 ist mit der Unsicherheit von ± 1 Zählimpuls behaftet,die Zeitvorgabe von t1 über den Zeitgeber Z1 dagegen nicht.

Der Zählerstand Z2 am Ende der Umsetzzeit ist proportional zum arithmetischen Mittelwertder analogen Eingangsspannung Ux in der ersten Integrationsphase (Zeit t1).

Für Analogspannungen 0 Ux Uxmax gilt[ [

.Ux min = − 1Z1

UR.= ULSB und Ux max = − Z2 max

Z1UR

Zur Störunterdrückung:Durch die Integration der Eingangsspannung werden alle überlagerten kurzzeitigen Störungen starkunterdrückt, sie werden nur mit ihrem zeitlichen Mittelwert bzgl. der Integrationszeit t1 wirksam.Eine weitere wichtige Eigenschaft des Dual-Slope-Verfahrens ist die Fähigkeit zur Unterdrückungmittelwertfreier periodischer Störsignale, wenn die Integrationszeit t1 als ganzzahliges Vielfachesder Periodendauer des Störsignals gewählt wird. Große praktische Bedeutung, insbesondere beiMeßinstrumenten (Digitalvoltmeter), hat die Unterdrückung der Netzfrequenz (Netzbrummen).Meist wird deshalb die Integrationszeit der Eingangsspannung auf t1 = m . 100 ms festgelegt; damitgelingt gleichzeitig die Unterdrückung der Netzfrequenzen 50 Hz und 60 Hz (vgl. Abschnitt 3.6.3).


5.2.3 Mehrflanken-AD-Umsetzer

Gemäß Umsetzergleichung wird die Genauigkeit von Dual-Slope-AD-Umsetzern im wesentlichendurch die Toleranz und Drift der Referenzspannung UR sowie die Nullpunktfehler der internenOperationsverstärker (Integrator, Komparator, Eingangsverstärker) bestimmt. Zur Reduzierungdieses Nullpunktfehlers, er entscheidet über den Nulldurchgang der Integratorspannung, wird vorder Umsetzung des Nutzsignals eine Nullpunktmessung bei Ux = 0 nach dem Dual-slope-Verfahrenvorgenommen. Man spricht dann von einer Mehrflanken-AD-Umsetzung.

5.2.3.1 Automatischer Nullpunkt-Abgleich

Der Einfluß der Nullpunktfehler (Offset) und teilweise ihrer Drift läßt sich mit einem sogenanntenautomatischen Nullpunktabgleich (auto zero) zumindest stark reduzieren. Dazu wird der Schalter S0

der Schaltung in Bild 5.7 durch eine Regelschaltung ersetzt, die geeignete Anfangswerte für denIntegrator festlegt (Bild 5.8).

Im Ruhezustand sind die Schalter S3 und S4 geschlossen. Der Verstärkerausgang lädt über S4 denNullpunkt-Kondensator CZ auf eine Fehlerspannung UK = Uoff Int - R . Ie auf (Uoff Int - Offsetspannungdes Integrators, Ie - Eingangsruhestrom). Die Ausgangsspannung UI des Integrators stellt sich damitauf die tatsächliche Umschaltschwelle der gesamten Anordnung ein (Anfangswert). Zur Integrationder Eingangsspannung Uin werden die Schalter S3 , S4 geöffnet und S1 geschlossen. Wegen der aufCZ gespeicherten Spannung UK bleibt der Nullpunkt während der Integrationsphase abgeglichen.Die Drift des Nullpunktes ist so nur noch von der Kurzzeitstabilität der Kennwerte abhängig.

S1

S2

S5 S6

S8S7

S9

U

Komparator

INTR INTC

+ -

+ URef

Ref+ U*

+5 V

AD 589

S3

U in

RefU

Ref C

I

-

+ -

+

-

+

Z C

S4

+

-

Verstärker

K

KU

A B

Schaltersteuerlogik

Bild 5.8: Bipolarer Zweiflanken-ADU mit automatischem Nullpunktabgleich

Bipolare ReferenzspannungZur Umsetzung bipolarer Eingangsspannungen sind eine bipolare Referenzspannung und u.a. einePolaritätserkennung der Eingangsspannung während der Integrationsphase nötig (Bild 5.8). Überdie CMOS-Analogschalter S5, ..., S9 wird der Kondensator CRef auf aufgeladen und in der+ URef

&

Rückintegrationsphase vorzeichenrichtig an den REF-Anschluß des ADU gelegt. Damit wird dieRealisierung von zwei betragsgleichen, umgekehrt polarisierten Referenzspannungen vermieden.Für CRef und CZ sind hochwertige Kondensatoren mit kleinen Leckströmen einzusetzen.


Analogprozessor TL 500/501Ein industrielles Beispiel eines Zweiflanken-AD-Umsetzers, der die o.g. Möglichkeiten vollausschöpft, ist der Analogprozessor TL 500/501 von Texas Instruments (Bild 5.9). Der Schaltkreisenthält alle für eine Präzisionswandlung notwendigen Analogschalter, Operationsverstärker, denKomparator und eine interne Referenzspannung. Diese muß allerdings bei höheren Anforderungenan Auflösung und Genauigkeit durch eine externe Referenzquelle, z.B. nach Bild 5.8, ersetztwerden.

Die Schaltkreise haben einen echten Differenzeingang und ersparen so gleichzeitig den sonstbei vielen Anwendungen erforderlichen Differenzverstärker.

Die Steuerung des Analogprozessors erfolgt über nur zwei Steuersignale A und B und kann mitspeziellen Digitalprozessoren TL 502 (für digitale Anzeigeeinheiten) oder TL 503 (für allgemeineSystemsteuerung) oder durch eine Prozessoreinheit einfach realisiert werden.

S1

S2

S4

S3

S5 S6

S8S7

S9

S10

RefU

SchaltersteuerlogikPegelwandler

+

- -

+ +

-

A

B

+ U

AGND

DGND

- U CC

CC

KI U

Komparator

INTR INTC

Z C

RefC

H

Lin U

TL 500/501

1

2

17

186

7

15 14 13

4

3

12

11

5

16

8

9

10

REF IN

AutozeroINT REFINT INAutozero

A

B

U I1T 2T 0T

Zeitabläufe und Steuersignale

Bild 5.9: - Digit - ADU TL 500 (Analogprozessor) 4 12


5.2.3.2 Quad-Slope-AD-Umsetzer

Eine weitere Möglichkeit zur Reduzierung des Nullpunktfehlers wird bei den Mehrflanken-ADU,speziell in Quad-Slope-AD-Umsetzern, ausgenutzt. Allerdings erhöhen sich Schaltungsaufwand(Bild 5.10) und Umsetzzeit TU gegenüber dem Zweiflankenverfahren.

-

+ +

-

vUR2 R1 U = U12

IN U

R1 U

AGND

R C

S0

S1

S2

S3 A U

SU

S R2 off U = U ± U

Steuerlogik, Zähler

10T T 2 3T T 4T 2 Zt

A U

IN U > 0

IN U = 0

IN U < 0

n Z

RESETS 05 T4 = (2 Z1 + n ± Z2 ) . t UR1 - USS 24 T3 = (2 Z1 - n) . t UIN - USS 13 T2 = (Z1

+ n) . t UR1 - USS 22 T1 = Z1

. t AGND - USS 31 T0 = RC UR1 - USS 20 IntegrationszeitEingangsspannunggeschlossene Schalter Phase

Bild 5.10: Prinzip eines Vierflanken-AD-Umsetzers (Quad-Slope-ADC)

Das Quad-Slope-Verfahren führt praktisch zwei Umsetzungen nach dem Zweiflanken-Verfahrenunmittelbar hintereinander aus. Im ersten Zyklus wird bei UIN = 0 der Nullpunktfehler ermittelt, imzweiten Zyklus erfolgt die Umsetzung der Eingangsspannung in bekannter Weise. Zur Auswertungwird der im ersten Zyklus ermittelte Wert des Nullpunktfehlers im zweiten Zyklus vom Zählerstandsubtrahiert. Damit werden Einflüsse der Offsetspannungen und ihrer Drift weitgehend kompensiert.

Beispiel: 13-Bit-CMOS-ADU AD 7550 __> TK < 1 ppm/grad !


5.2.4 ADU mit Ladungsmengenkompensation

Indirekte AD-Umsetzer mit der Zwischengröße Frequenz oder Impulshäufigkeit bzw. Pulsdichtearbeiten nach dem Prinzip der Ladungsmengenkompensation an einem Integrationskondensator. Siehaben praktisch eine große Bedeutung erlangt und sind Wandlern mit Spannungs-Zeit-Umsetzungzumindest gleichwertig bzw. sogar überlegen (vgl. Sigma-Delta-Modulatoren). Typisch werdentaktsynchrone U/f- oder Pulsdichte-Modulatoren eingesetzt, deren innere Schaltung sich kaum vonder Integratorstruktur bei Mehrflankenumsetzern unterscheidet. Der wesentliche Unterschied wirderreicht, indem die analoge Eingangsgröße während der gesamten Wandlungszeit integriert wird,also keine Aufteilung in Integrationszeit und Rücksetzzeit erfolgt.

5.2.4.1 Wandlerprinzip und Umsetzergleichung

Das Schaltungsprinzip eines freilaufenden U/f-Wandlers mit Ladungsmengenkompensation ist ausBild 5.11 zu erkennen: Die analoge Meßgröße Ux < 0 (bzw. Strom Ix) wirkt auf den Integrator.Seine Ausgangsspannung UINT wird mit der Schaltschwelle US des nachgeschalteten Komparatorsverglichen. Bei Überschreiten des Schwellwertes schaltet der Pulsmodulator (Monoflop) für einefeste Zeit tR über Schalter S einen Referenzstrom IR auf den Integratoreingang. Der Integratorausgang UINT wird damit wieder unter die Schaltschwelle US ausgesteuert, wenn derReferenzstrom von entgegengesetzter Polarität zu Ix ist und betragsmäßig | IR | > 2 . Ixmax gilt. Übereine entsprechend große Beobachtungszeit T0 wird der Integratorausgang im zeitlichen Mittel aufdem Wert der Umschaltschwelle US gehalten, d.h. die dem Integrator zugeführte Ladungsmenge Q1 ist gleich der abgeführten Ladung Q2 (Ladungsgleichgewicht, charge balancing). Es gilt

- Mittelwert in Zeit T0 Q1 = ¶0

T0

Ix dt = I xT0 = UxR1

T0 mit I x(Ux)

.Q2 = ¶0

tR

IR dt = IR tR = URR2

tR

C

S U

-

+x U < 0

R1

R2

S

Ref U > 0

+

- o U

af

INT U

INT U

S U

o U

01 02T

Rtt

t

x1 x2 U < U < 0x2 Ux1 U

Rt = konst.

I > - 2 IR x max

R I

Monoflop

xI

T

1

Bild 5.11: Freilaufender U/f-Umsetzer


Aufgelöst nach der Ausgangs-Impulsfrequenz folgt bei Ladungsgleichgewicht Q1 = Q2 fa = 1T0

.fa = I xIR

1tR

= UxR1

R2UR

1tR

Das Ausgangssignal ist eine Impulsfolge der Frequenz fa , die mit Zählern digital meßbar ist.

Ist die Ausgangsamplitude Uo der Impulse am Monoflop konstant, so kann über Mittelwertbildungin einfacher Weise auch das Analogsignal zurückgewonnen werden (vgl. DA-Umsetzer)

.Ux = Uo = UotRT0

= Uo. fa

. tR

5.2.4.2 Taktsynchrone Pulsmodulatoren

Wird anstelle des U/f-Umsetzers eine Modulatorschaltung mit externem Takt der Frequenz fC verwendet, so entsteht ein synchroner Impulshäufigkeits-Modulator. Dabei können der Komparatorund das Monoflop durch ein D-Flipflop ersetzt werden (Bild 5.12). Die Schaltschwelle US wirdhier durch die Umschaltschwelle am D-Eingang des Flipflops, die Hysterese des Monoflops durchdie Taktsteuerung erzeugt.

C

-

+x U < 0

R1

R2

S

Ref U > 0

nINT U

INT U

01TRt

t

x2 x1 U > U x1 Ux2 U

D

C f

C

&

Cf

1n

2n

02 T

R I Q

US

TORxI

Bild 5.12: Taktsynchroner Pulsmodulator für unipolaren Betrieb


Erreicht die Integratorausgangsspannung die Schaltschwelle des D-Flipflops, so wird beginnend mitder nächsten aktiven Taktflanke eine definierte Ladung Q2 = IR tR mit tR = am Integratoreingang1

fCeingespeist. Für | IR | > 2 . Ix max wird diese Rücksetzladung Q2 immer genau über eine Taktperiodeerzeugt.In der durch einen Zeitgeber vorgegebenen Meßzeit T0 erzeugt der Taktgenerator genau N Impulseder quarzstabilen Frequenz fC mit T0 = = N . TC . Das D-Flipflop wird aber nur in TaktenN

fCn [ N

den Rücksetzstrom IR einschalten. Das Tor ist also in der Zeit T1 = n . TC geöffnet. Die Ladungs-bilanz liefert:

(Ladung des Kondensators mit Eingangssignal),Q1 = N . TC I x = N . TCUxR1

(Entladung des Kondensators über IR ).Q2 = n . TC IR = n . TCURR2

Für Ladungsgleichgewicht Q1 = Q2 folgt damit die Umsetzergleichung

.nN = I x

IR= Ux

R1

R2UR

Das Ausgangssignal ist im Unterschied zum freilaufenden Umsetzer eine Impulshäufigkeit,da hier genau n aus N Ereignisse auftreten. Die Taktfrequenz fC muß hier nur innerhalb einesUmsetzerzyklus konstant bleiben.

Zur Umsetzung bipolarer Analogsignale benötigt der Modulator auch eine bipolare Referenz undeine entsprechende Steuerung (Bild 5.13).

UxR1

R2

+UR

C

-

+

S

-UR

UINT

fc

y kUs

-

+

I x

IR

1 0 1 0 1 0 1 0 1 0 1 0 1 00

t

t

UINT

y

1 1 1 0 1 1 1 0 1 1 1 00

t

t

UINT

y

U = 0xU = Ux R

12

Bild 5.13: Taktsynchroner Pulsmodulator für bipoaren Betrieb


Erreicht die Integratorausgangsspannung UINT den Wert der Schwellspannung US , so schaltet derAusgang des Komparators taktsynchron um. In den Integratoreingang wird nun ein zum Eingangs-strom Ix entgegengesetzter Referenzstrom -IR eingespeist und damit eine Rückintegration bewirkt.Wird dabei die Schwellspannung US erneut erreicht, schaltet der Komparatorausgang wieder um.Jetzt wird ein zu Ix phasengleicher Strom IR addiert und die Summe (Ix + IR) integriert. Damit steigtdie Ausgangsspannung UINT schneller, als beim Modulator für unipolaren Betrieb. Auf der anderenSeite erfolgt die Rückintegration nicht mehr innerhalb eines Taktes (vgl. Bild 5.13). Im zeitlichenMittel stellt sich UINT auf die Schwellspannung US ein. Über eine feste Beobachtungszeit T = N. Tc

ergibt sich am Integrationskondensator wieder eine Ladungsänderung Null (Gleichgewicht).

Ladung des Kondensators C mit Eingangssignal:

Q1 = N.Tc. I x

Ladung des Kondensators C mit Referenzsignal:

für und n1 + n2 = N.Q2 = (n1IR+ + n2IR−) . Tc = (n1 − n2) . Tc. IR IR+ = −IR−

Damit erhalten wir die Umsetzergleichung

.n1 − n2

N = I xIR

= UxUR

R2R1

Dieser Modulator ist identisch mit einem Σ−∆-Modulator 1. Ordnung (vgl. Abschnitt 5.3).

5.2.4.3 Charge-Balancing-ADU

Aus U/f-Umsetzern bzw. Pulsmodulatoren lassen sich durch Erweiterung der Schaltungen mitdigitalen Standardbausteinen komplette ADU-Schaltkreise relativ einfach realisieren (Bild 5.14).Bei vergleichbaren Daten wie Dual-Slope-Wandler sind sie schaltungstechnisch aber einfacher imAnalogteil.

Die Taktfrequenz fC wird mit einem Frequenzteiler um den Faktor N heruntergeteilt. Das Tor wirdsomit in einem Zeitintervall für die Ausgangsimpulse des U/f-Wandlers freigegeben. Diet = N

2 TC

Ausgangsgröße Z ist streng proportional zum Eingangsstrom (über mehrere Dekaden). Es gilt beiBeachtung des digitalen Restfehlers

.Z = f a. t ! 1 = N

2I xIR! 1 mit I x =

Ux

R1

A B : :

T

CT RGaf

N : 1Takt

x UU

f &

Zähler Parallelregister

Z

Cf

Z

Bild 5.14: ADU mit synchronem U/f-Wandler /1/


5.2.5 Spezielle Ausführungen von Sägezahn-ADU

5.2.5.1 Mehrflankenverfahren PREMA

Spitzenprodukte integrierender ADU sind der 25-Bit-ADU ADC 5601 (Modulbaustein) bzw. der26-Bit-Umsetzer PRI 5610 der Firma PREMA im kompakten DIL-Gehäuse. Sie arbeiten nach dempatentierten PREMA-Mehrflanken-Verfahren und sind für den allgemeinen Einsatz in Meßgerätenund Meßinstrumenten konzipiert (Bild 5.15). Die kleine Nichtlinearität ( < 0,1 ppm ) und einTemperaturkoeffizient von TK 0,5 ppm/K sind herausragende Eigenschaften dieser Präzisions-[bausteine.

Über den internen Prozessor kann die Auflösung über die Wandlungszeit und die Behandlungvon Fehlermeldungen softwaremäßig bestimmt werden.

Die Summe der Entladungszeiten T1 , ..., Tn (siehe Zeitverlauf von Uint ) ist dem Mittelwertder anlogen Eingangsspannung an Ux1 proportional. Die hohe Auflösung bedingt allerdingsauch eine große Umsetzzeit TU = 20 s.

Ref R

x1 R

x2 R -

+

RefI

x1 I

x2 I

C

REF IN(+ 6,9 V)

x1U

x2UBIP OF

AGND

4

5

6

8

Integrator

Komparator

Ergebnis- Zähler

Schiebe-Register

Logikgenerator EOC

SC19

17

21SDO

232220

DGND U+ cc U U-

7 18 9

Quarz f = 3,6864 MHz SC - SHIFT COMMAND

EOC - END OF CONVERSIONSDO - SERIAL DATA OUT

ADC 5601

T T T Tn-1 nT1 2 3. . . . . .

t

int U

UT

(PREMA)

Bild 5.15: Prizipschaltung des ADC 5601 (25 Bit, PREMA-Mehrflankenverfahren)


5.2.5.2 ADU mit Mehrfach-Pulsdauermodulation

AD-Umsetzer auf der Basis des Ladungsgleichgewichts am Kondensator eines Integrators arbeitenmit U/f-Umsetzern bzw. mit Pulsdauermodulation PDM. Grundsätzlich verwenden beide Konzepteeinen Kompensationsstrom Ik zur Erzeugung des Ladungsgleichgewichts ( ).I K = − I x

Bei Verfahren mit U/f-Umsetzern ist der Strom IK = q . f proportional zur Ausgangsfrequenzund zu den konstanten Ladungsquanten q und wird durch Frequenzmessung bestimmt.Wegen Ux = R . Ix kann auch eine eingespeiste Spannung Ux ermittelt werden.

Bei den PDM-Verfahren wird die Pulsdauer ti und damit auch der Kompensationsstrom inZählschritten variiert. Für IK ergibt sich hier die Abhängigkeit von einem Zeitverhältnis

.IK = URefR

. tiT

Zeit- und Frequenzmessungen können mit relativ geringem technischen Aufwand hochgenauausgeführt werden. Entsprechend erreicht man mit diesen indirekten ADU-Verfahren auch sehrhohe Auflösungen, allerdings zum Preis langer Umsetzzeiten (vgl. Charge balancing, Dual-Slope).

Ein Vorteil der Schaltungen mit Ladungsgleichgewicht ist, daß sie die analoge Eingangsgröße ohneUnterbrechung integrieren. Man kann so die Integrationszeit T auf n Umsetzzyklen gegenüber demGrundverfahren erweitern. Eine Integration über die Zeit n . T entspricht der Mittelwertbildung ausden n Teilergebnissen bzgl. der Periodendauer T und führt letztlich zu einer erhöhten Auflösungdes AD-Umsetzers (vgl. auch Mehrflankenverfahren PREMA).

Bei Schaltungen mit PDM führt diese Maßnahme zur allgemeinen Umsetzer-Gleichung

.Ux = −I K. R = − URef

n . T j = 1

ntij mit I K = URef

n . R j = 1

n tij

T

Bei kleiner Integrationsperiode T kann man bei mittlerer Auflösung eine entsprechend kurzeUmsetzzeit erzielen, umgekehrt erreicht man bei längerer Umsetzzeit eine erhöhte Auflösung.

Auch der nachfolgend gezeigte ADU mit Mehrfach-Pulsdauermodulation MPDM arbeitet nachdem Charge-balancing-Verfahren (Bild 5.16). Dabei wird ein integrierender AD-Umsetzer mit demNachlaufprinzip geeignet kombiniert. Der AD-Umsetzer im Abgleichkreis entspricht im Prinzip dem Komparator der Grundschaltungen,kann aber im Gegensatz zu diesem die Integratorspannung im Takt der Periode T in a Bit auflösen.Er bewirkt über die Nachlaufsteuerung eine Änderung der PDM-modulierten Signale "Grob" und"Fein", bis der Abgleich mit erreicht ist und damit der digitale Abgleichwert an diesemI K = − I x

ADU zu Null wird. Überschreitet die Stufe mit Feinkompensation ihren Maximalwert, wird diegrobgestufte Pulsdauer um eine Zeitscheibe vergrößert und gleichzeitig die Feinkompensationzurückgesetzt. Die Nachlaufsteuerung hat verschiedene Aufgaben, sie übernimmt u.a. die Funktiondes DA-Umsetzers in den Kompensationswandlern nach Abschnitt 5.1.Hat der Kompensationsstrom IK erst einmal den Eingangswert Ix erreicht, kann der MPDM-ADUÄnderungen der Eingangsgröße mit wenigen LSB-Schritten der Feinkompensation folgen.

Bereits bei sehr kurzen Umsetzzeiten wird so eine hohe Auflösung bei gleichzeitig guterGenauigkeit erreicht.


Allgemein ergibt sich die Auflösung A des MPDM-AD-Umsetzers aus dem Produkt der zeitlichenAuflösungen Ai der einzelnen Stufen (Zeitscheiben). Sie kann bereits bei nur zwei Stufen erheblichgrößer sein als beim einfachen PDM-Verfahren. Umgekehrt erreicht man bei gegebener AuflösungA eine wesentlich kürzere Umsetzzeit TU .

Beispiel:Die LSB-Äquivalente der Grob- und Feinstufe unterscheiden sich in Bild 5.16 um den Faktor 103,jede Stufe besitzt selbst eine Auflösung von 103 (Zeitscheiben). Die Schaltung erreicht damit eineGesamtauflösung von A = 10 6. Der Zweifach-MPDM-ADU erreicht diese Auflösung A bei einerTaktfrequenz fc = 10 MHz mit der sehr kleinen Umsetzzeit TU ≥ 100 µs (für I g = 10 3 . I f ). EinADU nach dem Dual-Slope-Verfahren dagegen benötigt bei gleichen Werten für Auflösung undZähltaktfrequenz eine Umsetzzeit von TU ≥ 100 ms.

AD

Nachlaufsteuerung

Referenz

digitaler

grob

fein

R

1000 R

gI

fI

kI

R

C

-

+

xIxU

t + 10 t -3 g f

T Ref RU

I =k

g U

RefU

f

t T

Tgt

RefU

f

U

t

t

g U

fU Z

Abgleichwert

PDM-Stufen+

+

Bild 5.16: ADU mit mehrfacher Pulsdauerkompensation MPDM /12/

Für Nachlaufsysteme ist die maximale Verstellgeschwindigkeit eine sehr wichtige dynamischeKenngröße (ähnlich zur Slew Rate bei Operationsverstärkern). Sie ergibt sich für einenMPDM-ADU aus dem Produkt von Umsetzrate und Auflösung. Je größer die Auflösung desAD-Umsetzers gewählt wird, desto kleiner wird seine Großsignalbandbreite. Allgemein gilt nach/12/ folgende Gleichung

fG = fT. aA

. 12. . P

mit den Parametern

fG - Grenzfrequenz für verzerrungsfreie Großsignalaussteuerung mit sinusförmigen Signalen,fT - Umsetzrate des MPDM-ADUs, Pulsfrequenz,A - maximale Auflösung des MPDM-ADUs,a - maximale Auflösung des ADUs im Abgleichkreis,P - Signalamplitude relativ zur zulässigen Maximalamplitude bei Großsignalaussteuerung.


5.2.5.3 Rampenverfahren mit verkürzter Umsetzzeit

AD-Umsetzer nach dem Rampen- bzw. Sägezahnverfahren gehören zu den indirekten ADU undsind bei Anwendung des einfachen Zählverfahrens relativ langsam. Durch Anwendung deserweiterten Zählverfahrens kann man bei erhöhtem Aufwand die Umsetzzeit für eine gegebeneAuflösung um Größenordnungen reduzieren.

Beim einstufigen Rampenverfahren als Momentanwertumsetzer wird zunächst der Kondensator derS&H-Schaltung auf die analoge Eingangsspannung UC = Ux aufgeladen. Vom zähltaktsynchronenZeitpunkt t1 an wird dieser Kondensator nun mit einem Konstantstrom IK solange entladen, bis zumZeitpunkt t2 ein Komparator den Nulldurchgang der linearen Funktion UC (t) = Ux - C -1 IK (t2 - t1)signalisiert. Gleichzeitig öffnet im Zeitfenster TU = t2 - t1 ein Tor und von einem Zähler werden dieeinlaufenden Taktimpulse mit dem Gewicht G0 gezählt. Der Zählerstand Z gibt die Anzahl der inder Analoggröße Ux enthaltenen Quantisierungsgrößen ∆U0 an, die Umsetzzeit TU ist proportionalzur Analoggröße Ux und zur Periodendauer T des Zähltaktes

,Ux = Z. U0 = IKC (t2 − t1) mit U0 = IK

C. fT= IK

C T

.TU = t2 − t1 = Z. T ! 1

Zur Verkürzung der Umsetzzeit bei gegebener Auflösung werden gestufte Quantisierungsgrößeneingesetzt. Das zweistufige Rampenverfahren benötigt zwei (∆U0 , ∆U1 ), das dreistufige Verfahrendrei Quantisierungsgrößen (∆U0 , ∆U1 , ∆U2 ). Noch höherstufige Rampenverfahren arbeiten mitentsprechend mehr Vergleichsnormalen. Bei dual gestuften Quanten gilt

∆U0 : ∆U1 : ∆U2 : ... = IK0 : IK1 : IK2 : ... = 20 : 2n : 2m : ... mit n > 0, m > n.

A

x U

B C D

KK 2 1DAU DAU

Steuerlogik

C2C1k0I I Ik0, k1

Komparatoren

S&H

-+ +-

A

&

&

Zähler

2

2

n

0

Ergebnis- Tor

Takt

I = 2 Ik1 k0n

Z

.

TaktA

BKCDK

1

2

t t t t t t1 2 3 4 5

UUx

U

U C1

C2 I k0

I = 2 Ik1 k0 n .

Bild 5.17: Signalverläufe und Prinzipschaltung eines zweistufigen Rampen-ADU /13/


Zum Zeitpunkt t1 beginnt die Entladung des Kondensators C mit dem größten Normal ∆Umax . BeiUC (t) wird der Entladestrom umgeschaltet und der Abbau der Kondensatorspannung mit[ Umax

dem nächstkleineren Normal ∆umax-1 fortgesetzt, bis UC (t) erreicht wird und der Entlade-[ Umax−1

strom erneut umschaltet. So wird fortlaufend jedes Quantisierungsnormal in der Reihenfolgefallender Gewichte verwendet, bis letztlich in der Entladephase mit dem kleinsten KonstantstromIK0 = ∆U0

. C . T -1 die Kondensatorspannung UC Null wird und so die Umsetzung beendet ist. Nur in dieser letzten Entladephase erfolgt der Spannungsabbau am Kondensator C mit demgleichen kleinsten Konstantstrom wie beim einstufigen Verfahren, während in allen anderen Zeit-abschnitten die Spannung UC steiler abfällt. Damit wird bei gleicher Auflösung eine wesentlichkürzere Umsetzzeit erreicht.

Während der einzelnen Entladephasen sinkt die Spannung UC (t) linear und die Zeitabschnitte sindimmer genau ein ganzzahliges Vielfache der Taktperiode T. Nur der letzte Zeitabschnitt wird nichttaktsynchron beendet und kann so nur mit einer Unsicherheit von ± 1 Zählimpuls bestimmt werden.Die Umsetzzeit ergibt sich aus der verwendeten Anzahl sämtlicher Normale und derTU = T . Zi

Taktperiode und sinkt bei gegebener Auflösung mit steigender Stufenzahl des Wandlers.

Zahlenbeispiel für Ux = Uxmax , fc = 100 MHz und Z = Zmax = 4095:

Einstufiges Rampenverfahren: TU = 4095 . 10 ns = 40,95 µs.

Zweistufiges Rampenverfahren: (n = 6; 4095 = 63 . 26 + 63 . 20 ): TU = (63 + 63) . 10 ns = 1,26 µs.

Dreistufiges Rampenverfahren: (n = 6, m = 3; 4095 = 63 . 26 + 7 . 23 + 7 . 20 ): TU = (63 + 7 +7 ) . 10 ns = 0,77 µs.

Bild 5.17 zeigt das Schaltungsprinzip eines zweistufigen Rampenumsetzers. Die S&H-Schaltungenthält zwei gleich große Kondensatoren C1 und C2 , die auf Ux aufgeladen sind.

Zum Zeitpunkt t1 beginnt die Entladung des Kondensators C1, eine Taktzeit später die des zweitenKondensators C2 jeweils mit dem größten Konstantstrom IK1. Bei UC1 = 0 schaltet Komparator K1

und bewirkt über die Steuerlogik, daß die Entladung von Kondensator C2 ab der nächsten aktivenSchaltflanke des Zähltaktes mit dem nächstkleineren Strom IK0 bis zum Nulldurchgang von UC2

fortgesetzt wird. In den einzelnen Zeitfenstern werden die Taktimpulse jeweils entsprechend demverwendeten Gewicht des Konstantstromes im Ergebniszähler aufsummiert.

Bei Wandlern mit dreistufigem Rampenverfahren enthält die S&H-Schaltung vier gleich großeKondensatoren, die zu Beginn der Umsetzung auf die analoge Spannung Ux aufgeladen sind. ZumZeitpunkt t1 beginnt die Entladung des ersten Kondensators C1 mit dem größten Konstantstrom IK2 .Eine Taktzeit später startet gleichzeitig die Entladung der beiden Kondensatoren C2 und C3 undeine weitere Taktzeit danach die von C4 , jeweils mit den gleichen Konstantstromwerten IK2 . Nachdem Nulldurchgang der Spannung UC1 wird ab der nächsten aktiven Taktflanke die Entladung vonC3 mit dem Konstantstrom IK1 fortgesetzt. Nach dem Nulldurchgang der Kondensatorspannung UC2 wird C4 ebenfalls mit IK1 weiter entladen. Nach dem Nulldurchgang der Spannung UC3 schaltet dienächste Taktflanke den Entladestrom an C4 auf den kleinsten Wert IK0 , der nun die Kondensator-spannung an C4 bis auf UC4 = 0 abbaut. In den einzelnen Zeitfenstern werden wieder die Zähltaktegewichtet im Zähler aufsummiert und die dreistufige Umsetzung ist beendet.


5.2.5.4 Zeitintervallmessung mit Analoginterpolation

Modifiziert man das Dual-Slope-Verfahren dahingehend, daß in den beiden Integrationsphasenverschiedene, aber konstante Ströme den Integrationskondensator C laden bzw. entladen, so kanndas Verfahren zur hochauflösenden und genauen Zeitmessung verwendet werden. Gilt für diebeiden Ströme eine Relation I1 = K . I2 mit K > 1, so erhält man aus der Umsetzergleichung

des Zwei-Flanken-Verfahrens ein um den Faktor K gestrecktes Zeitintervall t2 = K . t1.I2. t2 = I1

. t1

Wird dieses Intervall bei gegebener Taktfrequenz fC nach dem Zählverfahren ausgemessen, so giltfür den Zählerstand Z2 ±1 = fC

. t2 . Daraus kann das Zeitintervall t1 mit um den Faktor K erhöhterAuflösung berechnet werden

.t1 = t2K = Z2 ! 1

K. fC

Das Prinzip der Zeitintervallmessung mit analoger Interpolation erlaubt eine hohe Auflösung ineinem großen Meßbereich. Aus Bild 5.18 lassen sich die prinzipiellen Zusammenhänge erkennen.

x t

AT A A K T.

CT

B T B B K T.

Takt

0 T

Start

Stop

UCA

UCB

N

N

A

B

NC

Bild 5.18: Analog-Interpolation für präzise Zeitintervallmessung /14/


Das zu messende Zeitintervall tx setzt sich nach Bild 5.18 aus den drei Zeitabschnitten TA , TB undTC zusammen

tX = TA + TC - TB .

Der Zeitabschnitt TC ist genau ein ganzzahliges Vielfaches der Taktperiode T0 und kann somitexakt gemessen werden. Der zugehörige Zähler ZC läuft völlig taktsynchron. Die Zeitintervalle TA und TB werden definiert vom Eintreffen des Start- bzw. Stop-Impulses bis zur zweiten folgendenaktiven Taktflanke. Die Dauer dieser Zeitintervalle TA und TB variiert so zwischen T0 und 2 . T0 ,abhängig von der Phasenlage zwischen Start- bzw. Stop-Signal und der aktiven Taktflanke.

Bei Eintreffen des Start-Impulses wird ein Integrator gestartet. Der entsprechende Kondensator CA

wird in der Zeit TA von einem Konstantstrom I1A auf eine Spannung aufgeladen. MitUCA = I1ACA

TA

der zweiten aktiven Taktflanke nach dem Startimpuls beginnt die Rückintegration mit dem zu I1A

entgegengesetzt gerichteten, betragsmäßig aber kleineren Konstantstrom mit KA > 1.I2A = − I1AKA

Gleichzeitig wird der Zähler ZA gestartet. Nach der Zeit KA . TA erreicht die Kondensatorspannung

wieder den Anfangswert, z. B. Null. Die Rückintegration ist beendet und der Zähler ZA wirdangehalten. Aus seinem Zählerstand NA

NA = KATAT0

! 1

kann der Zeitabschnitt TA mit einer gegenüber der direkten Messung erhöhten Auflösung berechnetwerden:

.TA = NA ! 1KA

T0

Am Ende des Zeitintervalles tx kann man die Zeit TB mit einem zweiten Analoginterpolator undZähler ZB entsprechend bestimmen:

.TB = NB ! 1KB

T0

Ordnet man die Zählergebnisse NA , NB und NC den einzelnen Zeitintervallen TA , TB und TC zu, sogilt für das Zeitintervall tx die Berechnungsvorschrift:

.tX = ( NA ! 1KA

+ NC − NB ! 1KB

) . T0

Beispiel:In /14/ wird ein Präzisions-Meßgerät mit einer Taktfrequenz fC = 50 MHz für einen Meßbereichvon beschrieben. Die Verlängerungsfaktoren KA und KB der beiden Interpolatoren30 ns [ tX [ 10 sbetragen KA = KB = 103. Damit ist theoretisch eine Auflösung von möglich, praktischt [ 20 pswurde realisiert.t [ 100 ps


5.3 Sigma-Delta-AD-Umsetzer

5.3.1 Überblick

Die technologischen Fortschritte in der Halbleitertechnik ermöglichen es in zunehmendem Maße,Methoden der digitalen Signalverarbeitung auch zur Realisierung hochgenauer Analogfunktioneneinzusetzen. Besondere Bedeutung hat in den letzten Jahren die sogenannte Sigma-Delta-Wandlungwiedererlangt, da monolithische AD- und DA-Wandler-Schaltkreise bereitgestellt werden.Dieses Umsetzungsverfahren kombiniert die Überabtastung (Oversampling) eines Signals mit einerRauschformung (noise shaping) und nachfolgender digitaler Filterung. Damit wird die Auflösungerhöht und gleichzeitig das Quantisierungsrauschen verringert. Die Abtastung des Eingangssignaleserfolgt z. T. mit mehr als (100 ... 1000)-facher Nyquistrate (Bild 5.18).

Ein Sigma-Delta-Modulator wandelt das analoge Eingangssignal in eine hochfrequente Folgegrob quantisierter Abtastwerte, typisch in eine Bitfolge mit 1 Bit Auflösung. Durch die nach-folgende digitale Tiefpaß-Filterung (Mittelwertbildung) wird das Modulatorsignal in Parallel-worte mit stark verringerter Abtastrate umgesetzt (Decimation).

Sigma-Delta-Modulator

Digital -Filter

Eingangssignal DC ... 4 kHz

Modulatorausgang1 Bit bei 2 MHz

Filterausgang16 Bit bei 8 kHz

Bild 5.18: Blockstruktur einer Sigma-Delta-AD-Umsetzung

Durch die hohe Überabtastung mit fm (Abtastfrequenz des Eingangssignales) wird die Energie desQuantisierungsrauschens gleichmäßig auf ein großes Frequenzband verteilt. Der in das(0 ... 1

2 ) fm

viel kleinere Frequenzband des Nutzsignals fallende Anteil dieses rauschförmigen Fehlersignaleswird durch zusätzliche Rauschformung und nachträgliche Filterung stark reduziert.

Ein Sigma-Delta-AD-Wandler kann als Umsetzer aufgefaßt werden, der ein Analogsignal mit einersehr hohen Rate abtastet und die digitalen Daten bei einer viel kleineren Frequenz wieder ausgibt.Bild 5.19 zeigt die Relationen zwischen der Bandbreite des Analogsignales und den verschiedenenAbtastfrequenzen.

f

mfmf1SfSf1

bf

Spektrum des

Am

plitu

de

bf - Grenzfrequenz des Analogsignals

mf - Modulatorfrequenz, Abtastfrequenz

Sf - Datenrate am Ausgang des Digitalfilters

22

Eingangssignals

Bild 5.19: Relationen zwischen den Abtastfrequenzen


Im Prinzip ist das Sigma-Delta-Verfahren ein Charge-balancing-Verfahren. Es erfolgt in der Regelkein Rücksetzen des Integrators im Modulator. Das aktuelle Umsetzungsergebnis wird so von denvorausgegangengenen Umsetzergebnissen mitbestimmt.

Dieses Nachlaufprinzip erlaubt trotz des integrierenden Verfahrens (Mittelwertbildung ausvielen Teilergebnissen) eine sehr hohe Wandlungsrate.

Sigma-Delta-Wandler (Σ-∆-Wandler) eignen sich hervorragend für Aufgaben der Signalerfassung,im Gegensatz zum Begriff Datenerfassung, und haben gegenüber vielen anderen Wandlertypen(Stufenwandler, Parallelwandler) sogar spezifische Vorteile:

Komplette monolithische Wandlerbausteine, einschließlich Filterung, kostengünstige Lösung bei hoher Auflösung, frei von differentieller Nichtlinearität, kein externes S&H-Glied nötig, großer Signal-Rausch-Abstand, Reduktion der Anforderungen an analoge Vorfilter.

Haupteinsatzgebiet monolithischer Wandler nach dem Sigma-Delta-Verfahren ist gegenwärtig dieDigitalisierung von Audiosignalen (Sprache, Musik) mit Auflösungen bis zu 18 Bit. Zunehmendwerden Sigma-Delta-Wandler auch für Signalerfassungsaufgaben verwendet, wenn es um hoheAuflösung bei gleichzeitig gutem Stör- und Rauschverhalten geht. Zur AD-Umsetzung langsamerSignale und Gleichgrößen sind Schaltkreise mit Auflösungen bis 24 Bit verfügbar.

5.3.2 Grundschaltung eines Sigma-Delta-AD-Wandlers

Die Grundschaltung eines Sigma-Delta-AD-Wandlers 1. Ordnung besteht im wesentlichen auseinem Analogmodulator und einer komplexen digitalen Rechenschaltung (Bild 5.20).

Der Analogmodulator (Integrator, getakteter Komparator, Analogschalter bzw. 1-Bit-DAU)arbeitet im Prinzip als Regelkreis im Abtastbetrieb. Der digitale Signalprozessor wirkt alsDigitalfilter und realisiert gleichzeitig die digitale Nachverarbeitung (Mittelwertbildung) derAbtastfolge Xk.

+

-

Integrator Komparator

INUDigital-Filter

1 Bitn Bit

+

-

Analog Modulator 1-Bit - DAU

X

Y

getakteter

∑V

τ

Bild 5.20: Grundstruktur eines Sigma-Delta-AD-Umsetzers 1. Ordnung


Das Differenzsignal (UIN - Y) aus dem Eingangssignal UIN und dem Ausgangssignal Y des DAUwird integriert und dem Komparator zugeführt. Sein Ausgang schaltet, abhängig von der Spannungam Integratorausgang, das digitale Signal X taktsynchron auf L- oder H-Pegel. Der Ausgang Y des1-Bit-DA-Umsetzers wird damit ebenfalls geschaltet, allerdings auf hochgenauen Pegel Y = ± URef .Wegen |URef | > UINmax kehrt sich das Vorzeichen der Differenzspannung am Integratoreingang um.Die Ausgangsspannung des Integrators ändert sich jetzt in entgegengesetzter Richtung und schaltetden Komparator taktsynchron wieder zurück. Jetzt wird am Eingang ein Y-Wert addiert, d.h., dieIntegratorspannung wächst sehr schnell an. Entsprechend schnell wird erneut die Schwellspannungam Komparatoreingang erreicht und sein Ausgang schaltet mit dem nächsten Taktsignal wieder um.Für UIN = 0 entsteht am Ausgang X eine Bitfolge mit symmetrischem Tastverhältnis, wenn idealeElemente des Modulators vorausgesetzt werden. Eine Unsymmetrie im Tastverhältnis repräsentiertsomit alle Offset- und Schaltschwellenfehler sowie das Quantisierungsrauschen der Anordnung.

Die Integratorspannung V(t) schwankt ständig um die Umschaltschwelle des Komparatorsund führt so das DAU-Signal Y = ± URef dem Eingangssignal UIN taktsynchron nach.

Die Pulsfolgen Y und X am DAU- bzw. am Modulatorausgang geben an, ob der aktuelleAnalogwert größer oder kleiner ist als der vorhergehende.

Die zeitlichen Mittelwerte von Analogsignal UIN und binärem Ausgangssignal X sind gleich.

Das kann man sich so vorstellen, als ob dem echten Analogwert eine Fehlerspannung Ur überlagertwird (Bild 5.21). Diese Fehlerspannung erzeugt ein Quantisierungsrauschen, dessen Energie nurvon der Auflösung bestimmt wird. Die serielle Bitfolge X am Modulatorausgang enthält bereits dievollständige Information über das Analogsignal, die aber durch das Fehlersignal verdeckt ist.

t

U

UIN

Ur

X

Bild 5.21: Analogsignal mit überlagerter Fehlerspannung

Um zu verstehen, wie nach dem Sigma-Delta-Verfahren aus der 1-Bit-Folge am Modulatorausganghochauflösende Datenworte erzeugt werden, muß man die Arbeitsweise nicht im Detail kennen.Notwendig sind aber zumindest qualitative Kenntnisse zu den Konzepten

Überabtastung (Oversampling), Rauschformung (Noise shaping), digitale Filterung undAbtastratenreduktion (Decimation).

Das Ziel ist eine möglichst originalgetreue Abbildung des Analogsignals UIN in die Bitfolge amModulatorausgang und die Rückgewinnung von UIN mit Hilfe des digitalen Filters. Die großeLeistungsfähigkeit des Verfahrens wird durch die kombinierte Wirkung der o.g. Konzepte erreicht.


5.3.3 Beschreibung im Zeitbereich5.3.3.1 Modellierung mit Differenzengleichungen

Die Beschreibung abgetaster Systeme kann im Zeitbereich und/oder im Frequenzbereich erfolgen,beide Ebenen haben spezifische Vorteile. Wir betrachten zunächst die Beschreibung im Zeitbereichmit Hilfe von Differenzengleichungen. Bei Annahme idealer Elemente des Modulators in Bild 5.20gilt für das Ausgangssignal V(t) des Integrators im Zeitintervall [t-∆t, t]:

.V(t) = V(t − t) + 1 ¶t− t

t[ U(t) − Y(t)] dt

Zu taktsynchronen Zeitpunkten tk ist der Wert des Integrals bekannt. Wir setzen

.t 1t ¶

tk−1

tk

U(t) dt = t Uk

Für die Summe von k aufeinanderfolgenden Abtastwerten im Zeitintervall T = k . ∆t gilt dann beigleichen Zeitintervallen ∆t = tk - tk-1 für alle k = 1, 2, ...

.tj=1

kUj = t

j=1

k 1t ¶

tj−1

tj

U(t) dt = t 1t ¶t0

tk

U(t) dt = t U(k . t)

Das Integral der Spannung U(t) über ein Zeitintervall T = k . ∆t, k = 1, 2, ... kann als Summediskreter Werte dargestellt werden. Es repräsentiert den mit normierten Mittelwert dert

Spannung U(t) im Zeitintervall T.

Im Zeitintervall ∆t = tk - tk-1 gilt mit der für Differenzengleichungen üblichen Symbolik A(tk) = Ak

für den Modulator in Bild 5.20

Vk = Vk−1 + t Uk − Xk mit Uk = 1t ¶

tk−1

tk

U(t)dt

bzw..Xk = Uk − t [Vk − Vk−1 ]

Wegen Vk = Xk - ek (e - Quantisierungsfehler) folgt daraus

.Xk = Uk − t [(Xk − Xk−1 ) − (ek − ek−1 )]

Das Ausgangssignal des Modulators am Ende des k-ten Abtastintervalles ist proportional zumXk

Mittelwert der Analogspannung U(t) in der k-ten Tastperiode ∆t. Der QuantisierungsfehlerUk( t)ist abhängig vom Fehler im aktuellen und vorhergehenden Abtastintervall (Vorgeschichte) sowievom Verhältnis aus Integrationszeitkonstante τ und Länge des Abtastintervalles ∆t (Bemessung).

Summieren wir (im Digitalfilter) über N aufeinanderfolgende Abtastwerte, so folgt mit Vk = Xk - ek

j=1

NXj =

j=1

NUj − t (VN − V0 ) =

j=1

NUj − t [(XN − X0 ) − (eN − e0)]

bzw..X(N . t) = U(N . t) − t

Vk − V0N = U(N . t) − t

(XN − X0 ) − (eN − e0)N

Mittelwertbildung reduziert erwartungsgemäß den Fehler gegenüber dem einzelnenAbtastwert.


5.3.3.2 Digitale Nachverarbeitung, Mittelwertbildung

Die binäre Ausgangssignalfolge Xk des Modulators ist eine Pulsdauer bzw. Pulsdichte. Sie ist beientsprechender Überabtastung im zeitlichen Mittel proportional zum Mittelwert der Folge von ngrob quantisierten Abtastwerten Y am DAU und zum analogen Eingangssignal.

Durch Mittelwertbildung von m < n aufeinanderfolgenden Abtastwerten Xj für j = 1, 2, ... kanneine m-fache Auflösung gegenüber dem einzelnen Abtastwert erreicht werden. Bei einer Folge vonn ≥ m Abtastwerten lassen sich genau (n + 1 - m) Interpolationsgruppen Sk zu je m aufeinander-folgenden Abtastwerten für ein Ausgangswort bilden. Werden diese Zwischensummen addiert underneut der Mittelwert gebildet (gleitende Mittelwertbildung), so wird die Auflösung noch einmalum den Faktor erhöht, falls das Rauschen zwischen den Interpolationsgruppenn + 1 − munkorreliert ist. Für eine Interpolationsgruppe Sk gilt bei gleitender Mittelwertbildung:

und .Sk =i=1

kXi fur 1 [ k [ m Sk = Sk−1 + Xk − Xk−m fur m [ k [ n

Summation über alle (n + 1 - m) Interpolationsgruppen liefert

.j=m

nSj = m

j=m

n+1−mXj +

j=1

m−1j.(Xj + Xn+1−j)

Dieser Ausdruck repräsentiert eine Trapezwichtung der Abtastwerte Xj , im Falle n + 1 = 2m ergibtsich eine Dreieckswichtung. Bilden wir den Mittelwert, so gilt

.Sj = 1m(n + 1 − m) m

j=m

n+1−mXj +

j=1

m−1j.(Xj + Xn+1−j)

Die Trapezwichtung kann auch als gewichtetes Mittel angegeben werden

.M = 1W j=1

nwjXj mit wj = min [j, m, (n + 1 − j)] und W =

j=1

nwj = m (n + 1 − m)

5.3.3.3 Abschätzung des Quantisierungsfehlers

Eine analytische Auswertung der o.g. Zusammenhänge zwischen Analogsignal U(t), Bitfolge Xund Quantisierungsfehler bzw. -rauschen bereitet Probleme, da i.a. U(t) unbekannt ist. Es kann abereine Abschätzung der Fehlergrößen im Vergleich zur Signalgröße erfolgen (S/R-Verhältnis). Dazu wird im weiteren vereinfachend angenommen, daß die nichtlinearen Änderungen von U(t) imZeitintervall n . ∆t vernachlässigt werden können und die einzelnen Rauschbeiträge ek voneinanderunabhängig bzw. unkorreliert und identisch gleichverteilt sind. Sie haben dann innerhalb einesAusgangswortes den gleichen Erwartungswert e und die quadratischen Effektivwerte der einzelnenRauschquellen ek können addiert werden ( ). R

2=

k=1

nek

2

Für einen Σ-∆-Modulator 1. Ordnung nach Bild 5.20 gilt für ∆t = τ + α

X = 1n j=1

nXj = U(n. t) − en − e0

n (1 + t ) mit U(n. t) = 1n . t ¶

t0

t0 +n. tU(t)dt

mit der Identität für den Quantisierungsfehler bzw. das Quantisierungsrauschen

.en − e0n =

j=1

n (ej − ej−1 )n


Einfache MittelwertbildungUnter den o.g. Voraussetzungen gilt bei einfacher Mittelwertbildung für den mittleren Fehler bzw.die Streuung des Mittelwertes (bei α = 0)X

.X2 = 2 en − e0

n = E(en − e0 )2

n2 = 1n2 E (en − e0 )2 = 1

n2 (en2 + e0

2 ) = 2 e2

n2

Für die gesuchte Ausgangsgröße erhalten wir damit .U(n. t) − 1n j=1

nXj = ! 2 e

n

Erfolgt die Abschätzung mit dem zweiten Teilausdruck o.g. Identität, so ergibt sich

.X2 = 2 1

n j=1

n(ej − ej−1 ) = 1

n22

j=1

n(ej − ej−1 ) = 2 n. e2

n2 = 2 e2

n

Diese Form des mittleren Fehlers eines Mittelwertes wird in der Fehler- und Ausgleichs-rechnung oft verwendet.

Gleitende MittelwertbildungBei gleitender Mittelwertbildung erhalten wir für den mittleren Fehler des Mittelwertes einerInterpolationsgruppe bzw. für den mittleren Fehler des Mittelwertes eines Ausgangswortes aus nAbtastwerten X1, ..., Xn (Fehlerfortpflanzungsgesetz)

.Sk

2 = 2 e2

m2 bzw. S2 = k=m

n

Sk

2

(n + 1 − m)2 = 2 . e2

m2 (n + 1 − m)

Für den mittleren Rauschanteil einer Interpolationsgruppe Sk von m Abtastwerten RSk = ek − ek−mm

(einfache Mittelwertbildung) und damit für die Streuung des Mittelwertes folgtS

S2 = 2 1

m . (n + 1 − m) k=m

n(ek − ek−m) = 1

m2 . (n + 1 − m)22

k=m

n(ek − ek−m)

.=

2 m. e2

m2 (n + 1 − m)2 = 2. e2

m. (n + 1 − m)2 fur m [ n + 12

2 (n + 1 − m) . e2

m2 (n + 1 − m)2 = 2. e2

m2 (n + 1 − m) fur m m n + 12

Für die gesuchte Ausgangsgröße gilt damit

.U(n. t) = 1m .(n + 1 − m) m

j=m

n+1−mXj +

j=1

m−1j . (Xj + Xn+1−j) !

2 . e( n + 1 − m) . m fur m [ n + 1

2

2 . em. n + 1 − m

fur m m n + 12

grob fein

Der Rauschreduktionsfaktor F ist ein Maß für die Reduktion der mittleren Rauschleistung

.F = e2

R2 =

Rauschleistung eines quantisierten Abtastwertes im Zeitintervall tRauschleistung eines Ausgangswortes im Zeitintervall n. t

Bei gleitender Mittelwertbildung wird der durch die Quantisierung bewirkte mittlere Fehlerdes Mittelwertes von n Abtastwerten gegenüber einfacher Mittelwertbildung reduziert.


Gewichtetes MittelEine andere Ableitung zur Berechnung der Streuung gelingt mit Hilfe des gewichteten Mittels

.M = 1W j=1

nwjU( tj ) − 1

W j=1

nwj ej − ej−1 (1 + )

Hier beschreibt der Ausdruck das Quantisierungsrauschen. R = − 1W j=1

nwj(ej − ej−1) (1 + )

Für den mittleren Fehler (Streuung) von erhalten wir .MM2 = 2 e2

n . 1W bzw. F& = 1

2. n . W

Für wj = min [ j, m, (n +1- m)] folgt W = m . (n + 1 - m) und damit für die gesuchte Ausgangsgröße

.U&(n. t) = 1

m. (n + 1 − m) j=1

nwj Xj !

2 . en. m. (n + 1 − m)

Mit zwei zusätzlichen Gewichtsfaktoren w0 und wn+1, die beide Null gesetzt werden, kann man denAusdruck für den Rauschanteil umformenR

.R = − 1W j=1

nwj(ej − ej−1) = + 1

W j=1

n+1(wj − wj−1)e j−1 mit w0 = wn+1

!= 0

Für die mittlere Rauschleistung eines Ausgangswortes bzw. den Rauschreduktionsfaktor F gilt nunbei unabhängigen Rauschquellen ek wegen E(ek ) = e

.R2

= e2

W2 j=1

n+1wj

2= e2

F mit F = W2

j=1

n+1wj

2

Für den Rauschreduktionsfaktor F bei gewichtetem Mittel erhalten wir

.F =

W2

2 m = 12

. m . (n + 1 − m)2 fur m [ n + 12

W2

2 (n + 1 − m) = 12

. m2 . (n + 1 − m) fur m m n + 12

Das ist erwartungsgemäß das gleiche Ergebnis wie bei gleitender Mittelwertbildung.

Tafel 5.1 zeigt spezielle Werte für den Rauschreduktionsfaktor F und die Auflösung A beiverschiedenen Werten von m in Abhängigkeit von n.

einfacher Mittelwert n12 n2- n

Trapezwichtung, max. Rauschunterdrückung

2 n + 13

22. n + 1

33-2 n + 1

3

Dreieckwichtung, max. Auflösung

n + 12

212

n + 12

3n + 12

Trapezwichtung, max. Rauschunterdrückung

2 n + 13

2-2. n + 13

3n + 13

einfacher Mittelwert n-12 n2 1

A = m (n + 1 − m)F2 =m2 (n + 1 − m)

2F1 =m (n + 1 − m)2

2 m

BemerkungAuflösungRauschunterdrückung

Tafel 5.1: Zur Reduktion der Rauschleistung bei gleitender Mittelwertbildung


Anmerkung:Bei gewichteter Mittelwertbildung, also zweifacher Interpolation, gibt es theoretisch ein Maximumfür den Rauschreduktionsfaktor F bei konstantem n für parabolische Gewichtsfaktoren wj /16/:

.Fopt =n (n + 1)(n + 2)

12 bei wj =j (n + 1 − j)

n , 0 [ j [ n + 1

Die praktische Realisierung parabolischer Gewichtsfaktoren ist problematisch, dagegen isteine Dreieckswichtung relativ einfach mit Zähler und Akkumulator zu erreichen /4, 5/.

Der Rauschunterdrückungsfaktor F liegt bei Dreieckswichtung nur um etwa 1,25 dB unterdiesem optimalen Wert Fopt .

5.3.4 Analyse im Frequenzbereich

Eine Analyse des Σ−∆-Modulators im Frequenzbereich zeigt ebenfalls sehr deutlich seine grund-sätzliche Wirkungsweise und Funktion für die AD-Wandlung. Vereinfachend wird hier ein linearesModell nach Bild 5.22 angesetzt. Der Integrator wird dazu als analoges Filter mit der Übertragungsfunktion H(f), der Komparator alsVerstärkerstufe g, das nichtlineare Quantisierungsrauschsignal e als externe Quelle e modelliert.

Analog Filter g X = YDigitalOutput

UAnalogInput

H ( f )

e

+

-Σ Σ

Bild 5.22: Linearisiertes Modell für einen Σ−∆-Modulator im Frequenzbereich

Die Analyse des Modells liefert für mit das digitale AusgangssignalH ( f ) = 1pT i 1

f p = j = j .2. .f

X(p) im Frequenzbereich (T - Integrationszeitkonstante):

.X(p) = 11 + pT & U(p) +

pT &

1 + pT & e(p) mit T & = Tg

Analogsignal U und Rauschsignal e werden völlig unterschiedlich gewichtet. Das analoge Filter,hier der Integrator, hat Tiefpaßeinfluß auf das analoge Eingangssignal U und Hochpaßeinfluß aufdas Quantisierungsrauschen e. Man nennt das auch Rauschformung (noise shaping).

Bei entsprechender Auslegung der Rauschformung wird das Quantisierungsrauschen aus demSignalfrequenzband gedrängt und kann durch ein Digitalfilter ausgefiltert werden.

Bei der Simulation von Σ−∆-Modulatoren mit analogen Integratoren muß die Integration numerischgelöst werden. Dazu wird meist eine Z-Transformation der Übertragungsfunktion des Modulatorsvorgenommen. Andererseits werden in der Literatur auch Realisierungen von Modulatoren mit zeitdiskretenIntegratoren (Verzögerungsglieder) angegeben, deren Übertragungsverhalten sich unmittelbar imZ-Bereich beschreiben läßt. Eine genauere Betrachtung erfolgt in Abschnitt 8; hier werden dieErgebnisse für Modulatoren 1. Ordnung nur zusammenfassend angegeben.


Modulatoren mit analogen IntegratorenFür einen Σ−∆-Modulator 1.Ordnung mit Analogintegrator erhalten wir

mit x = p∆t, p = jω, .yk = uk − a . x . Vk = uk − a . (Vk − Vk−1) a = t

Wegen yk = Vk + Ek folgt daraus

yk(1 + a . x) = uk + a . x . Ek = uk + a . (Ek − Ek−1)bzw.

.Y(k . t) = U(k . t) + a . (Ek − E0) − (yk − y0)k

ist dabei der zeitliche Mittelwert der Größe A(t) im Intervall ∆t, ist entsprechendAk A(k . t)der Mittelwert von A(t) im Intervall k . ∆t.

Modulatoren mit diskreten IntegratorenFür diskrete Integratoren gibt es verschiedene Darstellungen im Z-Bereich. Im einfachsten Fallekönnen diskrete Verzögerungsglieder mit der Übertragungsfunktion H(z) = z-1 eingesetzt werden.Meist aber werden Verzögerungsglieder mit Speicherverhalten mit verwendet. Für einenH(z) = 1

z − 1Modulator 1. Ordnung erhalten wir dann für a = 1:

.z . Y(z) = U(z) + (z − 1) . E(z)

Für a = 1 und z:= 1+x sind beide Darstellungen äquivalent.

Für eine genauere Darstellung ist zu beachten, daß eine Verschiebung eines Abtastwertes yk um nZeittakte im Z-Bereich durch zn yk , im analogen Bereich eine solche Verschiebung aber durch yk

. enx

beschrieben wird. Ansonsten können weitgehend gleiche Strukturen für Modulatoren mit analogenbzw. diskreten Integratoren verwendet werden. Kritisch ist die Stabilität der Systeme zu beurteilen,da stabile Strukturen mit diskreten Integratoren instabil werden können, wenn sie mit analogenIntegratoren realisiert werden und umgekehrt. Das gilt insbesondere für Modulatoren höhererOrdnung

Von den numerischen Integrationsverfahren bildet allein die Trapezregel die linke p-Halbebene aufdas gesamte Innere des Einheitskreises der Z-Ebene ab /28/. Die Trapezregel wird deshalb auch alsbilineare Transformation bezeichnet ( ). p = A z − 1

z + 1 , z =A + pA − p

5.3.5 Überabtastung

Da das analoge Eingangssignal einen beliebigen Wert im zulässigen Bereich annehmen kann, dasdigitale Ausgangssignal aber quantisiert ist, muß stets mit einer Abweichung von zwischen! 1

2 LSBdem aktuellen Wert des Eingangssignals und dem Wert des digitalen Ausgangssignals gerechnetwerden (Quantisierungsfehler).

Bei Abtastsystemen mit Frequenzsignalen wird anstelle des Kennwertes Quantisierungsfehlermeist der dynamische Kennwert Quantisierungsrauschen verwendet.


Überabtastung bei konstantem EingangssignalWird von einem idealen ADU eine konstante Eingangsgröße mehrfach gewandelt, so entstehtimmer das gleiche Ausgangssignal, dessen Auflösung durch den Quantisierungsfehler begrenzt ist.Überlagert man dem konstanten Eingangssignal dagegen eine mittelwertfreie Wechselgröße, nimmteine große Anzahl von Abtastwerten und bildet daraus den Mittelwert, so kann die Eingangsgrößemit einer viel höheren Auflösung gemessen werden, als sie der ADU liefert (vgl. Abschnitt 3.8). Die überlagerte Wechselgröße kann ein Sinus-, Dreieck- oder Rauschsignal sein, deren Frequenznicht korreliert ist mit der Abtastfrequenz. Ein Rechtecksignal muß deshalb ausgeschlossen werden.Σ−∆-Wandler erzeugen ihr eigenes Dithersignal und benötigen daher kein externes Wechselsignal.Die Art des überlagerten Signals beeinflußt die effektiv erreichbare Auflösung. Wesentlich ist andieser Stelle, daß für eine Erhöhung der Auflösung um je ein Bit die Anzahl der Abtastungen, alsodie Abtastfrequenz, jeweils verdoppelt werden muß.

Überabtastung bei dynamischen EingangsgrößenIn traditionellen ADU ist das Quantisierungsrauschen stark konzentriert im Bereich , in dem! 1

2 LSBsich das digitale Signal nicht ändert (Bild 5.23 a). Ein idealer n-Bit-Sampling-AD-Umsetzer dagegen hat im Frequenzbereich 0 ... (Nyquist-Band,1

2 fSBild 5.23 b) und darüber hinaus ein gleichverteiltes Quantisierungsrauschen. Die Amplitude |ur | desQuantisierungsrauschens (weißes Rauschen) ist proportional zur Auflösung (LSB) und umgekehrtproportional zur Abtastfrequenz fS ( ).ur = 1 LSB

12 . fS

P (U)

U f

|U|

12 f S

1 LSB 1 1 LSB

a) Wahrscheinlichkeitsdichte b) Spektralverteilung

Sf12 +Sf1

2 - Sf12 + Sf1

2 -

Bild 5.23: Charakteristik des Quantisierungsrauschens

Der klassische Weg zur Verbesserung des Signal-/Rauschverhältnisses ist der Einsatz von ADU mithöherer Auflösung. Nach den letzten Betrachtungen läßt sich die spektrale Rauschamplitude aberauch dann drastisch reduzieren, wenn die Abtastfrequenz fS entsprechend erhöht wird.

Ist der gegebene n-Bit-ADU nicht ideal und damit sein Rauschen größer als das theoretischminimale Quantisierungsrauschen, dann ist die effektive Auflösung dieses Wandlers kleiner als nBit. Die effektive Auflösung (Effective Number of Bits - ENOB) wird definiert durch den Ausdruck

.ENOB =S/R (in dB) − 1, 76 dB

6, 02 dB

Bei Vergrößerung des S/R-Verhältnisses um je 6 dB erhöht sich die aktuelle Auflösung einesAD-Umsetzers um ein Bit.

Überabtastung ist somit ein Mittel zur Erhöhung der Auflösung von AD-Wandlern, es bestehtein enger Zusammenhang zum Quantisierungsfehler bzw. zum Quantisierungsrauschen.


5.3.6 Digitale Filterung und Decimation

Je höher die Abtastfrequenz fS gewählt wird, desto kleiner wird die spektrale Rauschamplitude, dasich die konstante Rauschleistung über ein größeres Frequenzband verteilt.

Wird dem Modulator ein digitales Tiefpaßfilter nachgeschaltet, so kann ein beträchtlicher Teil desQuantisierungsrauschens herausgefiltert werden, ohne das Nutzsignal zu beeinflussen (Bild 5.24).

Die effektive Anzahl von Bits, also die Auflösung, wird vergrößert. Man erreicht so einehochauflösende AD-Umsetzung unter Einsatz eines ADUs mit relativ geringer Auflösung.

f f

ff

dB

dB dB

dB|V| |V|

|V||V|of of

of

Sf Sf

Sfbf bf

12

12

12

Eingangsspektrum Ausgangsspektrum eines n-Bit-ADUs

Digitalfilter -Frequenzgang

Filterausgangsspektrum

Sf12

Bild 5.24: Filterung des Quantisierungsrauschens

Da durch das Ausgangsfilter die Bandbreite reduziert wird, kann die Datenrate des Ausgangssignalskleiner sein als die originale Abtastrate und trotzdem das Nyquistkriterium erfüllen. Dazu wird nurjedes m-te Ergebnis am Ausgang ausgegeben, während die anderen unterdrückt werden. DieserZusammenhang ist bekannt als Decimation um den Faktor m (Bild 5.25). Dabei kann m jeden Wert annehmen, solange die Abtastrate des Ausgangssignales größer bleibt alsdie zweifache Signalbandbreite. Die Abtastratenreduktion (Decimation) bewirkt keinen Verlust anInformation bzgl. des Eingangssignales.

12 f S2m fS

SignalspektrumFilterdurchlaßband

f Sf 1 1

mf S

|U|

Bild 5.25: Zur Decimation der Ausgangsrate


5.3.7 Rauschformung und Modulatoren höherer Ordnung

Wird zur Erhöhung der Auflösung nur die Überabtastung eingesetzt, so muß mit einer 2n - fachenAbtastfrequenz gearbeitet werden, um eine n-fache Auflösung zu erhalten.Durch sogenannte Rauschformung (noise shaping) kann man mit einer z. T. wesentlich geringerenAbtastrate arbeiten, um die gleiche Auflösung zu erreichen bzw. bei gegebener Abtastfrequenz dieAuflösung weiter zu erhöhen. Dabei wird durch die Rauschformung das Quantisierungsrauschenaus dem Signalfrequenzband herausgedrängt und kann durch ein Digitalfilter ausgefiltert werden.Diese Rauschformung wird durch den Σ−∆-Modulator realisiert (vgl. Bild 5.22).

Das Signal-/Rauschverhältnis und damit auch die Auflösung werden größer als es durch eineÜberabtastung allein erreicht würde.

Bei Einsatz von mehreren Integratoren und Summierstufen können Modulatoren höherer Ordnungralisiert werden (Bild 5.26). Mit ihnen kann die Rauschformung und damit letztlich wieder dieAuflösung weiter erhöht werden.

+Digitalfilter Decimator

1-Bit-DAU

UIN+

- -+

Taktrate m f S

X-

Modulator 2. Ordnung

Y

An Bit

V

τ τ1 2

Bild 5.26: Prinzipschaltung eines Σ−∆-Wandlers 2. Ordnung

Wir geben die Ergebnisse für Modulatoren höherer Ordnung an, ohne sie hier abzuleiten.

Modulatoren höherer Ordnung mit analogen IntegratorenFür den Modulator 2. Ordnung in Bild 5.26 erhalten wir die Übertragungsgleichung

yk(1 + a1x + a1a2x2) = uk + a1a2x2Ek

Dabei bedeuten: - Mittelwert der Größe A(t) im Abtastintervall ∆t = (tk -tk-1), k = 1,2,...A

, i =1, 2ai = it

x = p . ∆t, p = ddt

Wählen wir eine Bemessung der Zeitkonstanten τ = τ1 = 2τ2 , so erhalten wir

.yk(1 + a . x + a2x2

2 ) = uk + a2x2

2 Ek , a = t


Wählen wir gleiche Zeitkonstanten und führen dafür einen Gewichtsfaktor 2 in der Rückführungzum zweiten Integrator ein (Bild 5.26), so erhalten wir

yk(1 + a . x)2 = uk + a2x2Ek , a = t

Unter Beachtung der entsprechenden Bemessungskriterien für die Zeitkonstanten der Integratorenbzw. der Gewichtsfaktoren in den Rückführungen folgt allgemein für Modulatoren n-ter Ordnung:

yk(1 + a . x + a2x2

2 + ... +(ax)n

n! ) = uk +(ax)n

n! Ek , a = tbzw.

.yk(1 + a . x)n = uk + (a . x)n Ek , a = t

Modulatoren höherer Ordnung mit diskreten IntegratorenFür Modulatoren mit diskreten Integratoren gibt es eine große Vielfalt von Strukturen /27/. Imeinfachsten Falle haben wir eine Kettenschaltung von n gleichen Integratoren, gefolgt von einemgetakteten Komparator. Das Komparatorsignal wird über einen DA-Umsetzer gewichtet auf dieIntegratorstufen zurückgeführt. In diesem Falle erhalten wir im Z-Bereich

bzw. .zn Y(z) = U(z) + (z − 1)n E(z) Y(z) = z−n U(z) + (1 − z−1)n E(z)

Wird näherungsweise x = z - 1 gesetzt, das entspricht der Anwendung der Rechteckregel vorwärtsfür die numerische Integration, so sind die Strukturen mit gewichteten Rückführungen im x- undz-Bereich äquivalent. Damit sind auch die Kennwerte (S/R-Abstand, effektive Auflösung, ...) derSysteme äquivalent. Ein Nachteil für Echtzeitbetrieb ist die Verschiebung der Ausgangsgröße um nZeittakte. Im Falle verschiedener Zeitkonstanten ist eine gute Näherung für ex.fn(x) = 1 + x + ... + xn

n!Wir erhalten

yk+1 = uk +(ax)n

n! Ek + yk s = n+1

∞ (ax)s

s! , a = t

Bild 5.27 zeigt den Zusammenhang zwischen Überabtastung, Ordnung des Modulators und demerreichbaren Signal-/Rauschverhältnis.

Bei Erhöhung der Ordnung der Rauschformung ist zu beachten, daß Modulatoren höhererOrdnung instabil (übersteuert) werden können.

4 8 16 32 64 128

120

100

80

60

40

20

0

3. Ordnung (21 dB/Oktave)

2. Ordnung (15 dB/Oktave)1. Ordnung ( 9 dB/Oktave)

S/RdB

Überabtastverhältnis

Bild 5.27: Signal-/Rauschverhältnis S/R, Überabtastung und Modulatorordnung


6 Abtast - und Halte-Schaltungen

6.1 Allgemeine Grundlagen

Abtast- und Halteschaltungen (Sample-and-hold, S&H) sind Analogwertspeicher im Abtastbetrieb.Sie sollen von einem zeitkontinuierlichen Signal (meist eine Spannung) Abtastwerte, also diskreteStichproben, entnehmen und analog zwischenspeichern. Haupteinsatzfälle sind:

analoger Zwischenspeicher vor AD-Umsetzern, bei Puls-Amplitudenmodulation, bei automatischer Nullpunktkorrektur in Meßsystemen, als Deglitcher-Schaltung am Ausgang von DA-Umsetzern.

Eine S&H-Verstärkerschaltung hat zwei Betriebszustände: Sample und Hold. Im Sample-Modewird ein analoges Eingangssignal abgetastet und gleichzeitig an den Ausgang übertragen. Währenddes Hold-Modes (Haltephase) wird der letzte abgetastete Wert gehalten, bis der Eingang erneut inden Sample-Mode umschaltet. Die prinzipielle Arbeitsweise zeigt die Grundschaltung in Bild 6.1.

-

+ +

-A U

e U

S

H C

HoldSample Sample

A U

e USH

Eingangspuffer Ausgangspuffer

t aq t A

Bild 6.1: Grundschaltung einer S&H-Verstärkerschaltung

Im Abtastbereich (Sample) soll die Ausgangsspannung UA für jede Aussteuerung und Frequenz derEingangsspannung Ue folgen (Fehler kleiner ). ! 1

2 LSB

Im Haltebetrieb (Hold) soll der momentane Spannungswert Ue auf dem Haltekondensator CH füreine bestimmte Zeit möglichst fehlerfrei analog gespeichert werden (UA = UCH = Ue ).

In der Praxis gibt es verschiedene Fehlerfaktoren, die beim Aufbau und Einsatz von S&H-Stufenberücksichtigt werden müssen. Dabei wird zwischen Fehlern in den Betriebszuständen (Samplebzw. Hold) und bei den Übergängen zwischen diesen unterschieden. Je nach Anwendung haben dieeinzelnen Fehler verschiedene Auswirkungen.

Bei hohen Genauigkeitsanforderungen müssen i.a. alle Einflußfaktoren beachtet werden.

S&H-Schaltungen müssen mit der Genauigkeit von Präzisionsverstärkern und der Geschwindigkeitvon Hf-Verstärkern arbeiten. Deshalb sind neben den üblichen Angaben zu statischen Fehlern undEigenschaften von Verstärkerschaltungen wie Offset, Verstärkungsfehler, maximaler Eingangs-bereich, Gleichtaktunterdrückung usw. auch genaue Angaben zu den dynamischen Kennwertennotwendig. Aus diesen Kennwerten und den einzelnen Aufgaben der Funktionselemente ergebensich die spezifischen Anforderungen an die Bauelemente der Schaltung.

S&H-Schaltungen 75

6.2 Anforderungen an die Funktionselemente einer S&H-Schaltung

Der Eingangsverstärker arbeitet als schneller OPV-Spannungsfolger und liefert den Strom für eineschnelle Auf- bzw. Umladung des Speicherkondensators CH über den Analogschalter S mit demSteuersignal SH (Bild 6.1). Der Schalter S muß eine gute Ein-Ausschalt-Charakteristik besitzen.

Dabei wird seine Sperrfähigkeit bei hinreichend hohem Sperrwiderstand nur noch durch dieparallelliegende Schalter-Kapazität CS begrenzt. Diese bildet mit dem Haltekondensator CH in erster Näherung einen kapazitiven Spannungsteiler (Forderung: CS << CH ).

Der Ausgangsverstärker entkoppelt den Haltekondensator von einer angeschalteten Last und stelltdie Ausgangsspannung UA niederohmig zur Verfügung. Dazu muß der Eingangswiderstand diesesVerstärkers entsprechend groß sein, damit während der Haltephase der Haltekondensator CH nichtunzulässig entladen wird. Die Wahl des Haltekondensators CH ist aus verschiedenen Gründenproblematisch:

Ein kleiner Wert für CH verbessert die Einschwingzeit, führt aber gleichzeitig zu Verlust anGenauigkeit (Hold Step, Drooprate).

Ein großer Wert von CH verschlechtert andererseits die dynamischen Kennwerte (Bandbreite,Anstiegs- und Erfassungszeit) und führt bei Wechselspannungssignalen durch Umladeströmedes Kondensators zu größerer Leistungsaufnahme. Das kann thermische Fehler hervorrufen.

Außerdem gibt bei verschiedenen handelsüblichen Kondensatortypen das Dielelektrikum nacheinem Lade-/Entladezyklus nicht seine gesamte gespeicherte Energie wieder ab (dielektrischeAbsorption). Es kommt zu einem Gedächtniseffekt, d.h. eine neu gespeicherte Spannung wird stetsin Richtung der vorher gespeicherten Spannung des Kondensators geändert. Das kann mit demSchäffer`schen Ersatzschaltbild einer Kapazität modelliert werden. Nach einer gewissen Haltezeitentsteht ein Fehler bei der gespeicherten Spannung. Geeignete Materialien für Haltekondensatorensind u.a. Polysterene bis +70 °C, Polypropylene bis +85 °C, Polycarbonate, Teflon bis 125 °C.

Mylar- bzw. keramische Kondensatoren sind wegen ihrer dielektrischen und dynamischenVerluste nicht als Haltekondensator geeignet.

Um Leckströme über den Oberflächen- und Innenwiderstand der gedruckten Schaltung (Leiterkarte)zu minimieren, wird von Herstellern empfohlen, den Anschluß des Haltekondensators mit einemGuard-Ring abzuschirmen, der auf Ausgangspotential gelegt wird (Bild 6.2).

H C

U+

CASE

U -

IN -

IN+

SH

GND

OUT

OUT-

S

1

2

3

4

5

6

7 8

9

10

11

12

13

14

+ -

- +

OUT

NC

U -

OFF 2

OFF 1

IN+

IN -

CASE

U+

NC

HOLD CAP

NC

GND

S/H-CONTROL

AD 583Potential

Bild 6.2: Pinout und Guard Ring Layout für S&H-Verstärker AD 583 (Quelle: Analog Devices)

76 S&H-Schaltungen

6.3 Kennwerte einer Abtast-Halte-Schaltung6.3.1 Erfassungszeit

Nach dem Wechsel des Steuersignals von Hold auf Sample muß die Schaltung das Eingangssignalneu erfassen. Der Haltekondensator muß nachgeladen werden und die Spannung UA am Ausgang ineinen stationären Zustand einschwingen (Fehlerband z. B. 0,01 %).

Ein großer Teil dieser Erfassungszeit wird durch die Anstiegszeit des Eingangssignals bestimmt,besonders bei großen Differenzen zwischen dem alten und dem neuen Wert, also bei sehr schnellenSignaländerungen bzw. bei Multiplexer-Betrieb.

Nach der eigentlichen Signalerfassung tritt typisch noch ein Überschwingen auf (Transientenzeit),bevor die Ausgangsspannung UA innerhalb des geforderten Toleranzbandes ± 0,5 LSB einschwingt.Der Maximalwert dieser Zeit wird als Erfassungszeit tE bzw. Acquisition time taq bezeichnet undals Kennwert der S&H-Schaltkreise angegeben (Bild 6.3).

Die Erfassungszeit tE ist ein wichtiger Kennwert für den Übergang vom Haltebetrieb in denAbtastzustand. Sie bestimmt fast ausschließlich, wie schnell eine S&H-Schaltung in einemAD-Wandlersystem betrieben werden kann.

Die Erfassungszeit ist abhängig von vielen Einflußgrößen, z. B.

Stromergiebigkeit der Schaltung zum Umladen des Haltekondensators CH __> Supercharger, Wert des Haltekondensators CH , definierter Fehlergrenze (z. B. 0,1 bzw. 0,01%), Größe des maximalen Ausgangsspannungssprungs (meist auf 10 V-Sprung bezogen), Schaltverzögerung des Analogschalters.

LSB -

t

U

0t rt t

+ 12

A

10%

50%

100%

U maxÜberschwingen

Toleranzband

E

Eingangssignal

Bild 6.3: Zur Definition der Erfassungszeit bei S&H-Schaltungen

S&H-Schaltungen 77

6.3.2 Öffnungszeit (Aperture time)

Beim Übergang in den Halte-Betrieb wird der Haltekondensator vom Eingang abgetrennt und dieAnalogspannung gespeichert. Für diesen Vorgang wird der Kennwert Öffnungs- bzw. Aperturzeit tA

verwendet. Er ist definiert als die Zeit tA, die zwischen Anlegen des Haltebefehls und dem Öffnendes Analogschalters vergeht (Bild 6.4).

Ändert sich die Eingangsspannung Ue (t) in dieser Zeit, so entsteht ein Fehler bei der Bestimmungder Spannung am Haltekondensator CH . Der daraus resultierende Fehler in der Ausgangsspannungder S&H-Schaltung ist genau so groß, wie die Änderung der Eingangsspannung während dieserÖffnungszeit (typisch 100 ns ... µs).

Wichtig für die meisten Anwendungen ist, daß die Öffnungszeit tA nur die Geschwindigkeit,aber nicht die Genauigkeit der Signalabtastung beeinflußt. Sie erscheint in ihrer Wirkung so,als ob das Signal gegenüber dem Ende des Hold-Kommandos verzögert abgetastet wird. Mankann den Einfluß dieser Verzögerung durch Steuerung des zeitlichen Ablaufs des internenHold-Befehls kompensieren.

tatsächlich gespeicherte Spannung

Idealwert der Haltespannung

Jitter der Haltespannung

Sample Hold

tA

tA t - Öffnungszeit (aperture time)At - AperturunsicherheitA

S&H-Schalterist geöffnetS&H-Befehl

interner

Eingangs-spannung

Bild 6.4: Fehler beim Übergang von Abtasten auf Halten

Großen Einfluß auf die erreichbare Genauigkeit bei der Signalerfassung haben Schwankungen ∆tA

dieser Öffnungszeit tA bei aufeinanderfolgenden Wechseln der Betriebsart. Bei einer Änderung desEingangssignales von 1 V/µs und ∆tA = 10 ns entsteht bereits eine Unsicherheit von ±10 mV bei derBestimmung der Eingangsspannung.

Die maximale Abweichung der Öffnungszeit wird Unsicherheit ∆tA der Öffnungszeit genannt undals Kennwert angegeben (Aperturunsicherheit, aperture jitter).

Sie bestimmt die eigentliche Grenze für SH-Abtastfehler bzw. die erreichbare Genauigkeit.Bei schnellen Signaländerungen führt diese Zeit ggf. zu einem beträchtlichen Fehler bei derBestimmung der Eingangsspannung (Bild 6.4).

Beispiel: Ein 5 kHz-Signal ändert sich in ca. 16 ns um 0,05 % (10-bit-Genauigkeit).

78 S&H-Schaltungen

Bild 6.5 zeigt zusammenfassend den zeitlichen Ablauf des SH-Vorganges und Definitionen derverschiedenen zeitlichen Kenngrößen.

Abtastmode: Haltmode: t1 - interner Abtast-Befehl (Sample) t3 - interner Halte-Befehl (Hold) t2 - Zugriff abgeschlossen t4 - t3 = tA min - minimale Öffnungszeit (aperture time) t2 - t1 = tE - Erfassungszeit (acquisition time) t4 - t3 = tA min - minimale Öffnungszeit (aperture time)

t5 - t3 = tA max - maximale Öffnungszeitt5 - t4 = ∆tA - Aperturunsicherheit (aperture jitter)

Ue U

A U = U

tt1 t2 t3 t4 t5

alter Wert

Folgen

A min t

A max t

A t

Sample

Erfassungszeit

Hold

e

∆

∆

U

Bild 6.5: Zeitlicher Ablauf des SH-Vorganges

6.3.3 Driftrate

Mit dem Kennwert Driftrate (Droop rate) wird die maximal zulässige Änderungsgeschwindigkeitder Ausgangsspannung UA im Haltebetrieb beschrieben. Bei idealer Driftrate DR = 0 bleibt diegespeicherte Ladung beliebig lange fehlerfrei erhalten. Leck- und Biasströme entladen aber denHaltekondensator (Leckströme steigen mit der Temperatur). Der Wert von CH sollte möglichst großsein, da bei gegebenem Strom IDr die Entladung entsprechend langsamer erfolgt. Es gilt

.DR = UT = IDr

CHin nA

nF = Vs

Im Datenblatt wird die Driftrate DR1 für einen speziellen Wert CH1 des Haltekondensatorsangegeben. Für einen anderen CH - Wert gilt dann

.CH2 = DR1DR2

CH1

Wichtig ist, daß die Driftrate DR über den gesamten Temperaturbereich betrachtet wird. So entstehtz. B. bei FET-Ausgangsverstärkern bei einer Temperaturerhöhung um ca. 10 °K bereits eineVerdoppelung der Driftrate DR.

S&H-Schaltungen 79

6.3.4 S/H-Offset

Unter S/H-Offset werden verschiedene Fehler von S&H-Schaltungen zusammengefaßt (Hold step,Charge transfer, Zero scale error). Beim Wechsel des Steuersignals von Sample auf Hold tritt amAusgang ein Spannungssprung auf (Hold step). Ursache dafür ist eine Kopplung diesesUASH-Steuersignals über Streukapazitäten und die interne Analogschalter-Kapazität auf denHaltekondensator CH . Dieser Hold-Step bleibt auch nach Abgleich im Abtastbetrieb als Offsetfehlerwirksam.

Für verschiedene Werte von CH können mit Hilfe der Kenngröße Charge transfer die Werte desentsprechenden Offsetfehlers bzw. für den Hold-Step ermittelt werden

.Hold step [mV] =Ch arg e transfer

CH

[pC][nF]

Zur Ermittlung der Kenngröße Zero scale error wird der Eingang auf 0 V (AGND) gelegt undanschließend das Steuersignal SH auf Halten geschaltet.

Die Spannungsabweichung von Null am Ausgang für Ue = 0 wird Zero scale error genannt.Dieser Wert schließt Offsetspannung und Hold-Step ein.

6.3.5 Übersprechen

Der Parameter Übersprechen (Feedthrough) gibt für den Haltebetrieb an, wie stark eine am Einganganliegende Wechselspannung bzw. Spannungsänderung auf den Ausgang übergreift (Bild 6.6).

Ursache für diesen unerwünschten Effekt sind vor allem interne Streukapazitäten (CF ). Dieder Ausgangsspannung überlagerten Fehleramplituden sind proportional zum Verhältnis ausden Werten der Streukapazitäten und des Haltekondensators ( ).CF

CH

Dieser Parameter ist wichtig, wenn vor der S&H-Schaltung ein Multiplexer angeordnet ist, derwährend des Halte-Zustandes auf hohe Pegelwerte umschaltet und so Übersprechfehler hervorrufenkann.

Eingangssignal

Ausgangssignalreal (mit Übersprechen)

ideal

Eingang/Ausgang

Sample

Hold

Bild 6.6: Zum Fehler infolge Übersprechen bei S&H-Schaltungen

80 S&H-Schaltungen

6.3.6 Statische Kennwerte

Statische Kennwerte wie Offsetspannung, Spannungsverstärkung, Verstärkungsnichtlinearität u.a.entsprechen in ihrer Bedeutung weitgehend den bekannten Kenngrößen der OPV-Technik undwerden hier nur kurz diskutiert.

OffsetDiese Gleichspannungsverschiebung zwischen Eingang und Ausgang (bei Ue = 0) kann manuelloder auch automatisch abgeglichen werden. Problematisch kann ggf. die temperaturabhängigeOffset-Drift eines S&H-Verstärkers sein; moderne Systeme arbeiten deshalb mit automatischemNullpunkt-Abgleichzyklus (Bild 6.7).

Verstärkungs-NichtlinearitätSie ist ein sehr kritischer Fehler beim Einsatz von S&H-Schaltungen sein, da sie nicht kompensiertwerden kann. Der größte Beitrag zu diesem Fehler wird bei nichtinvertierenden bzw. Differenz-Verstärkern mitOPV typisch von der Gleichtaktunterdrückung des Verstärkers bewirkt. Man kann dabei dieNichtlinearität aus dem reziproken Wert der Gleichtaktunterdrückung (CMRR) grob abschätzen.Beispiel: 80 dB CMRR __> NL = 0,01 %. Bei invertierender Schaltung entfällt dieser Fehleranteil,dafür bewirken hier die Toleranzen der zur Verstärkungseinstellung notwendigen Widerständeentsprechende Fehler.

Um die geforderten Kennwerte einzuhalten, muß die Nichtlinearität der S&H-Schaltungwesentlich kleiner als die des Gesamtsystems sein. Als Richtwert gilt NLSH < 0,1 LSB.

Sind kleine Eingangsspannungen zu erfassen, so kann die Grundschaltung aus Bild 6.1 erweitertwerden (Bild 6.7 b). Man erhält einen Verstärkungsfaktor V > 1. Die "Überallesgegenkopplung"erzeugt nur einen sehr kleinen dynamischen Amlitudenfehler ε der Verstärkerschaltung. Es gilt

.Ua = (1 + R2R1

) Ue1

1 + mit = (1 + R2R1

) 1F01F02

<< 1

Darin sind F01 , F02 die frequenzabhängigen Leerlaufverstärkungen der OPV des S&H-Verstärkers.

+

-

eU

Zero

SH

aU

SH

UeUa

RL

R2

R1

CH CH

a) automatischer Nullpunkt-Abgleich b) S&H-Glied mit Verstärkung V > 1

Bild 6.7: Modifizierte Schaltungen mit S&H-Verstärkern (Quelle: Analog Devices)

S&H-Schaltungen 81

6.4 Anwendungsbeispiel

Der Aufbau eines Signalerfassungssystems mit S&H-Schaltungen und/oder AD-Umsetzern ist nichtunproblematisch. Insbesondere ist auch auf eine korrekte Verdrahtung von Betriebsspannungs- undMasseleitungen zu achten (Stern). Der Bezugspunkt AGND für die analogen Größen sollte nur aneinem Punkt mit der digitalen Masse DGND verschaltet werden. Betriebsspannung und Massesollten über Kondensatoren gut abgeblockt werden. Es wird eine Parallelschaltung von je einemTantalkondensator (> 4,7 µF) und einem Scheiben-Keramikkondensator (> 100 nF) verwendet.

Bild 6.8 zeigt ein Anwendungsbeispiel für eine S&H-Schaltung mit dem 12-Bit-ADU AD574A.

11 7 1 2 6 8 10

13

12

9 3 4 15

27::16

+15 V

-15 V

100k

100

100k

100

- +

9 10 8 12 13 11

&

+ -

10k 10k100p

-US

+US

zu -USAD585

U RefAGND

Gain

Offset

Convert

min. 350 ns

+15 V +5 V

-15 V

12-Bit-DatenTristate

Statusmax. 35 µs

14

AD 574A28 5U (0... +10V)e

AD 585

7404

AGND DGND

CC

C

14

1 2 3 4 5 6 7

Bild 6.8: S&H-Schaltung mit AD-Umsetzer (Anwendungsbeispiel)

Für die maximale Durchsatzzeit T dieses 12-Bit-AD-SH-Systems wird angegeben:

T = TU + tA + taq = 35 µs + 35 ns + 3 µs = 38,035 µs.

Daraus folgt die Zyklusfrequenz für eine einzige Abtastung zu f = 26,29 kHz. Zur Einhaltung desAbtasttheorems muß diese Frequenz mindestens noch einmal halbiert werden, praktische Werte derWiederholrate für die Abtastung sind noch wesentlich kleiner.

82 S&H-Schaltungen

7. Schaltkreise zur AD-Umsetzung

Die verschiedenen AD-Umsetzverfahren mit ihren spezifischen Eigenschaften, die relativ großeZahl von Kennwerten zur Beschreibung dieser Umsetzer, die Herstellungstechnologien und dieunterschiedlichsten Anwenderforderungen haben bereits bis heute zur Entwicklung einer sehrgroßen Anzahl von Schaltkreisen zur AD-Umsetzung geführt. Und die sehr Trend hält an; es istdeshalb unmöglich, einen aktuellen Stand anzugeben.Trotdem werden nachfolgend in tabellarischer Form Schaltkreise zur AD-Umsetzung angegeben.Diese Angaben können helfen, bei der Auswahl eines Schaltkreises für eine konkrete Anwendungeinen Ansatz zu finden, können aber eine detaillierte und tiefergehende Recherche nicht ersetzen.

7.1 Schaltkreise zur AD-Umsetzung

7.1.1 Parallel-Wandler

Mit AD-Wandlern nach dem Parallelverfahren (Flash-ADU) werden die kürzesten Umsetzzeitenaller AD-Umsetzungsverfahren erreicht. Allerdings benötigen sie auch den größten Aufwand ananalogen Präzisionselementen (Preis). Infolge Nichtlinearitäten der Bau- und Funktionselementesind gegenwärtig nur Parallel-ADU mit Auflösungen bis 10 Bit realisierbar.

Beispiele:8-Bit-CMOS-ADU Bt 218 von Brooktree mit 30 MHz Abtastfrequenz und Ausgangsregister,

für Videosignale und Infrarot-Signalverarbeitung,2-Kanal-ADU AD 9058 von Analog Devices, 50 MHz Abtastfrequenz, interne Referenz,

enthält zwei angepaßte 8-Bit-Flash-ADU auf einem Chip (Gleichlauf),für Speicheroszilloskope, digitale Transientenrecorder, Radaranwendungen.

8-Bit-ADU MN 5901 von Micro Networks mit 100 MHz Abtastfrequenz, monolithisch8-Bit-CMOS-ADU MP 76L90 von Micro Power Systems mit Abtastfrequenzen 1 kHz ... 5 MHz,

mit 3 V-Versorgungsspannung, für Batteriebetrieb.

7.2 Zweistufen-Wandler (Half-Flash-ADU)

Das analoge Eingangssignal wird von diesen AD-Umsetzern in zwei Wandlerschritten umgesetzt.Der Vorteil gegenüber Parallelwandlern ist der geringere Bedarf an Präzisionselementen (Preis) unddie größere erreichbare Auflösung. Nachteilig ist, daß meist eine analoge S&H-Schaltung (oderauch THA - Track&Hold Amplifier) einzusetzen ist, um das Eingangssignal des ADU während dergesamten Umsetzzeit hinreichend konstant zu halten.

Haupteinsatzgebiet ist die Realisierung schneller und hochauflösender AD-Umsetzer. Meist wirdintern zusätzlich mit einer digitalen Fehlerkorrektur gearbeitet, um die Monotonie zu gewährleisten.

Beispiele: 8-Bit-ADS TMC 1175 von TRW, 30 MHz Abtastfrequenz, TTL-Ausgangsregister, 10-Bit-ADS SPT 814 von Signal Processing Technologies, 40 MHz Abtastfrequenz,12-Bit-ADS ADC 00310 von DDC, 5 MHz Abtastfrequenz, Tristate-Puffer, Hybridmodul,12-Bit-ADS CLC 936 von Comlinear, 20 MHz Abtastfrequenz, Ausgangsregister, 14-Bit-ADS ADS-942 von Datel, 20 MHz Abtastfrequenz, Tristate-Puffer, Hybridmodul,16-Bit-ADS ADC 4344 von Analogic, Modulbauform mit fA < 1 MHz, 6 seitig geschirmt.

Schaltkreise zur AD-Umsetzung 83

7.3 Stufen-ADU (sukzessive Approximation)

AD-Umsetzer nach dem Wägeverfahren mit Auflösungen von (12 ... 16) Bit werden technologischrecht gut beherrscht und dominieren z. Z. bei allgemeinen Anwendungen. Ein wesentlicher Vorteildes Verfahrens ist die konstante Umsetzzeit, unabhängig vom Eingangssignal.

Nachteile dieser ADU sind:

Das Eingangssignal muß, wie bei allen Momentanwert-Umsetzern, während der Umsetzzeitkonstant bleiben; i.a. ist ein analoger S&H-Verstärker erforderlich.

Wird bei der Umsetzung langsamer Signale auf ein S&H-Glied verzichtet, so solltezumindest eine analoge Signalfilterung den Eingang vor höherfrequenten Störsignalenschützen.

Bei Übersteuerung des Eingangsbereiches wird immer der maximale Ausgabewert erzeugt. Gegenwärtig scheint eine technologische Grenze bei (16 - 18) - Bit Auflösung erreicht.

Beispiele: 8-Bit-ADU: AD 670 mit Instrumentationsverstärker, TU = 10 µs.10-Bit-ADU: fast völlig von 12-Bit-ADU verdrängt (Datenbusse sind typisch 8 oder 16 Bit breit).12-Bit-ADU: Standardtypen sind 574A, 674A, 774 mit TU = (8 . . . 25) µs.

7.4 Stufenwandler mit interner S&H-Verstärkerschaltung (ADS)

Zunehmend werden AD-Umsetzer auch mit internem S&H-Verstärker auf dem Markt angeboten.Sie sind vorwiegend für die AD-Umsetzung von frequenzabhängigen Signalen vorgesehen, wobeieine Weiterverarbeitung über Rechner und/oder Signalprozessoren erfolgt.

Anstelle der Umsetzzeit TU wird die Abtastfrequenz fA als Kennwert in kHz angegeben.

Diese ADU werden meist als Analog to Digital Sampling Converter (Kurzform ADS) bezeichnet.Moderne Schaltkreise enthalten neben dem S&H-Verstärker oft noch Zusatzfunktionen wie z. B.automatische Selbstkalibrierung (Null- und Endpunktfehler).

Ein ADS ist ein vollständig nach dynamischen Kriterien getesteter AD-Umsetzer; auch dieKopplung und Synchronisation mit dem S&H-Verstärker sind realisiert. Alle spezifiziertenKennwerte gelten für die Gesamtanordnung.

Beispiele:12-Bit ADS ADS 807/808 von Burr Brown, Hybridmodul / 100 kHz Abtastfrequenz,12-Bit-ADS MAX 190 von Maxim, CMOS / 75 kHz / 5V-Batteriebetrieb / Power-down,13-Bit-ADS ADC 1251 von National Semiconductor, CMOS / 83 kHz / Selbstkalibrierung,16-Bit-ADS MN 6400 von Micro Network, Hybridmodul / 50 kHz / Selbstkalibrierung.

84 Schaltkreise zur AD-Umsetzung

7.5 AD-Umsetzer mit integrierendem Verfahren

Die beiden wichtigsten Integrationsmethoden zur AD-Umsetzung sind das Zweiflanken-Verfahren(Dual-Slope) und Verfahren mit Ladungsmengenkompensation (Charge-Balancing, Mehrrampen,Sigma-Delta). Beide Methoden beruhen auf der Aufladung eines Kondensators mit dem analogenEingangssignal und der Entladung mit im zeitlichen Mittel zum Eingangssignal proportionalendiskreten Stromquanten. Die Integrationszeit wird meist so gewählt, daß die Störunterdrückung derintegrierenden Verfahren ausgenutzt werden kann.

Die Zeiten zur Aufladung des Kondensators liegen deshalb bei ganzzahligen Vielfachen von ms bzw. 20 ms. Typisch gilt TINT = 100 ms (enthält 50 Hz- und 60 Hz-Netzfrequenz).16 2

3

Bei ADU mit Ladungsmengenkompensation wird die analoge Eingangsgröße während dergesamten Meßzeit unterbrechungsfrei integriert. Man kann deshalb prinzipiell sehr lange messenund somit die Auflösung erhöhen. Der Grundbaustein dieser AD-Umsetzer ist ein Spannungs-/Frequenz-Umsetzer bzw. ein Analogmodulator. Diese liefern an ihrem Ausgang eine der Amplitudedes Eingangssignals im zeitlichen Mittel proportionale Impulsfolge. Die Information ist dabei inder Frequenz bzw. in der Impulshäufigkeit kodiert.

AD-Umsetzer nach dem Dual-Slope-VerfahrenDual-Slope-AD-Umsetzer werden als integrierte Schaltkreise mit Auflösungen von und 3 1

2 , 4 12 5 1

2

Digit angeboten. Sie werden vorwiegend in den verschiedensten Meßgeräten mit LED- oderLCD-Anzeige eingesetzt (Digitalvoltmeter). Wandler mit binärgestufter Auflösung (n-Bit) sind fürden Einsatz in analytischen Meßgeräten und Meßinstrumenten mit Rechnerkopplung vorteilhafter.Zur automatischen Reduktion der Nullpunkt-Fehler von Integrator und Komparator wird oft vor dereigentlichen AD-Umsetzung des Analogsignals eine Auto-Zero-Messung durchgeführt. Man sprichtdann auch von Mehrflanken-ADU (z. B. Quad-Slope). Bei extrem hohen Anforderungen an dieGenauigkeit werden auch noch Hybridmodule realisiert.

Beispiele: TL 500/501, ICL 7135, MAX 134.

Charge-balancing-ADUDie AD-Umsetzung nach dem Charge-balancing-Verfahren wird praktisch meist mit Hilfe vonU/f-Umsetzern und Zählern unter einer Rechnersteuerung realisiert. Die Vielfalt der angebotenenSchaltkreise nach diesem Verfahren ist im Vergleich zu Zweiflanken-ADU verblüffend klein.

Beispiel: AD7715 von Analog Devices;16-Bit-ADU mit seriellem 3-Draht-Interface

MehrrampenwandlerBekannt nach diesem Verfahren ist seit Jahren der 25-Bit-AD-Umsetzer ADC 5601 in Modulformmit seriellem MP-Interface (von verschiedenen Herstellern). Die Firma PREMA liefert sogar eine26-Bit-Version im kompakten DIL-Gehäuse (Einzelpreis 548 DM/1996).

Die hervorragenden Eigenschaften (25 Bit Auflösung, NL < 0, 0001%, TK = 0,5 ppm/K) werdendurch das patentierte PREMA-Mehrflankenverfahren bei allerdings sehr großer Meßzeit von 20 serreicht (24 Bit - 5 s, 22 Bit - 67 ms).


Sigma-Delta-ADU

Ein Analogmodulator (Integrator, Komparator, analoge Referenzspannung) wandelt das analogeEingangssignal in eine proportionale Pulsdichte, die durch ein Digitalfilter weiterverarbeitet wird(gleitende Mittelwertbildung, Bandbegrenzung, ...). Bei sehr langsamen Signalen werden mit diesenWandlern Auflösungen bis 24 Bit erreicht. Angebotene Schaltkreise enthalten zusätzlich einkomplettes Sensor-Interface.Wichtige Einsatzgebiete sind Temperatur-, Druck- und Kraftmessung sowie Anwendungen in derHeizungs-, Lüftungs- und Klimatechnik.

Beispiele:16-Bit-CMOS-ADU CS 5507 von Crystal mit 100 Hz Abtastfrequenz, seriellem MP-Interface und

1,5 mW Verlustleistung, AD 771x von Analog Devices mit programmierbarem Verstärker, Selbstkalibrierung, verschiedene

Sensor-Interfaces: AD 7710 für Waagen und Temperaturmeß-Anwendungen,

liefert Ausgangsstrom für Vergleichsstellen-Kompensation, AD 7711 für Meßanwendungen mit Widerstandsthermometern, ein differentieller und

ein unsymmetrischer Eingang, zwei integrierte Stromquellen für Drei- undVier-Leiter-Schaltungen

AD 7712 für Messungen in 4 ... 20 - mA - Stromschleifen, AD 7713 zur Erzeugung einer 5 V - Versorgungsspannung aus der Stromschleife, mit

4 mA werden der ADU, der Microcontroller und ggf. ein EEPROM versorgt(Stromaufnahme < 1 mA).

7.8 Datenerfassungsbausteine

Als Datenerfassungssysteme DAS (Data Acquisition Systems) werden Bausteine angeboten, dieneben dem AD- und/oder DA-Wandler eine ganze Reihe zusätzlicher Funktionen enthalten.

In der einfachsten Form besteht ein solcher DAS-Baustein aus einem analogen Multiplexerals Meßstellenumschalter, Eingangs-Pufferverstärker, einem S&H-Glied, einem AD- und ggf.DA-Umsetzer sowie einem Prozessor-Interface (Universalprozessor, Signalprozessor).

DAS sind komplexe Bausteine mit garantierten Kennwerten für das Gesamtsystem.

Beispiele:SDA 1812 Siemens: 12-Bit-CMOS-DAS, 4 Eingangskanäle, 100 kHz Abtastfrequenz,

für dezentrale ProzeßüberwachungSP 9488 Sipex: hybrides 16-Bit-DAS, 8/16 Eingangskanäle, fA < 50 kHz,

für automatische Meßsysteme und analoge PC-Interfaces,mit programmierbarem Verstärker;

AD 1341 Analog Devices: 12-Bit-DAS, 8/16 Eingangskanäle, fA < 150 kHz, Multiplexer,mit FIFO und schnellem Prozessor-Interface.

Bei Frequenz-/Spannnungswandlern werden Eingangsimpulse über einen Komparator in Pulse mithochgenauer Amplitude umgesetzt und anschließend integriert (Filter mit Mittelwertbildung). AmAusgang entsteht eine analoge Spannung proportional zur eingangsseitigen Impulsfrequenz (DAU).f/U-Wandler werden u.a. in der Kombination mit U/f-Wandlern eingesetzt, z. B. zur Übertragunganaloger Hochspannungspotentiale mittels Lichtleiter.


TTL600026025 TRW TDC 102025 Sipex SP 1080

ECL2700300 50 Honeywell HADC77600ECL280045 75 Analog Dev. AD9060TTL2800 45 60 Analog Dev. AD9020 10 bit

ECL2800120 30 TRW TDC 1049 9 bit

ECL2000120 50 TRW TDC 1025TTL50075 20 TRW TDC 1038ECL75001 500 Tektronix TKAD10CECL150025 300 Sony CXA 1176TTL39030 20 Sony CXA 1096TTL5603 50 Sipex SP 1078ECL130030 100 Siemens SDA8010

CMOS15030 15 RCA CA3318300 Plessey SP97608

ECL110035 110 Plessey SP97508TTL5002530 Plessey SP973T8

CMOS3505035 Micro Power MP76L90CMOS3505035 Micro Power MP7688CMOS30050 20 Micro Power MP7684A

UDD ≥ 3 V, CMOS ... 5 Micro Networks MN5901CMOS50050 20 IDT IDT75C48ECL320030 250 Honeywell HADC77300ECL160056 150 Honeywell HADC77100

für Video- u. Infrarot-Signalverarb.30 Brooktree Bt 218ECL110035 100 Datel ADC303 TTL36030 20 Datel ADC304

ECL-komp., 1:2 demultipl.Ausg.220017 300 Analog Dev. AD9038ECL, 2-stufige Dekodierlogik200019 200 Analog Dev. AD770

ECL75020 125 Analog Dev. AD9002TTL-Ausg., mit Eing.-verst. u. Ref.155016 100 Analog Dev. AD9011

2 angepaßte ADU, int. Referenz50 Analog Dev. Ad 9058TTL55016 35 Analog Dev. AD9048 8 bit

Besonderheiten/TechnologieVerlust-leistung

mW

CIN

pF

fmax

MHz

Hersteller Typ Auf- lösung

Tafel 1: ADU nach dem Parallelverfahren (Flash-Converter)


ADS 1, CMOS, serielles Interface0,1 Maxim MAX195

Modul60002 bit 0,4 Datel ADC974

hybrid2000- 0,5 Burr Brown ADC701ADS 1, Modul, 6 seitig geschirmt1 Analogic ADC4344 16 bit

ADS 1, hybrid, Tristate-Ausg.20 Datel ADS942 14 bit

ADS 1, hybrid2300-10 TRW, Comlin. THC1202hybrid17004 bit2 Sipex SP9548

ADS 1 , hybrid, TS 2-Ausg.-Puffer 5 DDC ADC00310hybrid15002 bit2 Datel ADC500

ADS 1, CMOS700-1 Crystal CS5412

ADS 1, Ausgangsregister20 Comlinear CLC936

ADS 1, hybrid60002 bit10 Burr Brown ADC603

ADS 1, Modul 250001 bit20 Analog Dev. CAV1220

ADS 1, hybrid22001 bit1 Analog Dev. AD9003CMOS3002 bit2 Analog Dev. AD671 12 bit

ADS 1 40 SPT SPT814ECL360-20 Sony CX20220ECL360-20 Datel ADC310

CMOS40- 2 Micro Power MP7695 10 bit

ADS 1, TTL-Ausgangsregister30 TRW TMC1175ADS 1, CMOS35-1 National ADC0820ADS 1, CMOS100-3 Micro Power MP7683

ADS 1, CMOS, 8 Kanäle10 Maxim MAX158

ADS 1, CMOS, 4 Kanäle10 Maxim MAX154ADS 1, CMOS,10 Maxim MAX150ADS 1, CMOS35- 0,8 Analog Dev. AD7820 8 bit

BesonderheitenVerlust-leistung(mW)

interneKorrektur

fmax

(MHz)


ADS 1 - mit internem S&H, TS 2 - Tristate-Ausgang

Tafel 2: ADU nach dem Kaskadenverfahren (Half-Flash-Converter)


hybrid 1500 1,5 Burr Brown ADC 7012 Chip600 4 Burr Brown PCM 78

2 Chip 64517 Burr Brown ADC700hybrid60010 Analog Dev. AD1377hybrid110016 Analog Dev. AD376 16 bit

hybrid400 9 Harris HI774*CMOS145 3 Maxim MAX162CMOS14510 Maxim MAX172

hybrid, opt. isolierter Ausgang265 6 Maxim MAX171CMOS115 6 Maxim MAX170hybrid1300 0,9 Burr Brown ADC6012 Chip325 8 Burr Br. ADC7742 Chip40015 Analog Dev. AD674*2 Chip40025 Analog Dev. AD574*CMOS110 3 Analog Dev. AD7672* CMOS135 5 Analog Dev. AD7572*Bipolar500 3 AMD Am6112 12 bit

Bipolar400 6 PMI ADC910CMOS1550 National ADC1005Bipolar30015 Plessey ZN503Bipolar20030 Analog Dev. AD575 10 bit

CMOS15 6 PMI ADS908Bipolar200 5 Plessey ZN509Bipolar125 9 Plessey ZN448

CMOS15 40 National ADC0841CMOS 125 9 Datel ADC847

Instrumentationsverstärker-Eingang15010 Analog Dev. AD670CMOS, Tristate1510 Analog Dev. AD7576CMOS, Tristate3015 Analog Dev. AD7574*

Bipolar600 1 AMD Am6108 8 bit

BesonderheitenVerlust-leistung

mW

Umsetz-zeitµs


* weitere Hersteller, z. B.: Burr Brown, Datel, Harris, Micro Power Systems, Sipex, PMI

Tafel 3: ADU nach dem Wägeverfahren (Stufenwandler, ohne S&H-Glied)


komplettes DAS, mit PGA+208/16 Sipex SP9488

ADS, Hybridmodul, CMOS, selbstkalibr.50 kHzMicro NetworksMN6400

serielles Interface101 Maxim MAX195101 Crystal CS5126

+201 Analog Dev. AD1380 92 dB S/R, Auto-Kalibr., paralleler Ausgang+101 Analog Dev. AD67792 dB S/R, Auto-Kalibr., 3-Draht-Interface+101 Analog Dev. AD676

hybrid, seriell/parallel Ausg.+451Analog Dev.ADC 7116 bit+138 Sipex SP9415

DAS für Prozeßüberwachung+104 Siemens SDA1812+81 Maxim MAX163

UDD ≥ 2,7 V, 3-Draht-Interface, 16-Pin-DIP/QSOP+82/4 Maxim MAX1247UDD ≥ 2,7 V, 3-Draht-Interface, mit S&H u. MUX+84/8 Maxim MAX147

138 Lin. Tech. LTC129016 Harris HY9712

+151 Harris HY9674+151 Datel ADC674Z

11 Crystal CS541271 Crystal CS5012

+1716 Burr Brown SDM873+174 Burr Brown ADC7802

ADS, Hybridmodul+101 Burr Brown ADS807DAS mit MUX und FIFO+88/16 Analog Dev. AD1341

+154 Analog Dev. AD1334mit TP-Filter+81 Analog Dev. AD1332

8-Pin-DIP/SOIC, serieller Ausgang, UDD ≥ 2,7 VUDD101 Analog Dev. AD7896mit S&H, 8-Pin-DIP/SOIC, 2-Draht-Interface41 Analog Dev. AD7895

8-Pin-DIP/SOIC, serieller Ausgang81 Analog Dev. AD789324-Pin-DIP/SOIC, paralleler Ausgang+1,61 Analog Dev. AD7892

44-Pin-PQFP/PLCC, parallel/serieller Ausgang+28 Analog Dev. AD789124-Pin-DIP/SOIC, serieller Ausgang+108 Analog Dev. AD7890 12 bit

1211 Texas Instr. TLC540zusätzl. 2 DAU+51 Plessey ZN540

2,51 Lin. Tech. LTC10992,58 Analog Dev. AD7828*2,54 Analog Dev. AD7824*

mit S&H-Verst.1,51 Analog Dev. AD7820*zusätzl. 2 DAU+21 Analog Dev. AD7769

51 Analog Dev. AD7575 8 bit

BesonderheitenRef.intern

Umsetz-zeitµs

AnzahlKanäle


* weitere Hersteller, z. B.: Maxim, National

Tafel 4: ADU mit Prozessor-Interface


2 Differenz-Eing.-KanäleseriellAnalog DevAD 7710

4 unabh. Eingangs-Kanäle505 V,±15V

seriellAnalog DevAD771624 bit

Modul25005 V,±15V

dual, Mux.Analog DevAD117522 bit

1 Diff./1 Single Eing.-KanalseriellAnalog DevAD 771121 bit

± 5 VCrystalCS5503 20 bit

Σ-∆-ADU

3-Draht-Interface3,6> 3,3 VAnalog DevAD7715 16 bit

charge-balancing

109 VLCD, Mux.500 IntersilICL7129* 4½ Digit

109 VLCD, Mux.500 Teledyne TSC816 1

6005 VLED, Par.200 Maxim MAX139

15 VLCD, Par.200 Maxim MAX138

600± 5 VLED, Par.400 Intersil ICL7137*

600± 5 VLED, Par.200 Intersil ICL7107*

109 VLCD, Par.200 Intersil ICL7106* 3½ Digit

für 7-Segment-Anzeigen

± 5 VBCD, Mux 100 Texas Instr. TL500 9± 5 VBCD, Mux. 200 Intersil ICL7135* 4½ Digit

1 / 4 Diff.-Eingänge20 + 5 V TelCom TC 510/14

serielles MP-Interface100 Maxim Max 13218 bit 20± 5 Vdual, Par.250 Teledyne TSC85016 bit

±5 VBCD, Mux.500 Maxim MAX134 1 15 bit

7± 5 Vdual, Par.400 IntersilICL7109* 12 bit

dual-slope

BesonderheitenVerlust-leistung

mW

Betriebs-spannung

Ausgangpar./Multiplex

Umsetz-zeitms

HerstellerTypAuf-lösung

1 mit automatischer Bereichsumschaltung, * weitere Hersteller, z. B.: Maxim, Teledyne

Tafel 5: Integrierende AD-Umsetzer (Dual-Slope, charge-balancing,Σ-∆)

AD537 Analog Dev. 100 kHz-U/f-Wandler Linearitätsfehler 0,07% bei 10 kHz VFC 62 Burr Brown 1 MHz-U/f- und f/U-Wandler Linearitätsfehler 0,005% bei 10 kHz


CMOSIΣ200 ns1 Burr Brown PCM 641

CMOSIΣ200 ns1 Burr Brown PCM 58 18 bit

CMOSIΣ3 µs1 Sipex SP9316CMOSIΣ1 µs1 Micro Power MP7636CMOSIΣ350 ns1 Burr Brown DAC 706

CMOS, 2-fach gepufferte Eing.5 V6 µs1 Analog Dev. AD1145 16 bit

TTL40 mA 30 ns1 TRW,Comlin. TDC1112CMOSIΣ2 µs4 Sipex HS 7584CMOSIΣ1 µs2 PMI DAC8222CMOSIΣ250 ns1 PMI DAC8043CMOSIΣ1 µs1 PMI DAC8012CMOSIΣ1 µs1 National DAC 1210CMOSIΣ1 µs4 Micro Power MP7680CMOSIΣ1 µs1 Micro Power MP7622

CMOS, 8-Pin-GehäuseIΣ1 µs1 Maxim MAX 543CMOSIΣ800 ns2 Burr Brown DAC7802

TTL40 mA 30 ns1 Brooktree Bt 105

ECL-komp. Eing.20 mA 25 ns1 Analog Dev. AD9712

TTL-komp. Eing.20 mA 25 ns1 Analog Dev AD9713CMOSIΣ.1,5 µs2 Analog Dev. AD7547CMOSIΣ2 µs1 Analog Dev. AD7545*

TTL/CMOS-komp. Interface10 mA 35 ns1 Analog Dev. AD5681 12 bit

ECL, Video-DAU30 mA 10 ns1 TRW TDC1018ECL, Video-DAU40 mA 7 ns1 Siemens SDA8005ECL, Video-DAU40 mA 2 ns1 Plessey SP98608

TTL2,5 V800 ns2 Plessey ZN508CMOSIΣ1 µs1 National DAC830

IΣ200 ns4 Micro Power MP7628

ECL, Video-DAU40 mA 4 ns1 Honeywell HDAC51400CMOSIΣ100 ns8 Brooktree Bt110

ECL, Video-DAU40 mA 3 ns1 Brooktree Bt108

ECL, Video-DAU27 mA 8 ns1 Analog Dev. AD9701CMOSIΣ200 ns2 Analog Dev. AD 7528 *CMOSIΣ100 ns1 Analog Dev. AD 7524 *TTL2 mA160 ns1 AMD Am 6080 8 bit

BesonderheitenAusgangSetz-zeit

Kanäle Hersteller Typ Auf- lösung

* Weitere Hersteller z. B.: Burr Brown, Datel, Maxim, Micro Power Systems, PMI, Sipex. 1 ohne Eingangs-Latch, IΣ - Summenstrom (typisch MDAC mit R-2R)

Tafel 6: Digital-Analog-Umsetzer ohne Ausgangsverstärker


+± 15 V301 Sipex SP9380+± 15 V81 Burr Brown DAC729+1,52 Burr Brown PCM1700+ 1,51 Burr Brown PCM61

PCM Audio DAU, serielles Interface+ 1,51 Analog Dev. AD1860echte 18-bit Genauigkeit+± 15 V401 Analog Dev. AD1139 18 bit

Verst. u. Nullpunkt programmierbar+± 15 V201 Sipex SP1148+± 12 V42 Burr Brown DAC725+± 12 V41 Burr Brown DAC707+1,51 Burr Brown PCM56

ser. Businterface, PCM Audio DAU+-5 V1,51 Analog Dev. AD1856-±15 V61 Analog Dev. AD7846

2-fach Eing.-Latch, 16-Bit-Monotonie-31 Analog Dev. AD569 16 bit

-±15 V104 Sipex SP9344

8-Pin-DIP/SO, serieller Eing.--251 Maxim MAX539

-- 5 V34 Maxim MAX537+±12 V41 Burr Brown DAC811-±12 V104 Analog Dev. AD664+±15 V102 Analog Dev. AD7237

DSP-Interface + ±12 V41 Analog Dev. AD7848+±15 V101 Analog Dev. AD7248

schnelles Interface++12 V31 Analog Dev. AD767* 12 bit

paralleles Interface, UCC ≥ 3V+48 Analog Dev. AD7809serielles Interface, UCC ≥ 3V+44 Analog Dev. AD7804 10 bit

+-12 Plessey ZN540

serieller Eing., 3 Referenzeingänge-12 V, -5 V44 Maxim MAX500-12 V, -5 V58 Analog Dev. AD7228

kein Abgleich nötig-12 V, -5 V74 Analog Dev. AD7226Analog-I/O-Port (1x ADU u. 2x DAU)--2,52 Analog Dev. AD7769

10 V-Ausg.-DACPORT+-31 Analog Dev. AD558 8 bit

BesonderheiteninterneReferenz

ZusätzlicheBetriebs-spannung

Setz-zeit µs

Kanäle Hersteller Typ Auf-lösung

* weitere Hersteller, z. B.: Maxim

Tafel 7: DAU mit integriertem Ausgangsverstärker und Prozessor-Interface


hybrid 50 mV/s 10 V/µs 10 µs* Sipex HS9716hybrid 1 V/s 120 V/µs 0,35 µs* Sipex SP9760hybrid 0,2 V/s 150 V/µs 0,5 µs* Burr Brown SHC702hybrid 20 mV/s 10 V/µs 3 µs* Analog Dev. AD1154

20 mV/s 65 V/µs 3,6 µs* Analog Dev. AD386 16 bit

hybrid, zweifach S&H 1 V/s 45 V/µs 2 µs* Datel SHM91hybrid 0,1 V/s 30 V/µs 6 µs* Burr Brown SHC 76 14 bit

hybrid 0,5 V/s 170 V/µs 0,2 µs* Sipex HS9720bipolar 5 V/s 10 V/µs 5 µs5 nF PMI SMP 10 bipolar 10 mV/s 90 V/µs 0,5 µs90 pF * Harris HA5330bipolar 20 mV/s 5 V/µs 6 µs 1 nF Harris HA2425hybrid 0,5 V/s 300 V/µs 0,2 µs* Datel SHM 45bipolar 0,1 V/s 45 V/µs 1 µs * Datel SHM 20

CMOS, vierfach S&H 1 mV/s 4 V/µs 1 µs * Crystal CS31412CMOS 1 mV/s 4 V/µs 1 µs * Crystal CS3112hybrid 20 V/s 300 V/µs 25 ns* Comlinear CLC942bipolar 0,1 V/s 45 V/µs 1,5 µs100 pF* Burr Brown SHC5320hybrid 0,5 V/s 160 V/µs 0,25 µs * Burr Brown SHC803

BiMOS, vierfach S&H 10 mV/s 60 V/µs 1 µs * Analog Dev. AD684bipolar 0,1 V/s 10 V/µs 3 µs100 pF* Analog Dev. AD585bipolar 20 V/s 50 V/µs 0,5 µs50 pF * AMD AM6420 12 bit

hybrid 20 V/s 350 V/µs 12 ns* Burr Brown SHC 601bipolar 30 mV/s 5 V/µs 4 µs 1 nF viele LF 398bipolar 3 mV/s 0,5 V/µs 20 µs10 nF viele LF 398 10 bit

hybrid 20 V/s 300 V/µs 40 ns* Datel SHM 40hybrid 20 V/s 500 V/µs 10 ns* Comlinear CLC 940hybrid 50 V/s 300 V/µs 10 ns* Analog Dev. HTS0010 8 bit

Technologie/BesonderheitenHalte-drift ( dU

dt )maxEinstell-

zeitCH

Hersteller

TypGenauig-

keit

* - Halte-Kondensator intern

Tafel 8: Abtast- und Halte-Glieder (S&H-Glieder)


Digital-Analog-Umsetzer

Digital-Analog-Umsetzer (DA-Umsetzer, kurz auch DAU) sind Funktionselemente, die einedigitale Eingangsinformation (Zahl, Folge) in eine entsprechende analoge Ausgangsinformationumsetzen. Diese Umsetzung wird u.a. benötigt, wenn z. B. an einen Rechner eine analoge Funktionseinheitangeschlossen werden soll. Darüber hinaus finden DA-Umsetzer eine breite Anwendung inAnalog-Digital-Umsetzern, z. B. aber auch zur Realisierung programmierbarer Verstärker undFunktionsgeneratoren u.a.m.

Grundsätzlich kann ein Digitalwert in eine beliebige physikalische Größe umgewandelt werden.Die größte praktische Bedeutung haben heute Wandler, deren analoges Ausgangssignal eineelektrische Spannung bzw. ein Strom ist. Sie arbeiten meist mit geschalteten Spannungsteilern,Widerstandskettenleitern bzw. Stromsummation.

Unter der Voraussetzung, daß die digitale Eingangsinformation im Binärkode vorliegt und in eineunipolare Ausgangsspannung umgesetzt wird, gilt

. ( 1)UA = URef.[B12−1 + B22−2 + ... + Bn2−n ] = Z . URef

Die analoge Ausgangsgröße UA eines DAU ist proportional zum digitalen Eingangssignal Zund zu einem konstanten analogen Vergleichswert, meist einer Referenzspannung URef .

Die Ausgangsgröße UA kann nur diskrete Werte annehmen (die Bits B1, ..., Bn sind 0 oder 1),die durch Punkte auf der Übertragungskennlinie gekennzeichnet sind.

Es existiert eine eindeutige Zuordnung zwischen Ausgangsgröße UA und Einganggröße Z.

Abweichungen vom idealen Verhalten werden durch Bauelementetoleranzen, Offsetspannungen inden analogen Schaltern und Verstärkern, Temperaturabhängigkeit der Referenzspannung und derBauelemente usw. bestimmt. Sie sind außerdem sehr stark von der konkreten technischen Lösung(Schaltung) abhängig.

Für den praktischen Gebrauch und den Vergleich von DAU werden allgemeine Kennwerteangegeben, die von der schaltungstechnischen Ausführung weitgehend unabhängig sind.

Digital-Analog-Umsetzer 1

1. Grundlagen der DA-Umsetzung

Wir betrachten zunächst das Realisierungsprinzip eines DA-Umsetzers am Beispiel einfacherGrundschaltungen. Damit können die Probleme und Kennwerte bei der DA-Umsetzung z. T. aufbekannte Zusammenhänge der Operatiosverstärkertechnik zurückgeführt und somit das Verständnisdafür erhöht werden. Anschließend werden allgemeine Kennwerte und Parameter zur Beschreibungvon DA-Umsetzern sowie eine Klassifizierung der verschiedenen Umsetzverfahren angegeben.

1.1 Grundschaltungen zur DA-Umsetzung1.1.1 DA-Umsetzer mit Spannungsteiler

Bild 1.1 zeigt eine DAU-Schaltung mit veränderlichem Spannungsteiler. Die Widerstände R1, ..., Rn

werden über die Schalter S1, ..., Sn entweder an 0 V (Masse) oder an +UR gelegt (Punkt b). DieAusgangsspannung Ua wird am Punkt a gegen Masse hochohmig abgegriffen.

R2

R3

Rn

R1

+

-:S3:

:

MSB

LSB

a

a U

R U

S1

S2

Sn

bb

a

ab R (Z)

ao R (Z)

+

R U

a U

:-

Bild 1.1: DAU mit variablem Spannungsteiler, Ersatzschaltung

Legende zu Bild 1.1:Die Widerstände zwischen Ausgang a und 0 V werden zu , die Widerstände zwischenRao = 1

Gao

Ausgang a und Betriebsspannung UR (Punkt b) zu zusammengefaßt (Parallelschaltung).Rab = 1Gab

Damit ergibt sich die Ausgangsspannung Ua (Zi ) für jeden digitalen Wert Zi zu

. (1.1)Ua = RaoRao + Rab

UR = GabGao + Gab

UR =Gab(Zi)

GgesUR

Ist der kleinste Leitwert und sind die übrigen Leitwerte Vielfache ki > 1 davon, so gilt fürG1 = 1R1

die Ausgangsspannung wegen Gi = ki G1

. (1.2)Ua = ZiZmax

UR, Zi = 0, ... , Zmax

Die analoge Ausgangsspannung Ua ist somit eine lineare Funktion der Digitalzahl Z. Dabeikönnen die Leitwerte Gi in einem beliebigen Kode gestuft sein.

2 Digital-Analog-Umsetzer

G* = R || R || ... || R R

(MSB)a UR U

G*

= + + . . . + 1 1 1 R R R2 3 n

2 3 n1

Beispiel:

.Ua = R1

R1 + (R2æ...æRn ) UR =1y1

1y1 + 1

G &UR = G &

G & + y1UR = G &

GgesUR = (1 −

y1

Gges) UR

Unter Verwendung einer gebrochenen Dualzahl Z gilt für die Ausgangsgröße XA eines DAUs

. (1.3)XA = XRef [B12−1 + B22−2 + ... + Bn2− n ]

Die Koeffizienten Bi nehmen nur die Werte 0 oder 1 an.

Die kleinste Größe, die von einem DAU verarbeitet wird, ist durch die Wertigkeit 2-n XRef bestimmt.Sie stellt sich ein, wenn Bn = 1 und alle anderen Bi = 0 gesetzt werden.

Bit Bn ist das sogenannte LSB (least significant bit), Bit B1 das MSB (most significant bit).

Bei Setzen des Bits B1 = 1 wird am Ausgang des DA-Umsetzers genau die Hälfte der maximalmöglichen Ausgangsgröße erreicht ( XRef ). Die Referenzgröße XRef muß konstant und genau sein,1

2denn ihre Fehler gehen voll in die Ausgangsgröße ein (vgl. Übertragungsfunktion).

1.1.2 DA-Umsetzer mit Stromsummation

Bei DA-Umsetzern mit Stromsummation werden Teilströme erzeugt, die den Stellenwertigkeitendes verwendeten Codes entsprechen. Die Teilströme werden aufsummiert und erzeugen das analogeAusgangssignal, ggf. nach zusätzlicher I/U-Wandlung.

Bild 1.2 zeigt eine einfache Schaltung für diesen Fall. Die Teilströme werden aus einer festenReferenzspannung UR und geeignet gewichteten Widerstände R1, ..., Rn erzeugt. Die Größe dereinzelnen Teilströme Ii und damit auch der Summenstrom Io sind von Ua abhängig.

Die Ausgangsspannung Ua ist keine lineare Funktion der Digitalzahl Z.

R1

R2

Rn

+

-R U

S1

S2

Sn

1 I

2

n

I

I

S R

::

::

o Ia U

Ua = IoRS = Z . I1. RS

= Z URRS

R1 + Z RS

Io = Ii = Z . I1

mit Ii = UR − UaRi

Bild 1.2: Passive DAU-Schaltung mit Stromsummation


Es kann aber gezeigt werden, daß die Schaltung unter bestimmten Voraussetzungen mithinreichend kleinem Fehler arbeitet. Dazu wird zunächst der relative Stromfehler ermittelt.(Io )

(1.4)(Io ) = Ioist − IosollIosoll

= − UaUR

[ ZmaxRSR1

UR − UaUR

= ZmaxRSR1

(1 + )

. (1.5)[ − 11 − R1

ZmaxRS

d 0 fur RS << R1Zmax

bzw. RS << 1Gi

Bei Vorgabe eines relativen Fehlers für Strom oder Spannung muß für Rs bzw. UR gelten:

bzw. . (1.6)RS << R1Zmax 1 + UR m − Ua max

Bei kleinem Stromfehler wird zwangsläufig auch der Spannungsfehler klein. Zu kleinen Fehlern gehört eine möglichst hohe Referenzspannung UR .

Beispiel: Für Uamax = 1 V und = - 0,1 % ist UR = 1000 V erforderlich!

Eine Schaltung zur Stromsummation mit wesentlich besseren Eigenschaften läßt sich durch einenStrom-/Spannungs-Wandler mit OPV angeben (Bild 1.3 a). Diese bekannte OPV-Grundschaltungbesitzt einen sehr kleinen Eingangswiderstand Rein, der die Rolle des Widerstandes RS übernimmt.Damit ergibt sich als DAU die bekannte Schaltung eines Addierers mit OPV nach Bild 1.3 b). Istdie Leerlaufverstärkung V0 des OPV hinreichend groß, so ergeben sich die geforderten Eigen-schaften. Für giltVo d ∞

Strom-/Spannungswandler Addierschaltung als DAU

Ua = − IoRo1

1 + 1Vo

l − IoRo Ua = −RoIo = −UR k=1

42 −k Bk

mit Io =k=1

4Ik = UR

Ro k=1

42 −k Bk

und Rein = US−

Io= Ro

1 + Vol 0 Bk =

1 fur Schalter Sk geschlossen

0 fur Schalter Sk offen

16 R

8 R

4 R

2 R

o R

Z = B B B B 4 3 2 1

R U +

-a U

o I

S I

S4

S3

S2

S1

+

-

o V

o R

a U

SI -

+ o V

a) I/U-Wandler b) OPV-Addierer

I2

I1

I3

I4

U = - I Ra S o

Bild 1.3: OPV-Addierschaltung als DA-Umsetzer


1.2 Parameter von DA-Umsetzern

Zur Beschreibung von DAU werden möglichst allgemeingültige Kenngrößen verwendet, die vonder konkreten schaltungstechnischen Lösung weitgehend unabhängig sind. Ihre Kenntnis undBedeutung ist für die Auswahl und Anwendung von DAU äußerst wichtig. Die meisten quantitativen Kennwerte werden in Prozent vom Vollausschlag (FS, full scale) oder inAnteilen eines LSB angegeben.

1.2.1 Übertragungsfunktion und -kennlinie

Die analoge Ausgangsspannnung (bzw. der Ausgangsstrom) ist proportional zum Produkt aus demdigitalen Eingangssignal Z und der Referenzspannung UREF

UA = Z . UREF .

Damit ergibt sich die ideale Übertragungskennlinie aus einer Folge von diskreten Punkten, die alleauf einer Geraden liegen, die durch Anfangs- und Endwert gelegt wird (Bild 1.4).

1/8

2/8

3/8

1/2

5/8

6/8

7/8

FS

000

001

010

011

100

101

110

111

1

anal

oger

Aus

gang

X

digitaler Eingang Z

1

Verstärkungsfehler

Offsetfehler

ideal

Die Punkte 1 und 2 werden in derPraxis durch Abgleich definiert

Treppenkurve

2

A

Bild 1.4: Übertragungskennlinie eines 3-Bit-DA-Umsetzers

Meist werden diese Punkte durch eine Treppenkurve verbunden. Die Stufenhöhe ist im Idealfallstets gleich und entspricht 1 LSB bzw. 2-n UREF .

Die Übertragungsfunktion bzw. Übertragungskennlinie bildet den Ausgangspunkt für dieFestlegung und Definition der meisten statischen Kennwerte von DA-Umsetzern.


1.2.2 Genauigkeit

Die absolute Genauigkeit (absolute accuracy) ist ein Maß der Übereinstimmung zwischen idealerund realer Wandlerkennlinie, Abweichungen werden als absoluter statischer Fehler angegeben.Werden diese Differenzgrößen auf den Wandlerbereich (maximaler Ausgangswert FS = full scale)bezogen, so werden sie als relative Genauigkeit bzw. relativer statischer Fehler bezeichnet.

1.2.3 Verstärkungsfehler

Unterschiedliche Übertragungswerte innerhalb einer Schaltung und die Temperaturkoeffizientender Bauelemente bewirken einen veränderten Anstieg der realen Übertragungskennlinie gegenüberder idealen Kennlinie (Bild 1.4).

Dieser Verstärkungsfehler (gain error) wird typisch in ppm/grd (10-6/grad) angegeben .

In vielen DAU-Schaltungen kann bzw. muß der Verstärkungsfehler für die Einhaltung derSpezifikationswerte kompensiert (abgeglichen) werden.

1.2.4 Offsetfehler

Der Offsetfehler (offset error) äußert sich als Abweichung der realen Übertragungskennlinie imUrsprung (Bild 1.4). Ursachen dafür sind u. a. Offsetspannungen verwendeter Teilschaltungen, z.B. Analogschalter, Verstärker, Übergangswiderstände von Gehäuse- und Bondanschlüssen usw.

Wird der Offsetfehler nicht abgeglichen, so tritt ein konstanter absoluter Fehler im gesamtenWandlerbereich auf.

1.2.5 Auflösung

Die Auflösung (resolution) eines DA-Umsetzers wird durch die Anzahl der Bits der Dualzahl Z,exakter durch die Anzahl der möglichen Quantisierungsstufen des Wandlers, angegeben. Auch dieAngabe in Prozent vom Maximalbereich FS ist üblich.

Beispiele:

1) 10-Bit-DAU, dual kodiert: 210 = 1024 Amplitudenstufen der Ausgangsgröße _> Auflösung 0,1 % bzw. 10 Bit (LSB),

2) 3-Digit-DAU (BCD-kodiert) mit 999 Quantisierungsstufen _> Auflösung 10-3 = 0,1 %. Es werden 12 bit (3 Tetraden zu je 4 bit) benötigt (BCD-Kode ist uneffektiver als Dual-Kode),

3) 4 - Digit-DAU mit 19999 Quantisierungsstufen _> Auflösung 0,5 . 10-4 = 0,005 % .12

Die Auflösung eines DA-Umsetzers ist nicht durch die Genauigkeit begrenzt ! Die Auflösung kann z.B. 14 bit betragen, obwohl die Genauigkeit des DAUs nur 12 bit

beträgt (im Temperaturbereich).


1.2.6 Monotonie

Monotonie eines Wandlers ist gegeben, wenn seine Übertragungskennlinie kontinuierlich ansteigt.Mathematisch ist ein DAU dann nicht monoton, wenn sich bei Änderung der Digitalzahl um 1 LSB,z.B. von 010 auf 011, das analoge Ausgangssignal nicht erhöht (Bild 1.5).

Monotonie ist insbesondere bei hochauflösenden DAU die kritische Kenngröße bei derBeurteilung ihrer Leistungsfähigkeit (vgl. auch Segmentiertechniken).

1.2.7 Nichtlinearität

Die maximale Abweichung der analogen Ausgangsgröße von der idealen Geraden durch Nullpunktund Maximalwert wird als integrale Nichtlinearität (linearity error) bezeichnet. Von denHerstellern wird als Vergleich die sogenannte beste Gerade herangezogen. Liegt diese Abweichunginnerhalb eines Toleranzbandes von , so wird der DAU als linear bezeichnet (Bild 1.5).! 1

2 LSB

1/8

2/8

3/8

1/2

5/8

6/8

7/8

FS

000

001

010

011

100

101

110

111

1

anal

oger

Aus

gang

XA

digitaler Eingang Z

nicht monoton 1/8

2/8

3/8

1/2

5/8

6/8

7/8

FS1

anal

oger

Aus

gang

XA

digitaler Eingang Z

Abgleich

Abgleich

LSB-Band12

000

001

010

011

100

101

110

111

000

001

010

011

100

101

110

111

Bild 1.5: Zu Monotonie und integraler Nichtlinearität NL ( LSB-Band)! 12

1.2.8 Differentielle Nichtlinearität

Als differentielle Nichtlinearität DNL ist die Differenz der Abweichungen von zwei benachbartenanalogen Ausgangsgrößen gegenüber ihren idealen Werten definiert (Bild 1.6):

.DNLk = Xk − Xk−1 mit Xk = (Xk − Xik )

Die DNL gibt die innere Nichtlinearität des DAUs an, also die Abweichung des Anstiegesder DA-Wandlerkennlinie zwischen benachbarten Ausgangswerten vom Idealwert 1 LSB. Siekann auch aus der Stufenhöhe SK = XK - XK-1 und der idealen Stufenhöhe Si = 1 LSB ermitteltwerden (DNLK = SK - 1 LSB).

Beträgt die Stufenhöhe exakt SK = 1 LSB, so ist die differentielle Nichtlinearität DNLK = 0. Sind alle Stufen ideal 1 LSB, so gilt für den Wandler DNL = 0.


1/8

2/8

3/8

1/2

5/8

6/8

7/8

FS

000

001

010

011

100

101

110

111

1

anal

oger

Aus

gang

XA

digitaler Eingang Z

(n-1) - Bit-Wandler

n - Bit-Wandler

- 0,75LSB DNL

- 1,5 LSB DNL

FS - 1 LSB

abgleichbar

1/8

2/8

3/8

1/2

5/8

6/8

7/8

FS00

0

001

010

011

100

101

110

111

1

anal

oger

Aus

gang

XA

digitaler Eingang Z

LSB NL12

LSB DNL14

Bild 1.6: Zu Nichtlinearität NL, differentieller Nichtlinearität DNL und Monotonie

Beispiel:An einem 3-Bit-DAU werden folgende maximalen Abweichungen der Analogwerte gemessen:Bit 1 (MSB): - 0,5 LSB, Bit 2: + 0,25 LSB, Bit 3 (LSB): + 0,25 LSB. Unter diesen Bedingungenermittelt man für den gegebenen DA-Wandler: , DNLmax = -1.NL = ! 1

2 LSB

Obwohl alle Ausgangswerte innerhalb eines Toleranzbandes bezogen auf dieNL = ! 12 LSB

ideale Übertragungskennlinie liegen, ist der DAU im strengen Sinne nicht monoton.

1.2.9 Bipolarer Betrieb von DA-Umsetzern

Der bipolare Betrieb von DA-Umsetzern erfordert wegen der bipolaren Ausgangsgröße besondereMaßnahmen. Die Übertragungskennlinie in Bild 1.7 zeigt, daß die analogen Ausgangswerte dannnegativ sind, wenn das führende Bit (MSB) der digitalen Eingangsinformation Z Null ist. In diesemFall nennt man den Eingangskode offset binär und die Ausgangsgröße bipolar.

FS

anal

oger

Aus

gang

XA

digitaler Eingang Z

1

12

12

- 1

-

life zero

001

010

011

100

101

110

111

Bild 1.7: Übertragungskennlinie eines 3-Bit-DAU im bipolaren Betrieb


Schaltungstechnisch wird der Bipolarmode dadurch erreicht, daß in eine I/U-Wandlerschaltung mitOPV ein Offsetstrom eingespeist wird. Dieser Strom muß hochgenau sein und betragsmäßig demMSB-Stromanteil entsprechen, von der Richtung jedoch umgekehrt.

Es treten zusätzliche Abweichungen gegenüber dem unipolaren Betrieb auf, da die Verstärkertypisch ein unterschiedliches Aussteuerverhalten für positive und negative Spannungenzeigen.

Das sogenannte life-zero-Verhalten (lebender Nullpunkt) ist zu beachten: Bei Eingabe derdigitalen Null (100) ist die Ausgabe abhängig davon, in welchem Bereich sich das analogeAusgangssignal vorher befand.

Bei gegebener Anzahl der Bits des DAU (Wandlungsbreite) wird bei bipolarem Betrieb diemaximale positive Ausgangsgröße gegenüber unipolarem Betrieb halbiert.

Es werden verschiedene Kodes für den Bipolarbetrieb von DAU verwendet (Bild 1.8).

14

12

34

-1 4-1 2-3 4-1

1

Einerkomplement

Vorzeichen und

Zweierkomplement

Offset-Binär

Z

+ FS A UAmax

U

0000

1000

0001

1001

1111

1000

0010

1010

1110

1001

0011

1011

1101

1010

0100

1100

1100

1011

0101

1101

1011

1100

0110

1110

1010

1101

0111

1111

1001

1110

1000

0000

1000

1111

00

00

00

0010

01

00

01

00

01

00

0110

10

00

10

00

10

00

1010

11

00

11

00

11

00

1111

00

01

00

01

00

01

0011

01

01

01

01

01

01

0111

10

01

10

01

10

01

1011

11

01

11

01

11

01

11

- FS

Betrag

Bild 1.8: Kodes für den Bipolarbetrieb von DA-Umsetzern (4 Bit)


1.2.10 Einschwingzeit

Jede Änderung der digitalen Eingangsgröße Z bewirkt eine sprungförmige Erregung des innerenanalogen Netzwertes eines DA-Umsetzers. Die Sprungantwort des Netzwerkes zeigt das typischeEinschwingverhalten eines Schwingungsgliedes (Bild 1.9).

LSB

t

DA U max

U

1,00,9

0,5

0,1

ot rtst

12±

Bild 1.9: Zur Definition der Einschwingzeit (settling time) bei DA-Umsetzern

Um auf den analogen Endwert einzuschwingen, benötigt ein DAU oft einXa = Z XRef !12 LSB

mehrfaches der Anstiegszeit tr , nämlich die Einschwingzeit (settling time) mit tS m tr .

Meist wird für diese Einschwingzeit tS die Änderung aller Bitbelegungen, z. B. 0000 __> 1111, alsMeßbedingung angegeben. Den Zusammenhang zwischen Anstiegszeit tr und Einschwingzeit ts

(auf ) zeigt Tafel 1.1 für DA-Umsetzer bis 12 bit. ! 12 LSB

3,9 x t r12 Bit3,5 x t r11 Bit3,1 x t r10 Bit2,8 x t r 9 Bit2,5 x t r 8 Bit2,2 x t r 7 Bit1,9 x t r 6 Bit1,5 x t r 5 Bit1,2 x t r 4 Bit

tS

EinschwingzeitAuflösung

Tafel 1.1: Zusammenhang zwischen Auflösung und Einschwingzeit (Quelle: Electronic Design, May 14, 1981, S. 207-210)


1.3. Klassifizierung von DA-Wandlerverfahren1.3.1 Überblick

Bei der Digital-Analog-Umsetzung wird eine Digitalzahl Z als Eingangsinformation in eine analogeAusgangsgröße Xa (meist Strom, Spannung) gewandelt. Im Idealfall gilt Xa = Z . XRef .

Die analoge Ausgangsgröße Xa eines DAU ergibt sich aus dem Produkt der Digitalzahl Z undeiner hochgenauen und konstanten Referenzgröße XRef .

Bei Verwendung einer gebrochenen Dualzahl Z < 1 und einer Referenzspannung URef = Uamax gilt

.Ua = Z . URef = URef (B12 −1 + B22 −2 + ... + Bn2 − n)

Wird mit einer ganzen Dualzahl Z* gearbeitet, so ergibt sich die analoge Ausgangsgröße Ua auchhier als Vielfaches einer diskreten Analoggröße

Ua = 2−n Z& URef = Z&qmit

.q = 2 − nURef.= 1 LSB und Z& = Co2o + C121 + ... + Cn2n−1; Ci = 0 oder 1

Die DA-Umsetzung kann als Multiplikation einer variablen diskreten Zahl Z mit eineranalogen kleinsten Konstanten q betrachtet werden.

Eine interessante Alternative zur Realisierung dieser Ganzzahl-DA-Umsetzung (Integer) bietet fürbestimmte Anwendungen die sogenannte Gleitkomma-DA-Umsetzung (Real). Sie erzeugt eineAusgangsspannung in der Form

Ua = URef . M . 2E .

Darin sind Mantisse M und Exponent E dual kodierte Größen. Nähere Ausführungen folgen ineinem späteren Abschnitt (vgl. auch Elektronik 1982/H.3, S. 78-80).

Hinsichtlich ihres Wirkungsprinzips unterscheidet man allgemein zwischen parallel und seriellablaufenden DA-Umsetzungsverfahren. Es wird auch danach unterschieden, ob das Digitalwort Zdirekt in ein diskretes Analogsignal (Strom, Spannung) umgesetzt wird oder ob bei der Umsetzungzunächst ein Zwischensignal entsteht (z. B. Pulsbreite, Pulsrate), aus welchem das endgültigeAusgangssignal erzeugt wird. Man spricht dann von direkter oder indirekter DA-Umsetzung.

Schaltungstechnische Realisierungen von Digital-Analog-Umsetzern sowie deren Einfluß auf dieEigenschaften und Kennwerte der gesamten Anwenderschaltung werden in den nachfolgendenAbschnitten angegeben und beschrieben. Hier wird zunächst ein Überblick über die verschiedenenDA-Umsetzungsverfahren gegeben, ohne die konkreten technischen Lösungen zu berücksichtigen.Die Darstellung erfolgt in enger Anlehnung an die Klassifizierung von AD-Umsetzern nach

K. Euler: Neue Prinzipien zur Analog-Digital-Umwandlung und deren optimale Auslegung. Frequenz 17(1963)10, S. 364-370bzw.Roth, M.; Hirt, N.: Schaltungen für Digital-Analog- und Analog-Digital- Umsetzer. In /Philippow, E.(Hrsg.): Taschenbuch der Elektrotechnik, Bd. 3/II, S.934-954. Verlag Technik Berlin 1988/.


1.3.2 Direkte DA - Umsetzung13.2.1 Parallel - DA - Umsetzung

Bei Parallel-DA-Umsetzung wird die Eingangsinformation als Digitalwort Z bereitgestellt, d.h. alleBits stehen parallel und damit gleichzeitig zur Verfügung. Jeder Ziffer (Binärstelle) des Wortes Zwird entsprechend der Umsetzergleichung ein Gewicht (z. B. Teilstrom - vgl. Bild 1.3) zugeordnet.

Die Summation aller Teilgewichte erfolgt in einem einzigen Wandlertakt (Rechenschritt r). Die Umsetzzeit ist damit weitgehend unabhängig von der Auflösung des DAUs, allerdings

sind die Zusammenhänge zwischen Anstiegszeit tr und Einschwingzeit ts zu beachten.

Bei vergleichbaren Bauelementen und/oder Technologien wird mit diesem Prinzip die schnellsteDA-Umsetzung überhaupt erreicht. Deshalb arbeiten die meisten realisierten DA-Wandler nachdiesem Parallelverfahren, insbesondere mit Widerstandskettenleitern (vgl. Abschnitt 2).

1.3.2.2 Serielle DA-Umsetzung

Bei DAU mit seriellem Wirkprinzip wird die Digitalzahl Z als serielle Impulsfolge bereitgestelltund verarbeitet. Jedem einzelnen Impuls wird dazu ein Elementargewicht q zugeordnet

q = 2-n URef = 1 LSB.

Die Summation der gewichteten Teilgrößen ergibt die Ausgangsgröße. Die Annäherung anden Endwert erfolgt in Form einer Treppenkurve.

Für eine n-Bit-DA-Umsetzung werden nach diesem Prinzip maximal m = 2n-1 Rechenschrittebenötigt. In jedem Rechenschritt r sind dabei Impulserzeugung, Bewertung und Addition enthalten.Bei der technischen Realisierung wird meist zuerst die Summe der Impulse ermittelt und dann dieWichtung dieser Summe wie beim Parallel-Verfahren vorgenommen.

Das serielle Verfahren ist prinzipbedingt das langsamste aller Umsetzungsverfahren, es führtaber auf relativ einfache technische Realisierungen.

Ein Nachteil für viele Anwendungen ist die starke Schwankung der Umsetzzeit bzw. Anzahlbenötigter Rechenschritte mit in Abhängigkeit von der Größe der Digitalzahl Z.1 [ r [ 2n − 1

1.3.2.3 Serien-Parallel-DA-Umsetzung

Die große Anzahl von notwendigen Rechenschritten r bei einer seriellen DA-Umsetzung verringertsich wesentlich, wenn außer dem Elementarnormal q auch Vielfachnormale k i q verwendet werden.

Werden diese Vielfachnormale dual gestuft, so ergibt sich eine n-Bit-DA-Umsetzung mit nNormalen in r = n Rechenschritten (Stufenwandler).

Wird das Gewicht der seriellen Bitfolge zeitabhängig variiert (z. B. bei jedem Rechenschritt rverdoppelt bzw. halbiert), so bestimmt der zeitliche Ablauf der DA-Umsetzung, welchesGewicht dem entsprechenden Bit zugeordnet wird. Die Teilwirkung der seriell einlaufendenBinärstellen auf die Ausgangsgröße wird dabei im Laufe der Umsetzung schrittweise erhöhtbzw. reduziert, so daß z.B. die zuerst einlaufende Information im Ausgabewert das MSBbzw. das LSB repräsentiert (vgl. Shannon-Dekoder).


1.3.2.4 Parallel-Serien-Wandlung (Segmentierverfahren)

Zur Reduktion des großen Realisierungsaufwandes und der hohen Anforderungen an die Parameterder Bauelemente (Genauigkeit, Konstanz) werden für hochauflösende DAU (a 12 bit) sogenanntemSegmentierverfahren eingesetzt (vgl. auch Abschnitt 2.2).

Dabei werden in einem ersten Schritt nach dem Parallelverfahren nur die m1 höherwertigenBits der n-Bit-Zahl Z mit n = m1 + m2 + ... gewandelt. Der Wandlungsbereich des DAUs(z.B. Uamax = URef ) wird so zunächst in grobe Segmente unterteilt.2m1 − 1

In einem zweiten (und ggf. weiteren) Wandlungsschritt werden die m2 (und die folgenden)niederwertigen Bits des Digitalwortes Z parallel gewandelt und damit eine Verfeinerung derAuflösung innerhalb eines Segmentes aus der Grobwandlung vorgenommen.

Für m1 = n erhält man das Parallelverfahren, für m1 = m2 = ... = 1 das Serien-Parallel-Verfahren mitdual gestuften Vielfachnormalen (Stufenwandler).

1.3.3 Indirekte DA-Umsetzung

Bei der indirekten Digital-Analog-Umsetzung wird das digitale Eingangssignal zunächst in einZwischensignal, z. B. in eine Pulsbreite oder Pulsrate bzw. Frequenz, umgesetzt. Das eigentlicheAusgangssignal, ein Strom oder eine Spannung, wird daraus meist über Mittelwertbildunggewonnen.

Grundsätzlich zählen die meisten indirekten Verfahren zur seriellen DA-Umsetzung, es sinddamit Verfahren mit relativ großen Umsetzzeiten.

Der Vorteil dieser Verfahren besteht darin, daß weniger kritische, also weniger hochgenaueAnalogkomponenten benötigt werden als bei anderen Verfahren.

Zur Zeit erlangen diese Verfahren wegen verschiedener aktueller Schaltkreise in Form sogenannterPBM-DAU und Sigma-Delta-Umsetzer wieder zunehmende praktische Bedeutung.


2. DA-Umsetzer

Die wichtigsten Funktionselemente und Baugruppen zur schaltungstechnischen Realisierung vonDA-Umsetzern werden nachfolgend angegeben und beschrieben. Sie bestimmen mit ihrenKennwerten maßgeblich die Eigenschaften und Kennwerte der gesamten Umsetzerschaltung undüber den Aufwand zur technologischen Realisierung letztlich auch deren Preis.

2.1 Parallele DA-Umsetzer

Bei paralleler DA-Umsetzung erzeugt jedes Bit der Digitalzahl Z ein Gewicht (z. B. Teilstrom), dasdem logischen Zustand und der Stellenwertigkeit entspricht. Wegen der kürzeren Schaltzeiten undbesserem thermischen Verhalten werden bevorzugt Stromschalter-Anordnungen eingesetzt.

Bild 2.1 zeigt geeignete Schaltungsstrukturen zur Erzeugung binär gestufter Teilströme. AndereStufungen der Teilströme lassen sich über allgemeine Kettenleiter (vgl. Abschnitt 2.1.4) oder auchSpannungsteiler realisieren. Die gezeigten Analogschalter werden vom digitalen Eingangswert Zmit stellenweiser Zuordnung angesteuert.

Die Teilströme werden auf einer gemeinsamen Leitung summiert. Damit steht als analogeAusgangsgröße der Summenstrom IA zur Verfügung.

Zur Erzeugung eines Spannungsausgangssignales muß eine Strom-/Spannungswandlung übereinen zusätzlichen Widerstand RS oder I/U-Wandler mit OPV durchgeführt werden.

2R R R R 2R

2R 2R 2R 2R

LSB MSB

Ref U

AI

2R R R R

2R 2R 2R 2R

MSBLSBB I

A I

RefI

Ref I12

RefU

c) R-2R-Netzwerk d) invertiertes R-2R-Netzwerk

8R 4R 2R R

p C

AI

RefU

+

MSBLSB

+I2

II8

I

MSBLSB

BI

A I

a) binärgestuftes Widerstands-Netzwerk b) Netzwerk mit binärgestuften Stromquellen

Ref I12

+

+

4

Bild 2.1: Netzwerke für Parallel-DAU


2.1.1 Widerstands-Netzwerke mit binärgestuften Widerständen

Das binärgestufte Widerstands-Netzwerk nach Bild 2.1 a) entspricht der Addierschaltung mit OPVin Bild 1.3. Mit den Analogschaltern wird die Referenzspannung URef über den entsprechendenWiderstand mit Masse verbunden. Es fließt ein Zweigstrom Ii . Bei geschlossenem Schalter gilt

.Ii = URef − USRi

= URefRi + RS

lURefRi

mit US = RSRi + RS

URef

Die Spannung US am Analogschalter wird zwischen Referenzspannung URef und fast Massegeschaltet (Spannungsmode).

Nachteile dieser Anordnung sind: Die stark unterschiedlichen Widerstandswerte R = Rmin , Rmax = 2n-1 R (R = LSB-Widerstand) führenzu starken Schwankungen in der Belastung der Referenzquelle und damit auch der Verlustleistungim Widerstands-Netzwerk. Die Durchlaß- und Sperrwiderstände der Analogschalter beeinflussendie Größe der Teilströme.Bei jedem Schaltvorgang müssen Halbleiter- und andere parasitäre Kapazitäten (Cp in Bild 2.1 a)zwischen URef und fast Masse umgeladen werden. Die dafür benötigte Zeit beschränkt letztlich dieUmsetzgeschwindigkeit der DA-Umsetzer.

2.1.2 Netzwerke mit binärgestuften Stromquellen

Binärgestufte Stromquellen hinreichender Genauigkeit und Stabilität für DAU mit Auflösungen bisetwa 16 Bit lassen sich technologisch relativ gut mit Transistorschaltungen realisieren (Bild 2.1 b).Vorteile gegenüber dem Spannungsmode sind:

Hier müssen nur die Stromverhältnisse binärgestuft und genau sein, bei hinreichenderRegelreserve in den Stromquellen kann auch ein relativ hochohmiger Widerstand RS zurI-/U-Wandlung verwendet werden. Der relativ langsame OPV kann dann sogar entfallen.

Die Spannung an den analogen Schaltern ist nahezu konstant US = Ii RON , da die Zweigströmeständig fließen. Damit brauchen parasitäre Kapazitäten nicht umgeladen werden.

2.1.3 R-2R-Netzwerke

Mit Hilfe eines Kettenleiter-Netzwerkes mit zwei unterschiedlichen Widerstandswerten R und 2Rkönnen wesentliche Nachteile des binärgestuften Widerstands-Netzwerkes vermieden werden.Dabei wird zwischen R-2R-Netzwerk im Spannungsmode und invertiertem R-2R-Netzwerk imStrommode unterschieden.

R-2R-Netzwerk im SpannungsmodeBild 2.1 c) zeigt ein R-2R-Netzwerk mit Analogschaltern und Referenzspannung URef . In jedemNetzwerkknoten wird der ankommende Strom zu gleichen Teilen aufgeteilt, also halbiert.

Jeder Knoten im Widerstandsnetzwerk sieht nach beiden Seiten eine Impedanz von 2R. Dasführt zu geringeren Schwankungen bei der Belastung der Referenzquelle als bei Netzwerkenmit binärgestuften Widerständen.

Nachteilig bleibt der Spannungsmode (Umladung parasitärer Kapazitäten, Zeitbedarf).


Invertiertes R-2R-Netzwerk (Strommode)Mit dem invertierten R-2R-Netzwerk (Bild 2.1 d) kann der Stromschalter-Mode realisiert werden.

Die Analogschalter schalten dabei zwischen virtueller Masseleitung A und Masseleitung B,d.h. die Zweigströme durch die 2R-Widerstände fließen immer; es entsteht eine gleichmäßigeBelastung der Referenzquelle. Die Spannung über den Schaltern bleibt klein und fastkonstant. Damit brauchen parasitäre Kapazitäten nicht bzw. kaum umgeladen werden und eskönnen sehr kurze Schaltzeiten erreicht werden.

Auch im invertierten R-2R-Kettenleiter wird der ankommende Strom in jedem Knoten gleichmäßigaufgeteilt. Es kann sowohl eine Referenzspannungsquelle URef als auch eine -stromquelle IRef eingesetzt werden, die unabhängig von der angelegten Digitalzahl Z stets die gleiche Last RLq = Rsehen. Ein kleiner Nachteil ist, daß ein Teilstrom ILSB durch den 2R-Widerstand am Ende desKettenleiters gegen Masse abfließt und damit für den Wandlungsbereich prinzipiell verloren geht(vgl. Bild 2.5: CMOS-DAU AD 7520, ILSB = 1 A).

2.1.4 Allgemeine ohmsche Kettenleiter

Neben dem klassischen Verfahren der DA-Umsetzung durch Einspeisen unterschiedlichgewichteter Ströme in einen Summierwiderstand bestehen die Möglichkeiten, gleiche Ströme anverschiedenen Punkten eines Kettenleiters oder gewichtete Ströme in einen Kettenleiter einspeisen.

Einspeisen gewichteter Ströme in einen SummierwiderstandDas Grundprinzip dieses Verfahrens wurde bereits in Bild 1.2 angegeben. Für jede Stelle des Kodesist eine Konstantstromquelle In notwendig. Die Größe der Ströme wird vom Summierwiderstand RL

bzw. von der gewünschten Ausgangsspannung sowie von den Stellenwertigkeiten Pn UA = RL i =1

nIi

des verwendeten Digitalkodes bestimmt. Damit ein solcher DAU ausreichend linear arbeitet,müssen die Innenwiderstände Rin der Stromquellen sehr groß gegenüber dem SummierwiderstandRL sein. Soll z. B. der Linearitätsfehler kleiner als 1%o bleiben, so muß Rin > 1000 RL werden.

Eine wesentliche Schwäche des Verfahrens liegt in den stark unterschiedlichen Teilströmen. Da dieTeilströme durch Halbleiterschaltungen mit nahezu gleicher Struktur übertragen werden, kommt eszu stark unterschiedlichen Strombelastungen und damit zu thermischen Problemen.

Bei einem dreistelligen (1248-BCD)-DAU beträgt das Verhältnis der Ströme maximal 1 : 800entsprechend dem reziproken Verhältnis der Wertigkeiten Pn .

Damit bei Eingabe der Zahl 999 am Summierwiderstand RL = 100 Ω eine Ausgangsspannungvon UL = 999 mV entsteht, könnte z.B. die Stromquelle maximaler Wertigkeit zu IMSB = 8 mAund die mit niedrigster Wertigkeit zu ILSB = gewählt werden. 8 mA

800 = 10 A

Einspeisung gleicher Ströme in einen ohmschen KettenleiterWird ein Kettenleiter aus symmetrischen Dämpfungsgliedern (Bild 2.2) aufgebaut und sowohl amAnfang als auch am Ende mit seinem doppelten Kennwiderstand Ro abgeschlossen, so beträgt derEingangswiderstand an jedem Knotenpunkt des Kettenleiters Ro . Ein eingespeister Strom teilt sichan jedem Knoten des Kettenleiters entsprechend dem Dämpfungsfaktor a auf. Der einfachsteKettenleiter ergibt sich in Form des R-2R-Kettenleiters zur Umsetzung des Dualkodes. Er bestehtaus einer Kette gleicher Dämpfungsglieder, da das Verhältnis von zwei aufeinanderfolgendenWertigkeiten immer 2 : 1 ist.


Die analoge Ausgangsspannung erhält man hier nach

UA = In Ro Pimit

In - Speisestrom an Knotenpunkten (alle gleich), Ro - Kennwiderstand des Kettenleiters,

- Summe der eingeschalteten Wertigkeiten.Pi

Dem Vorteil der Verwendung gleicher Ströme In steht als Nachteil entgegen, daß eine große Anzahlvon Präzisionswiderständen benötigt wird. Die zulässige Toleranz dieser Widerstände richtet sichnach dem geforderten Umsetzungsfehler. Für die Innenwiderstände der Konstantstromquellengelten die gleichen Betrachtungen wie bei Einspeisung in einen Summierwiderstand.

Bei der Schaltungsbemessung (Stromgröße) ist zu beachten, daß die höchste Spannung nichtam Ausgang, sondern an inneren Knotenpunkten des Kettenleiters entsteht.

Einspeisen gewichteter Ströme in einen KettenleiterZunächst werden allgemeine Dämpfungsglieder mit dem Eingangswiderstand Ri = 2Ro betrachtet.Verbindet man solche Teilglieder zu einem Kettenleiter, so halbiert sich der Eingangswiderstandund ist damit an jedem Knotenpunkt gleich Ro (Bild 2.2). Zur Ableitung der Formeln kann mansich das n-te Dämpfungsglied an beiden Seiten mit 2Ro abgeschlossen denken (Bild 2.2 b).

Speist man in den Kettenleiter nur gleiche Ströme ein, so entstehen die notwendigen Wertigkeitendurch die vom Meßpunkt UA verschieden weit entfernten Einspeisepunkte.

Ein am Punkt Pn eingespeister Strom In bewirkt an diesem Punkt eine Spannung Un = In Ro,am Punkt Pn-1 verbleibt davon eine Spannung Un-1, die um das Dämpfungsverhältnis an desn-ten Teilgliedes kleiner ist als Un usw.

Das Dämpfungsverhältnis ist immer durch die Wertigkeiten des gewählten Kodes gegeben.Das Spannungsverhältnis an aufeinanderfolgenden Teilgliedern ergibt sich aus demreziproken Verhältnis der Wertigkeiten an den entsprechenden Einspeisepunkten.

2R n-1 2R o r o

n-1 n n+1 R R R

o2R o2R n r n r

n R

b) n-tes Teilglied mit2R abgeschlosseno

n n n

U I P

a) Kettenleiter aus symmetrischen Dämpfungsgliedern

n-1 r n+1 r n+1 rn r n r

n-1

n-1

U

P n-1 I

Bild 2.2: Ohmscher Kettenleiter

Aus dem Kettenleiter in Bild 2.2 b) erhält man für den Dämpfungsfaktor

.an = UnUn−1

= Pn−1Pn

= Rn + R&

R& mit R& = 2Rorn2Ro + rn


Damit ergibt sich der Innenwiderstand zu

R in = Ro = R*||(Rn + R*) .=R&(Rn + R&)

2R& + Rn

Sind die Dämpfung a und Kennwiderstand Ro vorgegeben, so können die Widerstände Rn und rn

ermittelt werden:

.Rn = Ro(a − 1a ) = Ro( Un

Un−1− Un−1

Un), rn = 2Ro

a + 1a − 1 = 2Ro

Un + Un−1Un − Un−1

Mit diesen beiden Formeln kann jeder Kettenleiter berechnet werden, gleichgültig ob er mitgleichen oder unterschiedlichen Strömen gespeist wird.

Allgemein haben wir folgende Zusammenhänge zwischen der Anzahl h der verschiedenenWertigkeiten, der Anzahl i der verschiedenen Teilströme und der notwendigen Anzahl k vonDämpfungsgliedern sowie der Anzahl m von Widerständen:

.k = hi − 1 und m = 2 ( h

i − 1) + 1 = 2k + 1

Die Anzahl i der Einspeiseströme in jeden Knoten muß dabei gleich sein.

Einspeisen unterschiedlich gewichteter Teilströme in einen KettenleiterDieses Verfahren stellt eine Kombination der oben beschriebenen Prinzipien dar. Dazu wird derKettenleiter mit mehreren unterschiedlich gewichteten Strömen gespeist. Wichtig dabei ist, daß dieVerhältnisse der Wertigkeiten für die verschiedenen Ströme gleich sind. Die Mehrfachnutzung dergleichen Teilglieder führt auf einen geringeren Aufwand an Präzisionswiderständen.

Beispiel: Realisierung einer Ausgangsspannung UA = 1 mV/Digit (Bild 2.3)

.Ro = 400 d I1 = 800 mV400 = 2 mA, I2 = 400 mV

400 = 1 mA

Für den dreistelligen BCD-Code genügen zwei verschiedene Dämpfungsglieder mit a1 = 4und a2 = 2,5. Es werden nur noch 11 (anstelle von 23) Widerstände benötigt. Das Verhältnisder verwendeten Ströme beträgt 1 : 2.

1 2 I I

612

P = 2P = 1 11 10 9 8 7P = 4 P = 10 P = 40 P = 100 P = 400

5 4 3 2 1 P = 8 P = 20 P = 80 P = 200 P = 800 Wertigkeiten

500 777,7 777,7 777,7 777,7 500

1,5 k 840 1,5 k 1,5 k 840

AU = 1 mV/Digit

o R = 400

12

I = 2 mA I = 1 mA

Ω

1 2 I I1 2 I I1 2 I I1 2 I I1 2 I I

Bild 2.3: Beispiel eines Kettenleiters für dreistelligen BCD-Kode (Quelle: Elektronik 1969, H.11, S.325-330)


2.1.5 Ausgangsschaltungen paralleler DA-Umsetzer

Parallele DA-Umsetzer haben typisch ein Stromsignal als Ausgang. Höchstens in Bild 2.1 c) könnteman hochohmig eine Spannung UA = 2 . R . IA abgreifen. Wird eine Ausgangsspannung gefordert,so ist im Normalfall eine Strom-Spannungs-Wandlung nötig (Bild 2.4). Meist wird diese mit einerOPV-Schaltung realisiert (virtuelle Masse am Eingang, Ausgangsspannung anpaßbar UA = - IA

. RF ).

Die Einschwingzeiten der OPV sind oft größer als die der DA-Umsetzer mit Stromausgang. Mankann dann den Strom direkt über einen niederohmigen Lastwiderstand RL (wegen Forderung Stromdirekt nach Masse) fließen lassen. Damit der DAU linear arbeitet, müssen die Innenwiderstände derStromquellen groß gegen RL sein (für Linearitätsfehler < 1 %o muß R i q > 10 3 . RL erfüllt werden).

L R A Un - Bit - DAU

A I -

+

FR

AU

n n-1 ...... 2 1b b b b

n - Bit - DAUA I

-

+

Rb b b b n n-1 ...... 2 1b b b bb b b b

Bild 2.4: Strom-Spannungs-Umsetzer

In vielen DAU-Schaltkreisen ist der Rückführwiderstand RF für die I/U-Wandlung bereits enthalten(Bild 2.5). Damit ist ein Abgleich zu den Widerständen des R-2R-Netzwerkes gegeben und eineoptimale Anpassung an das Temperaturverhalten (Gleichlauf) überhaupt erst möglich.

-

+ A A U = - R I

R

2R 2R 2R 2R 2R 2R 2R 2R

RefUR R R R R R

Bit 1 2 3 4 5 6 . . . . . . . . 10

1 µA

R = 10 k , U = 10,01 V Ref

5,01 2,51 1,26 0,02 V

B I A IMSB

LSB

AD 7520

ΩI = 1 µALSB

Bild 2.5: 10-Bit-CMOS-DAU AD 7520

Zur Erzeugung belastbarer und glitchfreier Ausgangssignale empfiehlt sich der Einsatz speziellerAusgangsschaltungen (Deglitcher-Schaltungen). Sie werden ggf. mit Hilfe externer Komponentenrealisiert. Bild 2.6 zeigt eine solche Ausgangsschaltung am Beispiel des 16-Bit-DAU AD 7546.


-

OUT

2R

2R

2R

R

R

2R

AD 7546

S

HC

ideal real

"Glitches" bei DAUz.B. 01111111 10000000

-

+

+

A4

A3

Bild 2.6: Deglitcher-Schaltung am DAU-Ausgang (Quelle: Analog Devices)

Legende zu Bild 2.6:Im Schaltkreis ist ein SPST-Schalter S (single-pole, single-throw) enthalten, der zur Realisierungder track-and-hold- bzw. sample-and-hold-Funktion genutzt wird. Der Schalter S ist technologischein spezieller CMOS-Analogschalter mit sehr kleiner Ladungsinjektion (150 fAs = 150 . 10 -15 As)und geringem Kanaldurchlaßwiderstand RON = 250 Ω.

Der Schalter S arbeitet synchron mit dem Latchsignal am Eingaberegister, d.h. der Schalteröffnet, bevor sich die Daten am Latch ändern.

Zur Realisierung der Halte-Funktion werden zwei zusätzliche Puffer-Verstärker A3 und A4

sowie ein externer Halte-Kondensator CH benötigt (Bild 2.6). Durch diese Beschaltung wirddas Zeitverhalten des DA-Wandlers zwar verschlechtert, dafür aber eine Unterdrückung vonGlitches erreicht, die sonst am DAU-Ausgang bei Datenänderungen am Eingang auftreten.

Pufferverstärker A3 entkoppelt den eigentlichen DAU-Ausgang. Er bewirkt eine nahezu konstanteImpedanz von R > 15 kΩ und lädt die Haltekapazität CH über Schalter S auf den Ausgangswert.Ohne Verstärker A3 würde eine große Lade- bzw. Entladezeit von CH auftreten. Der Verstärker A4 puffert die Spannung am Haltekondensator CH und versorgt den glitchfreien Ausgang.

Die Offsetspannungen U03 und U04 der beiden Verstärker werden am Ausgang voll wirksam. DieKapazität CH muß groß genug sein, um die Ladungsänderung infolge dieser Fehlergrößen innerhalbder Haltezeit auf weniger als 1 LSB zu begrenzen. Andererseits muß CH klein genug sein, damiteine schnelle Ladung durch A3 über den Schalter S möglich ist.

Beim Einsatz dieser Deglitcher-Schaltung sollte die Aktivierung des DAU mittels WRITE-Pulseines Prozessors ggf. über ein Monoflop verlängert werden, damit Verstärker A3 genügend Zeit hat,den neuen Wert aufzunehmen. Allerdings wird damit das Zeitverhalten des DAUs weiterverschlechtert. Die digitalen Eingangsdaten müssen stabil bleiben, solange WRITE aktiv ist. Wirdder WRITE-Pulse inaktiv, schließt Schalter S und CH wird auf den neuen Wert geladen.

Verstärker A3 muß ein Breitband-Verstärker sein, der bei kapazitiver Last stabil arbeitet. DerLadestrom für CH darf keine Glitches am Ausgang von A3 bewirken. Der Eingangsruhestrom vonA3 bewirkt einen konstanten Offset am Ausgang. Verstärker A4 muß einen kleinen Eingangs-ruhestrom (Ie < 10 nA) haben, um Spannungsänderungen am Haltekondensator CH zu vermeiden.


2.1.6 Anwenderschaltung

Eine Anwenderschaltung mit dem monolithischen 12-Bit-DAU-Schaltkreis AD 565 (Bild 2.7) zeigtim Überblick die angesprochenen Probleme und ggf. notwendige Schaltungsmaßnahmen für denordnungsgemäßen Betrieb eines DAU (Bild 2.8).

In modernen Schaltungskonzepten für monolithische DA-Umsetzer werden einige dieser Problemevermieden bzw. zumindest vermindert (vgl. Abschnitt 3).

24 23 22 21 20 19 18 17 16 15 14 13MSB LSB

+ -

10 V 19,95 k

20 k +

-

out I

8 k

9,95 k

5 k

5 k

Ref I = 0,5 mA

pnp-Schaltlogik und Pegelanpassung

3

4

6

5

11

10

9

8

12

- U

20V SPAN

10V SPAN

DAC OUT

OFF IN

CCU

REF

REF

CODE INPUT

REF

EE Power GND

OUT

IN

GND

7

Bild 2.7: 12-Bit-DA-Umsetzer AD 565 (Blockschaltung und Pinout)

Unipolarer Betrieb mit AD 565

Null einstellenAlle Bits der digitalen Eingangsgröße (Code Input) werden auf Low gesetzt. Nun wird über denNull-Trimmer R1 der Ausgang des OPV auf Null eingestellt (ULSB = 2,44 mV). Ist ein Abgleich desNull-Offsets nicht notwendig, so wird Pin 8 mit Pin 12 (GND) verbunden.

Verstärkung einstellenAlle Eingangsbits werden auf High-Pegel gelegt und nun die Verstärkung mit Trimmer R2 = 100 Ωeingestellt, bis am Ausgang 9,9976 V auftreten (10 V - 1 LSB). Wird ULSB = 2,5 mV und damit UOUT = 10,2375 V gewünscht, so muß ein zusätzlicher WiderstandRS = 120 Ω von Pin 10 zum OPV-Ausgang geschaltet werden.

Für den Ausgangsstrom IOUT gilt (vgl. Bild 2.7).IOUT = 4 IRef x CODE [ 2 mA


Bipolarer Betrieb mit AD 565Für bipolaren Betrieb wird Pin 8 über einen Einstellregler Ri = 100 Ω mit Pin 4 verbunden. Es sindAusgangsspannungen ± 5 V (Pin 10) oder ±10 V (Pin 11) wählbar.

Digitale Eingabeschaltung für AD 565Der Umschaltpunkt der Digitaleingänge (Bit 1, ..., Bit 12) liegt typisch bei 1,4 V und ist nicht vonder Versorgungsspannung abhängig.

Damit ist ein einfaches Interface zu +5 V-Logiksystemen (TTL, CMOS) realisierbar. Für dieDigitaleingänge wird bei Bedarf eine Schutzschaltung nach Bild 2.8 empfohlen.

+15V

-15 V

10 pF

-

+

3 k

0 ... 10 V

10

9

12 5

24 23 22

12

13

4

6

+15 V

-15 V

50 k100 k

100100

8

AD 565

12-Bit-DAU

Code Input CC UEE-U

Offset-Korrektur

1R

2R

Verstärkungs-einstellung

30 k

5 pF D

zu AD565Bit

Eingangsschutzschaltung

7 3

Bild 2.8: Unipolarer Betrieb mit 12-Bit-DA-Umsetzer AD 565

An dieser Stelle wurde bewußt ein einfacher DA-Umsetzer gewählt, um die Beschaltungsproblemefür den praktischen Einsatz anzudeuten. Sie treten grundsätzlich auch bei modernen Realisierungenauf. Vereinfachungen für den Anwender ergeben sich, wenn der Ausgangsverstärker mitintegriertist und das digitale Interface komfortabler gestaltet ist (vgl. Abschnitt 3).


2.2 DAU nach dem Segmentierverfahren 2.2.1 Ziel und Bedeutung der Segmentiertechnik

Bei der Realisierung von DA-Umsetzern nach dem Parallelverfahren unter Verwendung vonWiderstandskettenleitern scheint eine technologisch bedingte Grenze bei etwa 12- bis 16-bit-DAUerreicht (Abgleichmöglichkeiten und -aufwand, Stabilität der Widerstandsmaterialien). Tafel 2.1gibt einen Überblick über die Kennwerte von Widerständen.

20 00020 000500 - 10001000 - 2000 Kohleschichtwiderstände

widerstandsnetzwerke200 - 2000500 - 1000 5 - 50 50 - 100 Abgeglichene Dünnfilm-

widerstände (RN55E)200 - 2000500 - 10005 - 5050 - 100 Diskrete Dünnfilm-

Kleinstdünnfilmwiderstände200 - 600200 - 6003 - 1020 - 60 Laserabgeglichene

100 - 400200 - 4002 - 620 - 60 Dünnfilmwiderstände

dünnfilmwiderstände25 - 5025 - 503 - 5 5 - 15 Gedruckte Spezial- 15 - 40251,53 Filmwiderstände

drahtwiderstände10 - 3015 - 501 - 22 Industrielle Präzisions-

Drahtwiderstände1 - 5 2 - 5 0,5 1 Laborgewickelte

in ppmin ppmin ppmin ppm

pro Jahrkoeffizientenkoeffizient Widerstandsverhältnisse pro Jahr Temperatur-Temperatur- Widerstandstyp

Typische Drift derTypische DriftVerhältnis derAbsoluter

Tafel 2.1: Stabilität von Widerständen im Vergleich

Ein Vergleich mit den LSB-Werten hochauflösender DA-Umsetzer zeigt, daß die Anforderungenan die Kennwerte extrem hoch sind, insbesondere für Schaltungsintegration (Tafel 2.2).

Nur hochwertige Widerstände mit einer Langzeitdrift unter 50 ppm pro Jahr genügen denAnforderungen hochauflösender DA-Wandler mit mehr als 14 Bit.

Mittels Laserabgleich können zwar die Genauigkeitsanforderungen für 16 - 18 Bit Auflösungerreicht werden, allerdings können keine Angaben über Langzeitdriften gemacht werden.

Besonders hoch sind die Anforderungen an den MSB-Widerstand des Kettenleiter-Netzwerkes. Derdurch ihn festgelegte Strom muß die Toleranz von einhalten. Ist das nicht der Fall, verliert! 1

2 LSBder DA-Umsetzer an Genauigkeit, Monotonie, differentieller und integraler Linearität. Er erfülltdann nicht mehr die Spezifikationen eines n-Bit-Umsetzers und kann ggf. nur noch als(n-1)-Bit-DA- Umsetzer verwendet werden.


0,06 0,00000616.777.21624 0,12 0,000012 8.388.60823 0,24 0,000024 4.194.30422 0,48 0,000048 2.097.15221 0,95 0,000095 1.048.57620 1,91 0,000191 524.288 19 3,81 0,000381 262.144 18 7,63 0,000763 131.072 17 15,26 0,001526 65.536 16 30,52 0,003052 32.768 15 61,04 0,006104 16.384 14 122,07 0,012207 8.199 13 244,14 0,024414 4.096 12 488,28 0,048828 2.04811 976,56 0,097656 1.02410 1.953,13 0,195313 512 9 3.906,25 0,390625 256 8 7.812,5 0,78125 128 7 15.625 1,5625 64 6 31.250 3,12532 5 62.500 6,2516 4 125.000 12,5 8 3 250.000 25 4 2 500.000 50 2 1

in ppm (10 -6 )in Prozent (%)2 nnGröße des LSB bzgl. EndwertAuflösung

Tafel 2.2: Auflösung und Genauigkeit von Wandlerbausteinen

Andererseits gibt es zahlreiche Anwendungen, für die zwar hochauflösende und schnelle DAU mitgarantierter Monotonie, nicht aber mit äquivalenter Genauigkeit gefordert werden, z. B. bei derFeinsteuerung von Temperaturen (Kristallzüchtung) oder in Positioniersystemen.

Monotonie und somit kleine DNL werden u.a. gefordert, um eine gleichförmige Steuerung imgesamten Aussteuerbereich zu gewährleisten und um Instabilitäten beim Einsatz von DAU inrückgekoppelten Systemen zu vermeiden.

Zur Realisierung schneller hochauflösender DAU wird häufig das Verfahren der Segmentierung desWandlerbereiches verwendet (Parallel-Seriell-Wandler). Dieses Verfahren hilft, die erforderlicheMonotonie des DAU zu sichern. Gleichzeitig werden dabei die Anforderungen an die Genauigkeitund Stabilität der Widerstandswerte reduziert.

Genauigkeit, integrale Nichtlinearität des DAU und die dafür notwendigen Anforderungen anToleranz, Gleichlauf und Drift der Bauelementewerte werden nicht verbessert.

Auf dem Markt werden u.a. DA-Wandler mit Stromsegmentierung, Spannungsegmentierung undsogenannter MSB-Segmentierung mit Einzelwiderständen angeboten. Diese drei Prinzipien werdennachfolgend näher untersucht.


2.2.2 Strom-Segmentierverfahren

Bild 2.9 zeigt einen 12-Bit-DAU nach dem Strom-Segmentierverfahren. Die 212 = 4096 möglichenAusgangspegel werden aus 8 identischen Segmenten mit je 512 Stromstufen gebildet.

Die 512 Stromstufen werden von einem 9-Bit-DAU mit Kettenleiter (Standardtechnologie)erzeugt, die acht gleichen Stromquellen erzeugen die Ströme I1 , ..., I8 für jedes Segment.

R R

A

B I

I

+ -

Ref R Ref +U

Referenzverstärker

Segmentstrom - Generator

R R R R R R R 2

8 7 6 5 4 3 2 1 I I I I I I I I

Vorspannungen(U ) Bias

2R 2R 2R 2R 2RR R R R

2R

16x 8x 4x 2x 1x 1x

- U

MSB

9 - Bit - DAU

4 5 . . . 12B B B LSB

1 U

2 U

Segment - Dekodierer

1 2 3 B B B

2x

8 4 2 1 1

Bild 2.9: 12-Bit-DA-Umsetzer mit Stromsegmentierung (AM 6012)

Der Ausgangsstrom IOUT (IA bzw. IB ) für die 8 Segmente kann wie folgt dargestellt werden, dabeisteht D9 < 1 für den Anteil des 9-Bit-DAU:

Segment S 0: IOUT = D 9 I1 mit IOUT max = 2n−1 + 2n−2 + ... + 20

2n I1 = 511512 I1

Segment S 1: IOUT = I1 + D9 I2

Segment S 2: IOUT = I1 + I2 + D9 I3

.

.

.Segment S 7: .IOUT = I1 + I2 + ... + I7 + D9 I8

Bei jeder Erhöhung der digitalen Eingangsgröße vergrößert sich der Ausgangsstrom,insbesondere auch an den kritischen Stellen der Segmentumschaltung.

Monotonie und differentielle Linearität DNL des hochauflösenden DA-Umsetzers sind durchdieses Verfahren gesichert, solange auch der 9-Bit-DAU diese Anforderungen erfüllt.


Dabei ist wesentlich, daß die Segmentiertechnik hilft, die erforderliche Monotonie des Wandlers zugewährleisten. Die Genauigkeit bzw. integrale Nichtlinearität des DAU und die dafür gestelltenAnforderungen an Toleranz, Gleichlauf und Drift der Bauelementewerte werden nicht verbessert.

Der monolithische 12-Bit-DA-Umsetzer AM 6012 von Advanced Micro Devices ist ein schnellerUmsetzer und garantiert Monotonie und differentielle Nichtlinearität (DNL < 0,012 %) über denvollen Temperaturbereich. Er verwendet nur 24 Widerstände mit einer Toleranz von R [ 0, 4%(diffundierte Widerstände ohne nachträglichen Abgleich). Dagegen benötigt ein 12-Bit-DAU mitR-2R-Netzwerk 27 Widerstände mit einer Toleranz von .R [ 0, 05 %

Dieses Strom-Segmentierverfahren bietet keine absolute Genauigkeit, wenn nicht die achtStromquellen I1 , ..., I8 auf gleiche Absolutwerte abgeglichen werden.

2.2.3 MSB-Segmentierung mit Einzelwiderständen

Das Prinzip dieser Segmentierung wird am Beispiel eines 16-Bit-DAU gezeigt (Bild 2.10). Die vierhöchstwertigen Bits der Digitalzahl Z werden von den restlichen 12 Bits getrennt (segmentiert) undmit 15 gleichen Widerständen R1 = ... = R15 = R dekodiert. Damit erfolgt eine lineare Wichtung dervier hochwertigen Bitstellen (die Umsetzerkennlinie besitzt 15 Treppenstufen).

Die beiden Analogwerte AH (4) und AL (12) werden summiert. Auf diese Weise wird jedeTreppenstufe des analogen H-Teils AH in (212 - 1) zusätzliche Stufen unterteilt und es ergibtsich eine Auflösung von 16 bit für die DA-Umsetzung.

12-Bit-DAU ( R-2R-Netzwerk )

R R 1 2 14 R 15 R

Dekodierlogik

0 15 . . . . . . .

1 2 3 4MSB Bit 5 ... 16 ( LSB )

F R

A I

Ref U

1

B I

Bild 2.10: MSB-Segmentierung mit gleichen Widerständen für 16-Bit-DAU (MP 7636)

Jeder der 15 linear gestaffelten Widerstände R zur Umsetzung der vier höchstwertigen Bits trägtnur mit des Aussteuerbereiches Uamax = URef zum Ausgangssignal des DAU bei. Damit reduziert1

16sich die Anforderung an die Toleranz des MSB-Widerstandes auf DasRMSB [ 2, 4.10−4

entspricht der Anforderung eines 12-bit-DAU (1 LSB , vgl. auch Tafel 2.2)..= 2, 4 . 10 −4


2.2.4 Spannungs-Segmentierverfahren

Bild 2.11 zeigt die Prinzipschaltung eines 16-Bit-DAU mit Spannungssegmentierung (AD 7546).Eine Referenzspannung URef erzeugt über einer Kette von 16 gleichwertigen Widerständen N = 16gleiche Spannungssegmente S0 , ..., S15 , d. h. die Folge der Segmentspannungen ist in sich monoton.Die 4 MSB der digitalen Eingangsgröße (Datenwort) werden dekodiert, um ein Spannungssegmentauszuwählen. Die entsprechende Segmentspannung wird an die folgende Wandlerstufe geführt undwirkt für diese als Referenzspannung. Die unteren 12 Bit steuern diese nachfolgende Wandlerstufedirekt, hier einen 12-Bit-DAU mit R-2R-Netzwerk im Spannungsmode.

Für die Ausgangsspannung UOUT der Schaltung nach Bild 2.11 gilt

UOUT = Uy + D12 ( Ux - Uy ) .

Darin steht D12 < 1 für den 12-Bit-Anteil des 16-Bit-Datenwortes. Uy entspricht dabei der kleinerenund Ux der größeren Spannung an dem durch die 4 MSB ausgewählten Segmentwiderstand. Damitwerden die 65.536 möglichen Ausgangswerte des 16-Bit-DAU aus genau 16 Segmenten zu je 4096Werten gebildet. Da die Folge der einzelnen Spannungswerte entlang der Widerstandskette mitSicherheit monoton ist, bestimmen die Widerstände des R-2R-Netzwerkes im 12-Bit-DAU dieMonotonie des DA-Wandlers innerhalb des entsprechenden Segments. Die notwendige Genauigkeitder Widerstandswerte und ihr Gleichlauf sind 16 mal kleiner als bei einem 16-Bit-DAU nach demParallelverfahren.

::::

16

15

14

13

S

S

S

S

0

1

2

S

S

S

R

R

R

R

R

+

-

-

+

Ref- U

Ref+U

Si U

Si+1 USi+1 off 1 U + U

Si off 2 U + U

x U

y U

12 - Bit - DAU

Spannungsschaltermit

OPV 1

OPV 2

OUT U

OUT y 12 x y U = U + D ( U - U )

Bild 2.11: 16-Bit-DAU mit Spannungssegmentierung (AD 7546)

Kennwerte für AD 7546 (Quelle: Fa. Analog Devices):

, , , DNL [ ! 14 LSB NL [ ! 0, 003 % . . . 0, 01 %

Einschwingzeit auf ,tS [ 3 s ! 12 LSB

.Pv max [ 120 mW


Die Kenngrößen der Pufferverstärker (Eingangsströme, Leerlaufverstärkung, Offsetspannungen)beeinflussen ebenfalls die relative Genauigkeit des DA-Wandlers mit Spannungssegmentierung.

Beispiel:Ein Eingangsstrom Ie = 5 nA erzeugt eine differentielle Nichtlinearität und eineDNL [ 1

10 LSBintegrale Nichtlinearität .NL [ 7

10 LSB (1 LSB .= 122 V fur URef = ! 4 V )

Die Offsetspannungen der beiden OPV können an den Segmentübergängen eine große differentielleNichtlinearität bewirken, wenn zwischen zwei Segmentwiderständen umgeschalten wird:

.UOUT& = (1 − 2−12 ) .(Uo2 − Uo1)

Um das zu vermeiden, wird die Zuordnung der Pufferverstärker bei jeder Umschaltungzwischen Segmenten vertauscht. Damit wird auch an diesen Umschaltpunkten nur ein Beitragvon zur differentiellen Nichtlinearität geleistet (vgl. Bild 2.12).UOUT

& = ! 2−12(Uo1 − Uo2)

Anforderungen an Widerstandskette Die Anforderung an die Widerstandskette (Genauigkeit, Gleichlauf, TK) ist meistens kritisch fürden Übergang am MSB (011 ... 111 100 ... 000). Ist das MSB-Gewicht um nur 0,0015 % zubdklein, ist der 16-Bit-DA-Umsetzer nicht mehr monoton !

Tafel 2.3 zeigt die resultierenden Anforderungen an die Widerstände bei 16-Bit-Auflösung mitR-2R-Kettenleiter bzw. mit segmentiertem (4-Bit +12-Bit)-DAU.

± 2 ppm /grd ± 0,024 % mit Segmentiertechnik± 0,127 ppm /grd± 0,0015 %mit R-2R-Netzwerk

DNL [ ! 1LSB bei T = 60 C− 1 LSB [ DNL [ +1 LSBzulässiger TK fürGenauigkeit (Abgleich) für16-Bit-DAU

Tafel 2.3: Anforderungen an Widerstandstoleranz und Temperaturkoeffizient bei 16-Bit-DAU

Die integrale Nichtlinearität NL wird bei DAU nach dem Spannungssegmentierverfahren durch dieGenauigkeit der Widerstandskette bestimmt. Ist diese Widerstandskette perfekt getrimmt, d.h. alleSegmentspannungen sind exakt gleich, dann verbleibt nur noch eine Nichtlinearität infolge derDifferenz der Verstärkeroffsetspannungen NL = U01 - U02 in jedem Segment (vgl. auch Bild 2.13).

Dieser Verstärkungsfehler kann durch Offset-Korrektur an einem OPV eliminiert werden.

Der Eingangsstrom IBias am nichtinvertierenden OPV-Eingang beeinflußt sowohl die differentielleNichtlinearität DNL als auch die relative Genauigkeit bzw. die Nichtlinearität NL der Schaltung.Nach Herstellerangaben gilt:

,DNL [ 1416

IB RS1 LSB mit RS = 2 k (typ.)

.NL [ 152

IB RS1 LSB , 1 LSB =

URef+ − URef

−

2n


Zum Einfluß der OffsetspannungenDer Einfluß der Offsetspannungen der beiden Verstärker OPV 1 und OPV 2 kann insbesondere anden Segmentgrenzen zu einer großen differentiellen Nichtlinearität führen. Das wird nachfolgendam Beispiel des Überganges zwischen Segment S0 und Segment S1 gezeigt.

Si+1 U

Si U +

-

+

-

x U

U 12 - Bit - DAUA y 12 x y U = U + D ( U - U )

OPV 2

OPV 1y

S 1

S 2

S 2

S 1

Bild 2.12: Zum Einfluß der Offsetspannungen bei Spannungssegmentierung

Segment S0 : Maximalwert Ux = US1 + Uo1 , Uy = US0 + Uo2

UA0 = US0 + Uo2 + (1- 2-12 ) . [US1 - US0 + Uo1 - Uo2 ] mit D12max = (1 - 2-12 )

= US1 + Uo1 - 2-12 [(US1 - US0 ) + (Uo1 - Uo2 )].

Die Offsetspannungen bewirken am Segmentende S0 einen Anteil in der Ausgangsspannung von

UA0 off = Uo1 - 2-12 (Uo1 - Uo2 ).

Segment S1 : MinimalwertUx = US2 + Uo1 , Uy = US1 + Uo2

UA1 = Uy = US1 + Uo2 wegen D12min = 0.

Der Anteil der Offsetspannungen am Beginn des Segmentes S1 im Ausgangssignal beträgt damit

UA1 off = Uo2 .

Beim Übergang zwischen den beiden Segmenten entsteht eine Spannungsänderung von

.UAS = (UA1 min − UA0 max ) = 2−12 (US1 − US0) + (1 − 2−12 ) . (Uo2 − Uo1)

Der Fehleranteil im Ausgangssignal infolge der Offsetspannungen ist relativ groß und beträgt

.UASoff = (1 − 2−12 ) . (Uo2 − Uo1)

Zur Sicherung der Monotonie des 16-Bit-DAU bestehen damit extreme( UAoff < 1 LSB)Anforderungen an die zulässige Größe der Offsetspannungen der verwendeten OPV. Beieiner Referenzspannung URef = 10 V gilt für das LSB-Äquivalent ULSB = 10 . 2-16 V = 152 µV.

Wird bei jeder Segmentumschaltung auch die Zuordnung der beiden Pufferverstärker vertauscht(Schalter in Bild 2.12), so können diese Anforderungen drastisch reduziert werden.


Es gilt nun:

Segment 1: MinimalwertUx = US2 + Uo2 , Uy = US1 + Uo1 (Änderung der OPV-Zuordnung)

UA1 = Uy = US1 + Uo1 wegen D12min = 0.

Der Anteil der Offsetspannungen am Beginn des Segmentes S1 im Ausgangssignal beträgt damit

UA1 off = Uo1 .

Beim Übergang zwischen den beiden Segmenten entsteht jetzt eine Spannungsänderung von

. UAS = (UA1 min − UA0 max) = 2−12 (US1 − US0) + 2−12 (Uo1 − Uo2)

Der Fehleranteil im Ausgangssignal infolge der Offsetspannungen beträgt damit nur noch

.UASoff = 2−12 (Uo1 − Uo2)

Die Monotonie des 16-Bit-DAU läßt sich nun relativ einfach erreichen, da für die Differenzder Offsetspannungen nur noch Uo1 - Uo2 < 2 - 4 . 10 V = 625 mV einzuhalten ist.

Segment 0 Segment 1 Segment 2Z

DA U

3

2

1

0

U

U

U

U

ideal

real

Aoff U

Monotonie für U < U Aoff Segment

∆

∆

Bild 2.13: Übertragungskennlinie für DAU mit Spannungssegmentierung (AD 7546)

International verbreitete Typen hochauflösender DAU mit Segmentierverfahren sind weiter:

Micro Power System MP 7614, MP 7616 - multiplizierende CMOS-DAU, Harris HI-DAC 16, Burr-Brown DAC 701/703 - 16-Bit-Auflösung, 14-Bit-Monotonie, pinkompatibel zu den

früheren Hybridmodulen DAC 71, DAC 72.


2.3 Serielle DA-Umsetzer

Bei DA-Umsetzung mit seriellem Wirkprinzip wird die Digitalzahl Z als serielle Impulsfolgebereitgestellt. Jedem Impuls wird ein Elementargewicht q = 2-n URef = 1 LSB . URef zugeordnet.

Die Summation der gewichteten Teilgrößen ergibt die Ausgangsgröße. Die Annäherung anden Endwert erfolgt in Form einer Treppenkurve.

Dieses serielle Verfahren ist prinzipbedingt das langsamste aller Umsetzungsverfahren, führt aberauf relativ einfache technische Realisierungen. Ein wesentlicher Nachteil für viele Anwendungenist die starke Schwankung der Umsetzzeit in Abhängigkeit von der Größe der Digitalzahl Z.

Werden außer dem Elementarnormal q weitere Vielfachnormale ki q verwendet, so kann mandie Umsetzzeit wesentlich verringern (Serien-Parallel-DA-Umsetzung).

2.3.1 Shannon-Dekoder als DAU

Eine der ältesten Anordnung zur seriellen DA-Umsetzung ist der Shannon-Dekoder (Bild 2.14 a),der im zeitlichen Ablauf der Umsetzung die Teilwirkung der einzelnen Stellen der Digitalzahl Z schrittweise so reduziert, daß die zuerst ankommende Binärstelle im Ausgangswert XA das LSBrepräsentiert.

C U

S2S1kI

3 R

2 R

A U +

-

U

b)

C U

S2S1kI

1 R3 R

2 R

A U +

-

U

C

a)

1 C 2 C

Bild 2.14: Serielle DAU mit Gewichtung von Ladungen

Legende zu Bild 2.14 a)Der Bit-Takt T zur Ansteuerung der Schalter S1 und S2 wird in zwei gleiche Teile T1 = T2 = 0,5 . Tunterteilt. Schalter S1 wird in der ersten Hälfte T1 geschlossen (wenn das aktuelle Bit den Wert 1hat) und bleibt in der zweiten Takthälfte immer geöffnet. Schalter S2 wird periodisch während T1

geöffnet und in der zweiten Takthälfte T2 geschlossen.

Damit wird bei geschlossenem Schalter S1 der Kondensator C1 mit konstantem Strom IK

zeitlinear aufgeladen und danach bei geschlossenem Schalter S2 über Widerstand R1 wiederentladen (exponentieller Zeitverlauf). Die Zeitkonstante des RC-Gliedes ist so bemessen, daßsich die Spannung UC in jeder Takthälfte genau um den Faktor 2 verringert: .0, 7 R1C = 1

2 T

In der Praxis hat sich dieser Umsetzer wegen seiner Toleranzprobleme und der erforderlichenspeziellen Kodierungsform (LSB zuerst) nicht durchgesetzt.


2.3.2 DAU mit SC-Netzwerken

Moderne Weiterentwicklungen der zeitabhängigen Gewichtung von Ladungen arbeiten mit densogenannten Schalter-Kondensator-Netzwerken (SC-Networks, switched capacitor networks) inCMOS-Technik. Die toleranzempfindliche exponentielle Entladung um den Faktor 2 mit Hilfeeines RC-Gliedes wird dabei umgangen. Eine einfache Prinziplösung erhält man, indem an den Schalter S2 anstelle des Widerstandes R1 einzweiter Kondensator C2 angeschlossen wird (Bild 2.14 b). Beim Schließen von Schalter S2 teiltsich die vorher auf C1 zwischengespeicherte Ladung Q1 auf beide Kondensatoren im Verhältnis derKapazitätswerte auf. Die Spannung UC halbiert sich, wenn beide Kapazitätswerte gleich sind.

2.4 Indirekte DA-Umsetzer

Bei der indirekten Digital-Analog-Umsetzung wird das digitale Eingangssignal Z zunächst in einZwischensignal (meist Pulsbreite, Pulsdichte bzw. Frequenz) umgesetzt. Dieses Zwischensignalwird durch Mittelwertbildung (serielles Verfahren) in das eigentliche Ausgangssignal umgesetzt.

Verfahrensbedingt sind Monotonie und Linearität sichergestellt. Damit sind indirekte DAUprizipiell für hohe Auflösung einsetzbar.

Der Vorteil dieser Verfahren besteht vor allem darin, daß wesentlich weniger hochgenaue analogeKomponenten benötigt werden als bei allen anderen Verfahren. Das Zwischensignal wird typischvon einer digitalen Schaltung erzeugt. Grundsätzlich zählen die meisten indirekten Verfahren zurseriellen DA-Umsetzung, es sind damit Verfahren mit relativ großen Umsetzzeiten (ms ... s). ZurZeit erlangen diese Verfahren wegen verschiedener aktueller Schaltkreise in Form von sogenanntenSigma-Delta-Umsetzern und PBM-DAU wieder zunehmende Bedeutung.

2.4.1 DAU nach dem Zählverfahren

Die Umsetzung eines Digitalwertes Z in ein PBM-Signal gelingt mit zwei Rückwärtszählern,RS-Flipflop, Analogschalter und einem Tiefpaß zur Mittelwertbildung (Bild 2.15). Meist ist ausBelastungsgründen ein zusätzlicher Impedanzwandler am Ausgang notwendig.

R

S C

TQ

Ref

Ref- U

+ U

Rückwärtszähler 2

(Master) Rückwärtszähler 1

(Slave)

Takt

HalteregisterÜbernahme

RS-Flipflop

B

A

D

Eingangssignal Z n

Analogschalter

Tiefpaß(Mittelwert)

Impedanzwandler

+

-A U

C

Bild 2.15: Serieller DA-Umsetzer nach dem Zählverfahren


Legende zu Bild 2.15:Zähler 1 (Master) wird auf die maximale Zählkapazität (256 Taktperioden bei 8-Bit-DAU) gesetztund liefert bei jedem Durchlauf dieser Zählerkapazität einen Impuls maximaler Breite (Zählzyklus).Zähler 2 (Slave) wird auf die Digitalzahl Z eingestellt und liefert so eine Pulsbreite proportionalzum Digitalwert Z (Bild 2.16). Dieses pulsbreitenmodulierte Signal (PBM) steuert über das RS-Flipflop den Analogschalter. Anseinem Ausgang (Meßpunkt D) entsteht ein pulsbreitenmoduliertes Signal mit hochgenauerAmplitude ( ). Der nachfolgende Tiefpaß übernimmt die Mittelwertbildung.!URef

Die (quasi-)analoge Ausgangsspannung ist proportional zur Impulsbreite und damit auch zurDigitalzahl Z.

+ U

- U

Ref

Ref

D

Q

B

A

Bild 2.16: Zeitverläufe bei DA-Umsetzung nach dem Zählverfahren

Der entscheidende Nachteil aller serieller Verfahren im Vergleich zu anderen Umsetzungsverfahrenist der hohe Zeitbedarf für die DA-Umsetzung.

Beispiel:Bei einer seriellen 12-Bit-Wandlung mit der Taktfrequenz fT = 4 MHz ist bereits eine ZykluszeittZ 1 ms notwendig (0 ... 4095). Die Wiederholfrequenz des PBM-Signals (Abtastrate) ist damitlkleiner als 1000/s. Wird vorausgesetzt, daß für die Mittelwertbildung jede Periode des Eingangssignals mindestens100 mal abgetastet werden muß, so kann der DA-Umsetzer höchstens alle 100 ms (10 Hz) einenneuen Digitalwert aufnehmen und umsetzen.

Ein weiteres Problem bereitet bei der technischen Realisierung auch noch das Analogfilter(Tiefpaß). Seine Zeitkonstante muß groß genug bemessen werden

.= R C >> tZ = 1fZ

Für die meisten Anwendungen muß ein Filter hoher Ordnung realisiert werden (Aufwand).


2.4.2 Indirekte DAU durch Überabtastung

Mit wachsendem Integrationsgrad integrierter Schaltungen wird es immer ökonomischer, genaueanaloge Funktionen durch Methoden der Digitalen Signalverarbeitung (DSV, DSP) zu ersetzen.Ein aktuelles Beispiel dafür ist die Anwendung des Prinzips der Überabtastung (Oversampling)verbunden mit einer Rauschformung (noise shaping) zur Realisierung von AD- und DA-Umsetzernvorzugsweise für den Audiobereich. Entsprechende Schaltkreise und Baugruppen sind unter derBezeichnung Sigma-Delta-Umsetzer (Σ-∆-Umsetzer) auf dem Markt. Grundsätzlich läßt sich das Prinzip dieser DA-Umsetzer am Beispiel eines Pulsdichte-Umsetzersbzw. Deltaverta-Dekoders ableiten. Dabei wird ein pulsdichte-moduliertes Signal auf einenanalogen Tiefpaß gegeben, der ein dem Mittelwert dieser Pulsdichtefunktion entsprechendesAnalogsignal erzeugt (Bild 2.17).

D

Ref U

Daten

Takt

Analog-schalter

aktiverTiefpaß

analogerAusgang

C

TQ

Takt

Daten

Analogsignal(stark vergrößert)

Bild 2.17: DA-Umsetzung eines PBM-Signals (Deltaverta-Dekoder)

Bild 2.18 zeigt das Flußbild eines ausgeführten 16-Bit-CMOS-Stereo-DAU (Sigma-Delta-DAU).Die 16-Bit-Eingangsgröße wird über einen seriellen I2C-Bus an den Eingang geführt. In den beidenDigitalfilterstufen (Überabtastfilter) wird die ursprüngliche Abtastrate fS = 44,1 kHz der seriellenSchnittstelle um den Faktor 256 erhöht auf fS* = 256 . fS = 256 . 44,1 kHz = 11,2896 MHz. Mitweiteren digitalen FIR-Filterstufen erfolgt dann die Kodeumsetzung, dabei wird die Wortlängewieder auf ein Bit reduziert.

Der 1-Bit-DAU entspricht einem Schalter und erzeugt die URef - Amplitude der Impulse.Wegen der hohen Abtastrate wird zur Mittelwertbildung nur ein relativ einfaches Analogfilter(z. B. Butterworth-Filter 3. Ordnung) mit einer Grenzfrequenz fg = 60 kHz benötigt.

serielles Interface

Überabtastfilter(2-stufig)

Kode-Umsetzer(FIR-Filter)

1-Bit-DAU Analog-filter AZ

f = 44,1 kHz SS256 fFIR-Tiefpaß mit

ROM, RAM, MUL (Bandbreite 20 kHz)

I C-Bus2gf = 60 kHz

Bild 2.18: Flußbild eines DAU mit Überabtastung (oversampling)


2.4.3 Erhöhung der Auflösung bei DAU durch Abschneidefehler-Rückkopplung

Bei vielen Anwendungen stehen am Ausgang der digitalen Signalverarbeitungseinheit DSV mehrBit zur Verfügung, als zur Wandlung in den Analogbereich benötigt werden. Man kann den für dieUmsetzung nicht verwendeten niederwertigen Teil ZL des binären Ausgangswortes Z abschneidenund zum nächsten Datenwert addieren. Diese sogenannte Abschneidefehler- Rückkopplung bewirkteine Wichtung des Quantisierungsrauschens (Rauschformung, noise shaping; vgl. auch Σ−∆-ADU),was zur Erhöhung des Signal-/Rauschverhältnisses S/R und somit auch der Auflösung des DAUführt. Bei einer Abtastung mit der doppelten maximalen Signalfrequenz (Nyquist- Frequenz) bei nBit Auflösung gilt S/R = (6,02 . n + 1,76) dB.

Bei jeder Verdopplung der Abtastfrequenz wird das S/R-Verhältnis um etwa 6 dB angehoben,was einer um 1 Bit erhöhten Auflösung entspricht.

Bei einer Rückkopplung 1. Ordnung hat die Rauschleistung im Frequenzbereich einen Verlauf derForm Rm = 2 . Ro (1- cos 2 . π . f . To ) mit Minima bei f = 0 und f = fa und einem Maximum bei derhalben Abtastfrequenz (Bild 2.19). Bei entsprechend hoher Überabtastung (fa > 8 . fg ) kannf = 1

2 faso ein Teil der Rauschleistung aus der Bandbreite des Tiefpaßfilters herausgedrängt werden. DasS/R-Verhältnis und damit auch die Auflösung des Umsetzers werden vergrößert.Dieser Effekt der Rauschformung läßt sich noch weiter verstärken, wenn die Rückkopplung überein digitales Rückgewinnungs-Filter höherer Ordnung erfolgt. Dieses Filter glättet (interpoliert)Sprünge zwischen den Stufen, was einer Unterdrückung unerwünschter Spektralanteile desFrequenzbandes entspricht. So können Umsetzer geringer bis mittlerer Auflösung durchaus dieS/R-Verhältnisse von hochauflösenden Präzisionswandlern erreichen. Simulationen haben gezeigt,daß sich mit einem Digitalfilter 4. 0rdnung in der Rückkopplung bei 16-facher Überabtastung etwa12 Bit gewinnen bzw. einsparen lassen.

1 20 f a 1

2 f af =g f a

1

2R mRo Gewinn Gos

Rm

Abtastfrequenz

Rauschen ohne Rückkopplung

2 (1- cos 2 f T ) o π

Bandbreite desRückkopplungs-Tiefpaßfilters

To

zum DA-Umsetzervon DSV Addierer

Z (k)L

Z(k) Z*(k)

Z (k -1) L

R - ohne Rückkopplung oR - mit Rückkopplungm

Digitalfilter

Filter 1. Ordnung

Filter höherer Ordnung

Bild 2.19: Prinzip zur Erhöhung der Auflösung bei DAU durch Abschneidefehler-Rückkopplung


2.5 Gleitkomma-DA-Umsetzer

Die heute gebräuchlichen DA-Umsetzer wandeln ganze Zahlen (Integer) in Analogwerte um. Dabeiwird jeweils eine diskrete Zahl Z einem ganzen Abschnitt des analogen Wertebereiches zugeordnet.Die Umsetzerkennlinie ist eine Treppenkurve; die Stufenhöhe zwischen benachbarten Werten ist imIdealfall immer gleich 1 LSB. Der absolute Quantisierungsfehler xf ist so im gesamten Umsetzer-bereich nahezu konstant. Der Maximalwert ist gleich der halben Stufenhöhe und tritt stets! 1

2 LSBam Ende des zugeordneten Bereiches der analogen Größe auf. Bei kleinen Ausgangswerten wird erim Verhältnis zur Eingangsgröße leicht unzulässig groß, während er bei großen Werten kaum nochins Gewicht fällt.

Der relative Quantisierungsfehler ist definiert als der auf den aktuell umgesetzten Wert bezogeneabsolute Fehler. Tafel 2.4 zeigt die relativen Quantisierungsfehler eines DA-Umsetzers, der dendiskreten Zahlenbereich 0 ... 100 in einen kontinuierlichen Analogbereich 0 ... 100 umsetzt. Offensichtlich haben Integer-Umsetzer für kleine umzusetzende Werte unbefriedigendes Verhalten,wenn es auf den relativen Fehler ankommt. In diesen Fällen sollte besser der relative und nicht derabsolute Quantisierungsfehler des DAU konstant sein. Dazu darf die Stufenhöhe nicht konstantsein, sondern muß sich dem Ausgabewert anpassen (Bild 2.20).

12345678

10

12

20

18

16

14

24

28

32

1 2 3 4 5 6 7 8 9 10 12 14 16 20 24 28 32 40

Zahl

enbe

reic

h

analoger Wertebereich

Integer-Kennlinie

Gleitkomma-Kennlinie

x f

1

2

- 1

- 2 absoluter Quantisierungsfehler

Gleitkomma-DAUInteger-DAULSB

Bild 2.20: Kennlinie und absoluter Quantisierungsfehler eines Gleitkomma-DA-Umsetzers


50 % 110 % 5xf = 0,5 % = 0,5 LSB5 % 10 absoluter Quantisierungsfehler xf

1 % 50 100 maximale Stufenzahl 0,5 % 100 0 ... 100 analoger Wertebereich

xfx =

0, 5x

aktueller Wert x

relativer Quantisierungsfehler

DAU-Kennwerte:

Tafel 2.4: Relativer Quantisierungsfehler konventioneller DA-Umsetzer

Die Forderung nach Anpassung der Stufenhöhe wird von dualen Gleitkommazahlen Z = M . 2E

erfüllt, da der Abstand benachbarter Zahlen mit der Größe der dargestellten Zahl Z wächst. Damitbleibt der relative Fehler nahezu konstant. Das läßt sich aus der mathematischen Formulierung desrelativen Quantisierungsfehlers unmittelbar ableiten:

.xfZ = 1

2Stufenhohe

aktuelle Zahl Z = 12

(M + 1) . 2E − M. 2E

M. 2E = 12

. 1M

Der relative Fehler wird unabhängig vom Exponenten E nur von der Mantisse M bestimmt.Da sich M im Verhältnis MMin : Mmax (Minimalwert : Maximalwert) ändert, kann sich auchder relative Fehler nur in diesem Wertebereich ändern. Je größer die Mantisse M wird (mehrStellen), desto kleiner wird der relative Fehler.

Betrachten wir z. B. eine Darstellung mit normalisierter dreistelliger dualer Mantisse M = (1 x x),d.h. die führende Stelle der Mantisse ist immer 1, dann ist der durch diese Mantisse M darstellbareZahlenbereich beschränkt auf die dezimaläquivalenten Werte 4 ... 7. Der relative Fehler schwanktdann bei konstantem Exponenten E nur im umgekehrten Verhältnis zur Mantisse M und hat einenWiederholzyklus (Bild 2.21).

In der Praxis werden für die Mantisse wesentlich mehr als 3 Bit verwendet. Damit wird auchder relative Fehler erheblich kleiner als die Werte nach Tafel 2.5.

2

1210

864

-2-4-6-8-10-12

Integer-DAU

Gleitkomma-DAU

4 5 6 7 8 9 10 11 12 13

f Zx( i

n %

)

aktuelle Zahl ZZyklus des relativenQuantisierungsfehlers

Bild 2.21: Relativer Quantisierungsfehler bei Gleitkomma-Darstellung


7,14 %8,33 %(111) . 23 = 7 . 8 = 56(110) . 23 = 6 . 8 = 4810 %12,5 %23 = 8(101) . 23 = 5 . 8 = 40(100) . 23 = 4 . 8 = 32E = 3

7,14 %8,33 %(111) . 22 = 7 . 4 = 28(110) . 22 = 6 . 4 = 2410 %12,5 %22 = 4(101) . 22 = 5 . 4 = 20(100) . 22 = 4 . 4 = 16E = 2

7,14 %8,33 %(111) . 21 = 7 . 2 = 14(110) . 21 = 6 . 2 = 1210 %12,5 %21 = 2(101) . 21 = 5 . 2 = 10(100) . 21 = 4 . 2 = 8E = 1

7,14 %8,33 %(111) . 20 = 7 . 1 = 7(110) . 20 = 6 . 1 = 610 %12,5 %20 = 1(101) . 20 = 5 . 1 = 5(100) . 20 = 4 . 1 = 4E = 0

xfZ = 1

2. 1M

Z = M. 2EExponent E

relativerQuantisierungsfehler

Abstand zwischenbenachbarten Zahlendarstellbare Zahlen

Tafel 2.5: Zahlenbereich und relativer Fehler bei Gleitkommadarstellung

Zur Realisierung eines Gleitkomma-DA-Umsetzers eignen sich grundsätzlich multiplizierendeDA-Umsetzer mit R-2R-Netzwerk. Bild 2.22 zeigt die Prinzipschaltung.

Ref RefURef

M

DekodiererE 2E

E

M URef 2 M U RefE

M

E

2E

OUT OUT

U = Z Uout

Z Z

Ref

Bild 2.22: Prinzipschaltung eines Gleitkomma-DA-Umsetzers (Quelle: Elektronik 3/12.2.1982, S. 78 ff.)

Werden z. B. 3 Bit für den Exponenten E und 8 Bit für die normalisierte Mantisse M verwendet, sokönnen zwei 8-Bit-DAU, z. B. vom Typ AD 7523, verwendet werden. Für die maximale und dieminimale darstellbare Zahl Z gilt dann

Zmax = Mmax . 2Emax = 255 . 27 = 32 640,

Zmin = Mmin . 2Emin = 128 . 20 = 128.

Damit überstreicht die Zahl Z einen Wertebereich von 1:255 (8 bit), der größte relative Fehlerergibt sich zu 0,39 %.

Soll bei gleichem Wertebereich für die Zahl Z dieser Wert für den maximalen relativen Fehlermit einem Integer-DAU erreicht werden, so benötigt dieser DAU eine Wortlänge von 15 Bit!


3. Mikroprozessorkompatibilität von DA-Umsetzern

Zum ordnungsgemäßen Betrieb von DAU an Mikroprozessor-Datenbussen werden entsprechendedigitale Steuersignale zur Realisierung der Schaltkreisauswahl, der Schreib- und Datenaktivierungbenötigt. Typisch wird TTL- bzw. CMOS-Kompatibilität aller Digitaleingänge realisiert.

8-Bit-DAU AD 558Bild 3.1 zeigt die Blockschaltung und Wahrheitstafel der Steuerlogik des µP-kompatiblen 8-Bit-DA-Umsetzers AD 558. Dieser DAU enthält neben den notwendigen Elementen zur Busfähigkeiteine interne Referenzspannung und bietet u.a. die Möglichkeit, durch einfache Verdrahtung diemaximale Ausgangsamplitude zu bestimmen.

Bandgap-Referenz

+

- +

-

8-Bit-DAC mitSpannungsschaltern

2 I L - Latches I L - Logik 2

8 7 6 5 4 3 2 1 11 10 9

16

15

14

12 13

2,5 V

out U

Select

Sense

GND

CC U = (4,5 ... 16,5) VDB7 . . . . . . . . . . DB0MSB LSB

CS CE

AD 558

a) Blockschaltbild, Pinout

latchedprevious Data1xxlatchedprevious Datax1x

latching101

latching000

latching101

latching000transparent1001transparent0000

LatchDATACECSDataDACInput

b) Wahrheitstafel der Steuerlogik des DAU AD 558 c) Wahl der Ausgangsspannung

Bild 3.1: µP-kompatibler 8-Bit-DAC AD 558 ( für Vollaussteuerung)tS [ 700 ns


out U 16 15 14 12, 13

16 15 14 13

out U

0 ... 2,56 V

0 ... 10 V

AD 558

AD 558

Digitales InterfaceDie internen Analogschalter werden über ein pegelgetriggertes I2L- Datenregister angesteuert, dasseinerseits von den beiden Eingängen gesteuert wird. Diese beiden Steuereingänge sindCS und CEvöllig gleichberechtigt. Das Register ist durchgeschaltet (transparent), wenn beide Signale auf Lowliegen. Geht mindestens ein Steuersignal auf High-Pegel, so ist das Datenwort gespeichert. WeitereÄnderungen auf dem Bus bleiben ohne Einfluß auf das Analogsignal.

Das Prinzip der Busanschaltung eines DAU zeigt Bild 3.2 am Beispiel des 8-Bit-DAU AD 558.

CS

CE

DATA1

8

10

9

16 15 14

12 13

11 CC U

ADRESS

1IORQ oder MEMW

WR

OUT (0 V ... 2,55 V)

GNDAD 558

8-Bit-DAU

Bild 3.2: Mikroprozessor-Interface für DA-Umsetzer

Das - Auswahlsignal bildet die Basisadresse des DAU und wird durch Dekodierung aus denCSAdreßsignalen A2 ..., A15 gewonnen. Das Signal kann je nach Prozessortyp über , z. B.CE − IORQbei Z 80, oder i.a. über (Speicheradressierung) erzeugt werden. Eine Verknüpfung mit MEMW WRverhindert die Aktivierung des DA-Umsetzers bei Speicherlesebefehlen.

1 2 3 4 5 6 7 8

11+5 V

out U

14

1516

12, 13AD 558

CE

CS

1

D7 . . . . . . . . . . . D0

DATA BUS

MRQ IORQ RD WR 19 20 21 22 13 10 9 7 8 12 15 14 30 31 . . 5

A0 A1. . . A15

10

9

ADRESS BUS SYSTEM CONTROLZ 80A

1

Bild 3.3: Z 80A - Interface für 8-Bit-DAU AD 558

Das Zeitverhalten (Timing) des Z 80A ist für den DAU 558 ideal. ist nur dann aktiv, wenn dieWRDaten stabil anliegen. Das verhindert das Auftreten von Glitches. Ein 100 ns-Impuls als CE-Signalgenügt dem AD 558 zur Informationsaufnahme. Um den µP-Datenbus nicht zu blockieren, wirdmindestens ein DAU-Pufferregister benötigt (vgl. Bild 3.1).


12-Bit-DAU mit zwei PufferregisternIst die Wortbreite des DAU größer als die des Datenbusses, so werden zwei Pufferregister benötigt[(H, L) und DAU-Register], um Sprünge des DAU-Ausgangssignals zu vermeiden (Bild 3.4).

DAU - Register

4 ... 8 8

12 ... 16

DA - Umsetzer OUT

LADEL - Byte

LADEH - Byte

LADEDA-Register

REFRef U

4 ... 8 8

8-Bit-Datenbus

L - RegisterH - Register

Bild 3.4: Zweifach gepufferter DA-Wandler (Prinzipschaltung)

Bild 3.5 zeigt die Blockschaltung der bekannten 12-Bit-DA-Umsetzer AD 667 bzw. DAC 811.

19,95 k

9,95 kLow TC

Reference

REF IN

REF OUT

CC+ U

EE - UDGND

A3

A0

A1

A1

CS &

&

&

&

4 Bit 4 Bit 4 Bit

D11 ... D8 D7 ... D4 D3 ... D0

LSBMSB

12 - Bit - Parallel - Latch 5 k

5 k

20 V

10 V

SUM

OUT

AGND

BIP OFF

-

+

12 - Bit - High Speed DAC

Bild 3.5: Zweifach gepufferter 12-Bit-DAU


Die Anschaltung an einen 8-Bit-Datenbus veranschaulicht Bild 3.6 am Beispiel des AD 667. Dabeiist u.a. auf die gewünschte Zahlendarstellung zu achten (linksbündig, rechtsbündig).

D11D10D 9D 8D 7D 6D 5D 4D 3D 2 D 1D 0

Adreß-Decoder

D7D6D5D4

D3D2D1D0

WR

A15

A2

A1 A0

CS

A0A1A2A3 AD 667

D/A

::

D11 D10 D9 D8 D7 D6 D5 D4

D3 D2 D1 D0 x x x x

linksbündige Daten

D11D10D 9D 8D 7D 6D 5D 4D 3D 2 D 1D 0

Adreß-Decoder

D7D6D5D4

D3D2D1D0

WR

A15

A2

A1

A0

CS

A0A1A2A3 AD 667

D/A

x x x x D11 D10 D9 D8

D7 D6 D5 D4 D3 D2 D1 D0

rechtsbündige Daten

::

DAU direkt setzenLLLLL2. Register übernimmtHHHLL

4 MSBHHLHL4 NSBHLHHL4 LSBLHHHL

NOPxxxxHOperationA0A1A2A3CE

Bild 3.6: Kopplung eines 12-Bit-DAU an einen 8-Bit-Bus, Wahrheitstafel des AD 667


Sollen zwei oder mehr DA-Umsetzer an einen Bus angeschlossen werden, so müssen zusätzlicheSchaltungskomponenten, typisch Dekodierer, eingesetzt werden.

Bild 3.7 zeigt ein Beispiel für den Anschluß von zwei 12-Bit-DAU an einen 8-Bit-Bus.

CS

CS

A0 A1 A2 A3

A0 A1 A2 A3

DAU 1

DAU 2

AD 667

AD 667

WR

Adreß-Decoder

EN

A0 A1

A2

A1A0

74 LS 13812

Y0 Y1 Y2 Y2

DC

Daten

1

A3 ... A15

Adressen

beide DAC setzenXXH

Lade 4 MSB von DAC 2HHL

Lade 8 LSB von DAC 2LHL

Lade 4 MSB von DAC 1HLL

Lade 8 LSB von DAC 1LLL

OperationA0A1A2

Bild 3.7: Anschluß von zwei 12-Bit-DAC an einen 8-Bit-Bus (AD 667 )


DAU mit seriellem InterfaceBild 3.8 zeigt den Einsatz eines DA-Umsetzers mit seriellem Interface zur Stromversorgung vonanderen Schaltkreisen.

Zusammen erzeugen der AD- und der DA-Umsetzer eine einfache 3 V- oder 5 V-Stromversorgungmit minimalem Aufwand. Beide Umsetzer verfügen über ein serielles 3-Draht-Interface. Damitkann auch eine galvanische Trennung einfach realisiert werden.

Der hier eingesetzte 16-Bit-DAU AD 421 arbeitet nach dem Sigma-Delta-Prinzip und erzeugt dieStromversorgung des Microcontrollers und des AD-Umsetzers in einer Transmitteranordnung.

Der 16-Bit-AD-Umsetzer AD 7715 arbeitet nach dem Charge-balancing-Verfahren. Er übernimmtdie programmierbare Steuerung der Ausgangsdatenrate, die Verstärkung des analogen Eingangs-signals und verfügt über eine Polaritätserkennung und einen Kalibriermode.

DVDD AVDD Ref In VCC Ref Out VCC

Drive

LoopReturn

C1 C2 C3Com

GNDAGNDDGND

DN250

10 µF

3,3 V

(1,25 V)

Microcontroller 16-Bit-DAU16-Bit-ADUA In

Sensor

LoopPower

RTDµVOhmTC

AD7715 - 16-Bit-ADU, Charge-balancing AD 421 - 16-Bit-DAU, Sigma-Delta

Bild 3.8: DAU mit seriellem Interface in einer Transmitteranwendung (Quelle: Analog Devices)


4. Anwendungen von DA-Umsetzern

Neben der eigentlichen Aufgabe zur Digital-Analog-Umsetzung werden DAU auch in zahlreichenkomplexen Anwendungen der Signalverarbeitung eingesetzt. Grundsätzlich läßt sich jeder DAU alsdigital steuerbarer Spannungs- oder Stromgenerator verwenden (Bild 4.1).

AI

A UDAURef U

D < 1

Ref D U

iR

A U

KI AI

A Ref U = D U K Ref I = D U 1

Ri

Ri

Bild 4.1: DA-Umsetzer als steuerbarer Strom-/Spannungsgenerator

Am flexibelsten für solche Anwendungen erweisen sich sogenannte multiplizierende DA-Umsetzermit einem invertierten R-2R-Netzwerk (Bild 4.2):

Die Ausgangsgröße UA bzw. IA ist proportional zum Produkt aus der Referenzgröße Uref bzw.Iref und angelegter Digitalzahl D.

Auch bei unipolarer Versorgungsspannung URef können bipolare Analogsignale übertragenwerden. Dazu muß in den DAU-Ausgang ein Offsetstrom eingespeist werden, der am bestenaus der Referenzspannungsquelle selbst abgeleitet wird (Bild 4.2 b).

R R R

F R = R

FB R

OUT

2R 2R 2R 2R

REF

R = 10 k (typ.)

A I

BI

MSB LSB

R (10 k) R F (10 k)

offI

(1 mA)

AI

( 0 ... 2 ) mA -

+AU (± 10 V )

multiplizierender DAU

RefU

(± 10 V )

a) invertiertes R-2R-Netzwerk (mit Rückführwiderstand R = R )

b) DAU mit bipolarem Ausgangssignal

A F A off U = - R ( I - I )

F

D

Bild 4.2: Multiplizierender DA-Umsetzer


4.1 Programmierbare Verstärker

Zur Realisierung digital programmierbarer Verstärker (PGA - programmable gain amplifier) kannein DA-Umsetzer im Eingangs- oder im Rückkopplungszweig einer invertierenden OPV-Schaltungals gesteuerter Widerstand Riq = 2n betrieben werden (Bild 4.3). R

DDer Widerstand R ist dabei der konstante Eingangswiderstand des R-2R-Netzwerkes zwischen denAnschlüssen REF und OUT. In beiden Schaltungen ergibt sich die Ausgangsspannung UA alsBruchteil der Eingangsspannung UIN = URef . Die Daten D entsprechen der eingegebenen DigitalzahlZ = D mit D < 1.

REFAI

-

+BI AU

n

Daten

Verstärkung

500

INU -

+

F R

iq R

INU

A A IN U = - I R = - D U

a) invertierende Grundschaltung 1

A U

AI

BI RFB

REF

-

+

INU

A U

iqR

FR

INU -

+ A U

U = - U = - U A IN IN

1 D

iqR

R

F b) invertierende Grundschaltung 2

DAU

DAU

n

Daten

RFB

Bild 4.3: Programmierbare Verstärkerschaltungen mit DAU und OPV

Invertierende Grundschaltung 1Für die Ausgangsspannung UA ergibt sich eine lineare Abhängigkeit von der Digitalzahl Z = D:

,UA = −IA RF = −D UIN mit D =i=1

nai 2− i

.IA = D URR mit Riq = 2n R

D& = RD

Invertierende Grundschaltung 2Der DA-Umsetzer wirkt hier als Rückführwiderstand der Verstärkerschaltung. Es ergibt sich einenichtlineare Abhängigkeit von der digitalen Eingangsgröße D:

.UA = −Riq

RFUIN = − UIN

D = − 2n

D UIN

Kritisch ist hier der Wert D = 0, weil dabei der Verstärker ohne Rückkopplung betrieben wirdund somit in die Sättigung geht.


Mit einem 8-Bit-DAU lassen sich somit Verstärkungen im Bereich einstellen. Zu255256 [ V [ 256

beachten ist, daß sich die möglichen Verstärkungsstufen in Abhängigkeit des digitalen Eingangs-kodes sehr ungleichmäßig auf den Bereich der Verstärkungen verteilen. Der weitaus größte Teil derprogrammierbaren Verstärkungswerte liegt im Bereich kleiner Verstärkungen (Bild 4.4).

Verstärkungsstufen

1

2

4

8

16

32

64

128

256 256256 256256 256256256256 2 4 8 16 32 64 128 155

256 1

2

D

6

12

18

24

42

48

Anzahl von

36

30

n=

20 lg

V dB

2 D

n

Bild 4.4: Aufteilung der Verstärkungsstufen in Abhängigkeit des digitalen Eingangskodes

Für Spannungsverstärkungen bietet sich z. B. die Schaltung nach Bild 4.5 an. MeistV = UAUIN

m 1

genügt zur Bestimmung der Ausgangsspannung die Näherung . Eine genauereUAURef

= Z (1 + R1R2

)

Betrachtung liefert mit RF = R

.UA = −IA(R1 + RF + R1R2

RF) = −Z.UR(1 + R1R2

) (1 + R1R2R1 + R2

1RF

) .= Uasoll (1 + )

Bei geeigneter Bemessung der Widerstände kann o.g. Näherung erfüllt werden, wenn gilt:

.R1R2R1 + R2

= R11 + V = V R2

1 + V [ . RF

Beispiel: Für R1 = 1 kΩ, R2 = (10...100) Ω , RF = 10 kΩ erhält man = (1 ... 9) . 10 - 3.

REF RFB

AI -

+BI AU

n

Daten

Verstärkungs-

500 U

+

F R

iq R

RU A U

DAU R

einstellung1 R

2 R

-

1 R

2 RErsatzschaltung

Bild 4.5: Programmierbarer Verstärker mit DAU und OPV für V ≥ 1


Mit einem zweiten DAU kann auch eine Grob- und Feineinstellung der Verstärkung erreichtwerden. Vorteilhaft lassen sich dafür Zweifach-DAU einsetzen (Bild 4.6). Über die Widerstände wird die Referenzspannung für DAU 2 zur Feineinstellung erzeugt.R3

R4= 255

Für die Ausgangsspannung der Gesamtschaltung gilt

.UA = UR(1 + R1R2

+ R1R )(ZA + ZB

R4R3 + R4

)

REF RFB

A1I -

+ AUDAU 1

1 R

2 R

R U

3 R

4 R

A2I

RFB REF

offen

A Z

BA BZ , ZDaten

DAU 2

Z

Bild 4.6: PGA mit Grob- und Feineinstellung der Verstärkung V ≥ 1

Eine Erweiterung der Grundschaltung zum Instrumentationsverstärker mit Differenzeingang, hoherGleichtaktunterdrückung und guter Linearität zeigt Bild 4.7. Für die Ausgangsspannung gilt hier

.UA = Z.UINR4R3

(1 + R1R2

+ R1R )

REF

RFB

AI -

+BI AU

n

Daten

DAU

2 R

-

+

-

+

-

+

4 R 3R

3R

4 R

IN U

Differenzverstärker

1 R

Bild 4.7: Programmierbarer Verstärker mit Differenzeingang

Bei allen Anwendungen von DAU in programmierbaren Verstärkerschaltungen muß neben anderenKennwerten die Monotonie beachtet werden. Das bedeutet hier, daß sich bei Erhöhung des digitalenEingangskodes die Verstärkung der Gesamtschaltung auch erhöht oder zumindest gleich bleibt.Entspricht die Linearität des DAU der Auflösung, so ist der DAU sicher monoton und jederEingangskode kann zur Einstellung verwendet werden. Ist die Linearität jedoch kleiner als dieAuflösung, so können benachbarte Kodes übergreifen und ein nichtmonotones Verhalten bewirken.Je k Bit Unterschied zwischen Auflösung und Linearität muß die 2k-fache Anzahl benachbarterKodes zur Verstärkungseinstellung vermieden bzw. verboten werden.


4.2 Signal- und Funktionsgeneratoren mit DA-Umsetzern

Signal- und Funktionsgeneratoren für die unterschiedlichsten Signalformen werden im gesamtentechnisch genutzten Frequenzbereich benötigt. Am häufigsten werden sinusförmige und zeitlineareSignale (Dreieck, Sägezahn) sowie Sprung- und Rechtecksignale verwendet. Es werden periodischeund nichtperiodische Signale, Einzel- und Mehrfachimpulse gefordert. Wichtige Kenngrößen dieserBausteine sind die Signalform, Signalfrequenz und Ausgangsamplitude sowie deren Stabilität.Hauptanwendungen sind Taktgeneratoren, Zeitbasis- und Testsignalgeneratoren, Modulatoren usw.

Zur Realisierung oft benötigter Signalformen werden auch spezielle Schaltkreise angeboten. Meistwerden nur wenige zusätzliche Bauelemente für eine komplette Schaltung benötigt. Typisch kanndabei die gewünschte Ausgangssignalform, deren Frequenz und Tastverhältnis programmiertwerden. Meist haben diese Bausteine noch eine Reihe von Zusatzfunktionen, die insbesondere eineinfaches Interface zu einem Rechner und die zeitliche Synchronisation mit anderen Einheitenermöglichen.

4.2.1 Funktionsgenerator mit verschiedenen Ausgangssignalen

Präzise Dreieck-, Sinus-, Rechteck- und Puls-Funktionen mit in weiten Grenzen programmierbaremFrequenzbereich lassen sich z. B. mit dem Schaltkreis MAX 038 realisieren (Bild 4.8). Dabei wirddas gewünschte Ausgangssignal über eine 2-Bit-Adresse an den Eingängen A0 und A1 ausgewähltund über einen internen Analogmultiplexer an den Ausgang OUT gelegt.

Oszillator

+

-

Sinus-formung

MUX

Phasen-detektor

SIN

TR

SQ

Dreieck

+

-

v U

2,5 VReferenz

Ausgangs-verstärker

f C

f R D R

IN R

REF

IIN

DADJ

FADJ

COSC

GND

V-V+GND

A0 1 A

OUT

SYNC

PDO

PDI

19

14

1213

3 4

5

6

8

710

1

2017

9,18 2,11

15 16+ 5V

DV+DGND

-5V+5V

Strom-generator

2 K

1 K

Stromversorgungfür Komparator K2

A B

- 250 µA

Bild 4.8: Programmierbarer Funktionsgenerator MAX 038 (Quelle: MAXIM, SE)


Frequenz (0,1 Hz ... 20 MHz) und Tastverhältnis (10% ... 90%) können unabhängig voneinanderüber Strom, Spannung oder Widerstand eingestellt werden. Mit Hilfe des internen Phasendetektorsund Ausgang SYNC kann eine einfache Synchronisation mit externen Taktsignalen erfolgen.Die Frequenz des Ausgangssignals wird durch die Kapazität CF (und die Streukapazität CS ) amAnschluß COSC, die Spannung am Anschluß FADJ und durch den am Eingang IIN eingespeistenStrom bestimmt. Für die Frequenz der Grundwelle (Anschluß FADJ liegt auf 0 V) gilt nach denAngaben des Herstellers folgende zugeschnittene Größengleichung

.fo [MHz] = IINCF&

[ A][pF] mit CF

& = CF + CS

4.2.2 Sinus-Funktionsgenerator mit DA-Umsetzer

Eine technisch einfache Prinziplösung für einen SINUS-Funktionsgenerator unter Verwendung vonROM, Dualzähler und DA-Umsetzer ist in Bild 4.9 angegeben. Der ROM-Inhalt bestimmt hier dieAusgangsspannung des DAU, während die Andreßauswahl über den vorgeschalteten Zähler erfolgt.Die Frequenz des Ausgangssignals wird im wesentlichen von der Taktfrequenz und der Anzahl vonSpeicherworten für das Signal festgelegt. Das MSB des Zählers entscheidet über das Vorzeichen.

2 - ZÄHLER 10

ROM

DAURFB A I

REFMSB

8

Ref U + +

R R

DAU U A U

MSBTakt

Tf

arithmetischeUmformungen

U = ± U A DAU

12 R

MSB - VorzeichenMSB-1 - arithmetische Operation,

hier Subtraktion

-

8

9

ADDIERER

EXOR

-

Bild 4.9: ROM-Funktionsgenerator für Sinuskurven /7/

Bei symmetrischen Kurvenformen können arithmetische Umformungen benutzt werden, um denSpeicherbedarf zu reduzieren. Für die Sinusfunktion gilt z. B.

90° < 180°: |sin | = |sin (180°- ) |[180° < 270°: |sin | = |sin ( -180°) |[270° < 360°: |sin | = |sin (360°- ) |[


Die arithmetischen Umformungen werden in der angegebenen Prinzipschaltung mit ADDIERERund EXOR realisiert. Bei Einsatz eines Vorwärts-/Rückwärtszählers kann auf diese Elementeverzichtet werden, wenn das negative Vorzeichen beim Abwärtszählen erzeugt wird. DiesesLösungsprinzip ermöglicht eine einfache Änderung der Amplitude (Referenzspannung) und desPhasenwinkels α. Einschränkungen für die Anwendung ergeben sich dadurch, daß eine hoheGenauigkeit nur bei sehr niedrigen Signalfrequenzen erzielt wird, eine stufenweise Annäherung andie Signalkurve erfolgt und Glitches beim Umschalten der digitalen Eingangsinformation auftreten.

4.2.3 Funktionsgeneratoren mit Interpolationsverfahren

Nachfolgend werden einige spezielle Funktionsgeneratoren mit DA-Umsetzern angegeben. Siesollen den Einsatz dieser Elemente in hochaktuellen Lösungen demonstrieren, z. B. in Grafik-Displaysystemen. Dabei kommen u.a. die o.g. programmierbaren Verstärker zum Einsatz.

Funktionsgenerator mit einfachem InterpolationsverfahrenDas sogenannte einfache Interpolationsverfahren verwendet zwei DAU, deren Referenzspannungenaus zueinander negierten Sägezahnfunktionen bestehen (Bild 4.10). Das Verhalten dieser Schaltungentspricht dem der Grundstruktur in Bild 4.3 a) unter Beachtung der Stromsummation. Daszeitliche Verhalten der beiden Referenzspannungen ist durch folgende Gleichungen beschrieben:

.UR1 = − Umax (1 − tT ) und UR2 = − Umax

tT

REF RFB

A1I -

+ AUDAU 1

A2I

RFB REF

offen

1 Z

2 Z 1 2Z , ZDaten

DAU 2

R1

R2 U

U

t2TT

T 2T t

R1 U

R2 U

m - U

m - U

U = - R ( I + I )A F A1 A2

Bild 4.10: Funktionsgenerator mit einfacher Interpolation (Sägezahn)

Für die Ausgangsspannung UA des Funktionsgenerators erhält man eine zeitlineare Funktion

UA = Umax Z1(1 − tT ) + Z2

tT = Umax Z1 + (Z2 − Z1) t

T

.= UA0 + UAE

Anfangs- und Endwert werden durch die binären Eingangswerte Z1 und Z2 vorgegeben. DAU 1 bestimmt den Anfangspunkt der Geraden für t = 0 zu UA0 = Z1

. Umax , während überDAU 2 der Endpunkt der Geraden für t = T auf UAE = Z2

.Umax festgelegt wird.


Für das nächste Geradenstück wird DAU 1 mit dem Wert Z2 (neuer Anfangswert = alter Endwert)geladen, während DAU 2 den neuen Endwert erhält. Beide DA-Umsetzer enthalten so im Prinzipdie gleichen Digitalwerte, jeweils um genau eine Taktperiode T verschoben.

Als schnelle Zwischenspeicher für die Digitalwerte Z1 und Z2 werden vorteilhaft FIFO -Registerverwendet. Es werden deshalb spezielle DA-Umsetzer mit internen FIFO-Registern als Schaltkreiseangeboten, z. B. 12-Bit-DAU AD 7544, ein Vierfach-DAU mit 6 x 12-Bit-Registern.

Ein Nachteil dieses Prinzips der einfachen Interpolation sind die beim Wechsel des digitalenDatenwortes auftretenden Glitches.

Funktionsgenerator mit verbesserter InterpolationstechnikGlitches beim Wechsel der Digitalinformation lassen sich recht zuverlässig verhindern, wenn dieZuordnung der DA-Umsetzer zu den Anfangs- und Endwerten nach einem Bocksprungverfahrenständig geändert wird. Die Referenzspannung muß dafür als Dreieckspannung realisiert werden.Man nennt dieses Verfahren auch natürliches Abtasten (Bild 4.11). Der Wechsel der Digitalinformation erfolgt jetzt im Nulldurchgang des Referenzsignales; es wirdimmer nur ein DAU neu geladen. Damit wird das Auftreten von Glitches unterdrückt. Gleichzeitighalbiert sich der benötigte Speicherplatz, da die Informationen nicht doppelt abgespeichert werden.

t

R1 U

R2 U

m U

m U

T

t

A1- I

A2- I

A U

t

t

t

S 1 S 3 S5 S7

0 S2 S4 S6 S 8

Z 1

Z 2

S1

S2

S3

S4

S5 S6

S7 S8

REF RFB

A1I -

+ AU

DAU 1

A2I

RFB REF

offen

1 Z

2 Z 1 2Z , ZDaten

DAU 2

R1

R2 U

U

U = - R ( I + I )A F A1 A2

Bild 4.11: Funktionsgenerator mit Dreieck-Abtastung (Quelle: Analog Devices)


4.2.4 Signalgeneratoren mit zeitlinearer Ausgangsspannung

Für Grafik-Displaysysteme müssen die Referenzspannungen der DA-Umsetzer zusätzlich auch inder Frequenz steuerbar sein, sonst entstehen starke Helligkeitsunterschiede beim Zeichnen vonlangen und kurzen Vektoren:

.f i L = (XE − XA)2 + (YE − YA)2

Geeignete Sägezahn- bzw. Dreieckgeneratoren lassen sich ebenfalls mit DA-Umsetzern realisierenund werden nachfolgend angegeben.

Die meisten Schaltungen von Signalgeneratoren mit zeitlinearer Ausgangsspannung lassen sich aufdie Struktur eines Dreieck-Rechteck-Generators mit Operationsverstärkern (OPV) zurückführen,die aus einer Ringschaltung von Integrator und Komparator besteht (Bild 4.12). Diese Schaltungarbeitet als freilaufender Generator, d.h. sie schwingt beim Zuschalten der Stromversorgung für dieOPV sicher an und benötigt kein externes Steuersignal.

R = RR || R

C

+

+

U

U 1 U 2

t

t

1 U

2 U

U

U

+

-

TK2U

K1 U

s+

3 R

2 1 3 4

1 R

- -

Komparator Integrator

T 1 T 2

R 4

Bild 4.12: Grundstruktur eines Dreieck-Rechteck-Generators mit Operationsverstärker

Der Integrator integriert die konstante Ausgangsspannung des Komparators (z. B. ) mit derU+

Zeitkonstante R1 C solange, bis am Komparatoreingang die Schwellspannung U2 = UK1 erreicht istund der Komparatorausgang umkippt ( ). Diese neue Eingangsspannung wird nun ihrerseitsU − < 0solange integriert, bis am Komparator die obere Eingangsschwellspannung U2 = UK2 erreicht istund der Ausgang des Komparators erneut umschaltet. Dieser Vorgang wiederholt sich periodisch.

Für eine gute Frequenzstabilität muß die Bemessung von Widerstand R1 so gewählt werden,daß der Integratorstrom wesentlich größer als der Offsetstrom des OPV ist.

Bei symmetrischen Ausgangsspannungen am Komparator erhält man Schwingungen mitU0+ = − U0

−

der Periodendauer . Die Amplitude der Dreieckschwingung folgt aus der DifferenzT = 1f = CR1

R3R4

der beiden Umschaltschwellen U2SS = | UK2 - UK1 | und kann durch Wahl dieser Pegel eingestelltwerden (Bemessung R3 , R4 ).Generatorschaltungen nach Bild 4.12 arbeiten typisch bei Oszillatorrequenzen f = 0,1 Hz ... 1 MHzmit Anstiegszeiten tr , tf < 0,1 µs. Bei Einsatz hinreichend stabiler passiver Bauelemente sind derEinfluß von Betriebsspannung (< 1%) und Temperatur (± 0,02%) auf die Frequenz gering.


Programmierbarer Sägezahngenerator OPV 1 in Bild 4.13 arbeitet als Integrator und erzeugt die Rampe, OPV 2 erzeugt das invertierteSignal. Der Komparator setzt den Integrator zurück, wenn die Spitzenspannung Um = Umax erreichtist und schiebt das interne FIFO-Register weiter. Das Monoflop liefert einen Austastimpuls für dasVideosignal, um die oben erwähnten Spannungsspitzen (Glitches) zu unterdrücken.

REF

RFB

A -

+BI

DAU

R- U

I

Z

CTAustastimpuls

Monoflop

Komparator +

-m Uzu FIFOOPV 1

OPV 2

-

+

DAU vom Typ AD 7544

Daten

Bild 4.13: Programmierbarer Sägezahngenerator mit DAU (Quelle: Analog Devices)

Programmierbarer Dreieck-Generator Der programmierbare Dreieckgenerator nach Bild 4.14 verwendet für jede Flanke des Signals eineneigenen DAU (Frequenzsteuerung). Die Eingangsinformation wird immer dann übernommen, wennder andere DAU den Integrator ansteuert (Einschwingzeit, Störunterdrückung). Die Komparatorenerzeugen wieder die Steuersignale für die internen FIFO-Register der beiden DAU.

REF

RFB

A1IDAU 1

A2I

RFB REF

1 Z

2 Z1 2Z , Z

Daten

DAU 2

m - U

m + U

steigend

fallend

offen

+

+

-

-

-

+

+

-

OPV 1

OPV 2

Komparator 1

Komparator 2

m U

zu FIFO

DAU vom Typ AD 7544 Steuer-Logik

Bild 4.14: Programmierbarer Dreieckgenerator mit DAU (Quelle:Analog Devices)


Übungsaufgaben

zur Lehrveranstaltung

Interfacetechnik (AD- und DA-Umsetzung)

1. DA-Umsetzung

1.1 DAU mit gewichteter StromsummationDie Teilwiderstände eines DAU mit Summierverstärker für drei Dekaden im 8-4-2-1-Kode sind zuberechnen. Der verwendete Operationsverstärker habe eine Leerlaufverstärkung Vo = 10 000. DieReferenzspannungsquelle habe eine Quellenspannung URef = 10 V, einen Innenwiderstand Ri = 1 Ωund einen maximal zulässigen Laststrom von ILmax = 15 mA.

Die kleinste Ausgangsspannung des DAU (LSB) soll ULSB = 1 mV betragen und der systembedingterelative Stromfehler = - 0,05 % nicht überschreiten (der kleinste Teilstrom ist geeignet zuwählen).

1.2 DAU-KennwerteAn einem 3-Bit-DAU werden folgende maximalen Abweichungen der Analogwerte gemessen:

Bit 1 (MSB) - 1/2 ULSB,Bit 2 + 1/4 ULSB,Bit 3 (LSB) + 1/4 ULSB.

Geben Sie die ideale und reale Übertragungskennlinie dieses DAU an und ermitteln Sie dieintegrale Nichtlinearität NL und die differentiellen Nichtlinearitäten DNL für diesen DAU. MachenSie eine Aussage zur Monotonie dieses Wandlers.

1.3 Funktionsgenerator mit DAUMit einem 8-Bit-DAU und einem 1 k x 8-Bit-EPROM soll ein Funktionsgenerator realisiertwerden. Die Signalamplituden der vier unterschiedlichen Signalformen (Sinus, Dreieck, Rampe,Rechteck) sollen zwischen 0 V ... 1 V liegen.

Gesamtschaltung (Auswahl des DAU, Referenzspannung, OPV, Zyklussteuerung für DAU, ...) undProgrammierung des EPROMs (Aufteilung des Speicherbereiches, ggf. Rundungswerte, ...) sindanzugeben und zu diskutieren.

1.4 Busanschluß von DAUZwei 12-Bit-DAU vom Typ AD 667 sind an einen 8-Bit-Datenbus anzuschließen. Geben Sie einemögliche Ansteuerschaltung an und diskutieren Sie Ihre Lösung.

Übungsaufgaben AD- und DA-Umsetzung 1

2. AD-Umsetzung

2.1 Amplitudenfehler bei Momentanwert - ADUGegeben sei ein 10-Bit-ADU nach dem Wäge-Verfahren mit einer Umsetzzeit Tu = 15 µs. DerFSR-Wert (maximale analoge Eingangsspannung) beträgt UFSR = |Uemax | = 10,24 V. Wie groß ist dermaximale Umsetzfehler in Vielfachen von LSB, wenn die maximale Änderungsgeschwindigkeitdes Eingangssignales Ue

beträgt ?( dUedt )max = 2 % 103Vs−1

2.2 Amplitudenfehler mit S&H-SchaltungGegeben sei ein 12-Bit-AD-Wandler nach dem Wäge-Verfahren (Stufenwandler) mit Tu = 25 µsund UFSR = |Uemax | = 10,24 V, dem ein S&H-Glied mit einer Aperturunsicherheit tA = 200 nsvorgeschaltet ist. Der ADU verfügt über einen Bipolarmode (z. B. AD 574).

Bestimmen Sie die maximale Signalfrequenz fe max eines Eingangssignales Xe = 5,12 V . sin t, fürewelche der Amplitdenfehler Xe max im Ausgangscode keinen unzulässigen Fehler bewirkt !

2.3 Maximale Signalfrequenz bei Half-flash-ADUMit einem ADU nach dem Parallel-Serien-Verfahren (Half-flash-ADU) soll ein sinusförmigesEingangssignal Ue = 5,12 V . sin t mit einer Kreisfrequenz e = 10+6 s-1 digitalisiert werden. DereADU besitzt einen Eingangsspannungsbereich UFSR = 10,24 V, eine Umsetzzeit Tu = 1 µs und wirdim Bipolarmode betrieben.

Welche Aperturunsicherheit tA muß eine vorgeschaltete S&H-Verstärkerschaltung mindestenseinhalten, wenn eine 10-Bit-Umsetzung erreicht werden soll?

2.4 Parallel-ADUGeben Sie ein Strukturschaltbild für einen 3-bit-Parallel-ADU mit digitalem S&H-Glied an!

2.5 Dual-Slope-ADUSkizzieren Sie qualitativ den Spannungsverlauf am Integratorausgang eines Dual-Slope-ADU fürEingangsspannungen Ue1 = Uemax und Ue2 < Ue1 ! Geben Sie die Umsetzergleichung an, wennIntegrationszeit und Rückintegrationszeit über Zähler und Taktfrequenz fc bestimmt werden !

Geben Sie Ausdrücke in allgemeiner Form an für

den kleinsten Wert Ue min , den der ADU unterscheiden kann und den maximal zulässigen Wert Ue max der Eingangsspannung Ue ,

wenn der maximale Zählumfang Zi max der Zähler und URef als allgemeine Größen gegeben sind.Ermitteln Sie diese Kennwerte zahlenmäßig, wenn für Z1 ein 12-Bit-Zähler als Zeitgeber und für Z2

ein 14-Bit-Zähler eingesetzt werden und für die Referenzspannung URef = - 2,56 V gilt.In welchen Grenzen schwankt die Umsetzzeit TU , wenn die Taktfrequenz fc = 100 kHz beträgt ?

2 Übungsaufgaben AD- und DA-Umsetzung

2.6 Integrierender ADU, StörsignalunterdrückungEinem integrienden ADU wird eine Gleichspannung als Nutzsignal UN = 0,7 V zugeführt. DiesemNutzsignal überlagert sich während der Integrationszeit TI = 20 ms ein Störimpuls Us (t) mit derAmplitude Us = 2 V und der Breite t = 10 µs.

Welchen Fehler bewirkt dieser Störimpuls im Wandlerergebnis ?

2.7 Integrierender ADU, Unterdrückung periodischer StörsignaleDie Eingangsspannung Ue eines integrierenden ADUs (z. B. Dual-Slope, Charge-Balancing) seieine Gleichspannungsnutzsignal UN = 0,5 V mit überlagerter Störspannung Us (t) = 0,3 V. sinωt. DieIntegrationszeit des ADU beträgt TI = 60 ms.

Für welche Signalfrequenzen = 2 fs erfolgt unter diesen Voraussetzungen eine vollständigesStörsignalunterdrückung (fs = 60Hz, 50 Hz, 16 2/3 Hz) ? Welche Integrationszeit TI muß gewähltwerden, damit gleichzeitig mindestens zwei der gegebenen Frequenzen unterdrückt werden ?

2.8 Anzeigefehler bei DigitalvoltmeterIn einem 5-stelligen Digitalvoltmeter wird ein Dual-Slope-ADU mit Tu = 100 ms und Uemax = ± 5 Veingesetzt. Infolge Netzspannungsschwankungen fN = 50 Hz ±10 % tritt am ADU-Eingang eineStörspannung von Us = 1 V . sin N t auf.

Mit welchen maximalen Anzeigeschwankungen muß bei der Messung gerechnet werden?

2.9 ADU nach WägeverfahrenKonstruieren Sie die Übertragungskennlinie eines 3-Bit-ADU nach dem Wägeverfahren, wenn fürdie Bitäquivalente des eingesetzten 3-Bit-DAU gilt:

ULSB = 2-3 Uref (1-1/4)UNSB = 2-3 Uref (2-1/4)UMSB = 2-3 Uref (4-3/4).

Ermitteln Sie die Werte für die integrale Nichtlinearität NL und die differentielle NichtlinearitätDNL des gegebenen ADU !Zeichnen Sie den Verlauf des Quantisierungsfehlers Xq in Abhängigkeit von Ue !

2.10 ADU nach dem WägeverfahrenZeichnen Sie den zeitlichen Verlauf der Ausgangsspannung des DAU in einem 3-Bit-ADU nachdem Wägeverfahren, wenn gilt: Ue = 3,18 V, Uemax = Uref = 5,12 V. Die Bitäquivalente des DAUbetragen

UMSB = 2-3 Uref (4 +1/2)UNSB = 2-3 Uref (2 - 1/2)ULSB = 2-3 Uref (1 - 1/2).

Wie groß ist der Quanitisierungsfehler Xq dieses ADU ?

Übungsaufgaben AD- und DA-Umsetzung 3

2.11 Stufenwandler-ADUGegeben sei ein 10-Bit-Stufenwandler mit einer Umsetzzeit Tu = 25 µs und UFSR = ± 2,5 V.

Bestimmen Sie die maximale Signalfrequenz fe max eines Eingangssignales Ue = 2,5 V . sin e t, fürdie der maximale Amplitudenfehler xe max < 0,5 . ULSB bleibt !

Welcher Wert ergibt sich für die zulässige Signalfrequenz fe*, wenn dem ADU ein Tast- undHalteglied (S&H-Verstärker) mit einer Aperturunsicherheit tA = 500 ns vorgeschaltet wird?

2.12 Dual-Slope-ADUWie groß ist die maximale Umsetzzeit Tumax eines AD-Umsetzers nach dem Dual-Slope-Verfahren,wenn für das Eingangssignal Uemax = - 0,5 URef gilt und folgende Kennwerte des ADU bekanntsind: Zähltaktfrequenz fT = 500 kHz, ULSB = 10-4 Uemax , Referenzspannung URef = - 5,12 V ?

2.13 Integrierende AD-UmsetzungMit einem 3-stelligen Digitalvoltmeter (Meßbereich 0 ... 999 mV) wird mit Hilfe des internenintegrierenden AD-Umsetzers (Dual Slope) eine Gleichspannung UG = 0,5 V mit einer überlagertenStörspannung US (t) gemessen. Die Integrationszeit für die Eingangsspannung beträgt TI = 20 ms.

a) In welchen Grenzen schwankt die Anzeige A, wenn die Störspannung Us (t) ein sinusförmiges Signal Us (t) = 0,3 V . sin s t mi s = 2 . 60 Hz ist ?

b) Welche Anzeige A ergibt sich, wenn Us (t) ein Störimpuls der Amplitude 2 V und der Breite tp = 20 s ist ?

2.14 ADU nach WägeverfahrenZeichnen Sie den zeitlichen Verlauf der DAU-Ausgangsspannung UDAU in einem 3-Bit-ADU nachdem Wägeverfahren, wenn für Ue = 1,44 V, Uemax = URef = 2,56 V gilt. Die Bitäquivalente des DAUbetragen:

ULSB = 2-3 URef (1 - ¼)UNSB = 2-3 URef (2 - ½)UMSB = 2-3 URef (4 - ½) .

Welcher Anzeigewert XADU ergibt sich nach der AD-Umsetzung von Ue ?

4 Übungsaufgaben AD- und DA-Umsetzung

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Technische Universität Ilmenau · { Die Analog-Digital-Umsetzung kann im mathematischen Sinn als Rechenoperation Division eines variablen Analogwertes X a durch einen konstanten