1. Beschreiben Sie in VHDL das AND2‐Beispiels mit:a. RST als synchrones Reset (FF R Eingang)b. RST als synchrones Set (FF S Eingang)c. RST als asynchrones Preset. (FF PRE Eingang)(*Erstellen Sie auch das entsprechende RTL Schematic)

2. Beschreiben Sie in VHDL einen 4 auf 1 Multiplexera. als logische Funktion (VHDL keywords: and, or, not)b. mittels einer verhaltensorientierten Beschreibung

Format:

oder

3. Beschreiben Sie einen Zähler (0 bis 255) in VHDL mit RST als asynchrones CLR.

Übungsaufgaben (VHDL)

ZielAusdruck <=  Ausdruck1  when Bedingung1 else Ausdruck2  when Bedingung2 ...else  AusdruckX  when BedingungX else  AusdruckY;

with Datenobjekt selectZielausdruck <= Ausdruck1 when Wert_1, 

Ausdruck2 when Wert_2, ...

AusdruckX when others; 

Übungsaufgaben (VHDL) ‐ Lösung1. a. Synchrones Reset im 

RTL Schematic

Übungsaufgaben (VHDL) ‐ Lösung1. b. Synchrones Set im 

RTL Schematic

Übungsaufgaben (VHDL) ‐ Lösung1. c. Asynchrones PRE im 

RTL Schematic

Übungsaufgaben (VHDL) ‐ Lösung2. 4 auf 1 Multiplexer

Übungsaufgaben (VHDL) ‐ Lösung3. 8‐bit Zähler

Technology Schematic