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Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Verlustleistungsreduzierung bei dynamischen
TSPC-Schaltungstechniken
F. Grassert, F. Sill, C. Cornelius, D. TimmermannUniversität Rostock, Deutschland
Informatik 2005, 35. Jahrestagung der Gesellschaft für InformatikBonn, September 2005
1 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Übersicht
Ergebnisse seit dem letzten KolloquiumVergleich dynamischer SchaltungstechnikenModellierung von Parametervariabilität
Zusammenfassung erreichter ZieleUntersuchung dynamischer SchaltungstechnikenReduzierung der LeckströmeEntwicklung/Optimierung des Design-Flows
Auswertung
2 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Vergleich dynamischer Schaltungstechniken
Zu klärende Fragen aus der Industrie-Kooperation
Realistische Bedingungen für einen VergleichTransistorgrößen, Leitungslasten, Fan-Out …
Einfluss des Gatteraufbaus im LayoutFläche, kapazitive Last, Verdrahtungsaufwand …
Bewertung möglicher StörungenKapazitive Kopplung, Leakage, Signal Feedthrough …
Einfluss von Betriebs- und Prozessschwankungen
Temperatur, Betriebsspannung, Dotierung, Kanallänge …
TakterzeugungClock-Delayed
Takterzeugung AC-TSPC+ Verriegelung
PAD
Laufzeitdifferenz
PAD
PAD
MUX Select
Testblöcke XC-Domino (Clock-Delayed)8
Variabler ClockSkew
PAD
Ringoszillator
PADRingoszillatorfrequenz
Scan In
Clock
Scan En
Scan Out
Data 0:15
Enable
Reset
Frequenzteiler
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
D Q
RN
TI
TE EN
PAD
16 fach
16 fach
8 fach
16 fach
16 fach
16 fach
16 fach
PAD
PAD
PAD
PAD
PAD
PAD
VDD_Testumgebung
GND_Testumgebung
VDD_Teststruktur
GND_Teststruktur
VDD_Takterzeugung
GND_Takterzeugung
PAD
Parallelausgabe
8 fach 16 fach
Takterzeugung HS-Domino+ Verriegelung
PAD
PAD
8 fach
Scan-IN
Scan-OUT
Scan-SelectBit 0
Scan-SelectBit 1
Scan-Decode
PAD
Scan-Start
4 fach4Scan-Enable
Takt ER/ARSelectEingang
Selectscanregister
Selectdekodierung
6
4 fach
EingangsscanpfadControlscanpfad
Taktscanpfad
4Scan-Enable
37 37Select-E/A-Register Select-Testblock
8 fach
SelectinvertierteAusgänge
Taktscanregister
32
Skew-E/A-Register,Delay Takt,
High-Phase,u.a
Selectscanpfad
Ringosz.-frequenz
E/A-RFrequenzTakt
PAD
Reset
TaktswitchHigh-Speed Takt Erzeugung
Taktzähler
PAD
High-Speed
High-SpeedEnable
HS-Takt
HS-Enable
Fertig
6
2 Taktausgabe
Reset
8 Bit
High-SpeedTakt
8
Testblöcke AC-TSPC8
8
Testblöcke HS-Domino (Clock-Delayed)8
8
Testblöcke statisch CMOS Referenz8
8
PAD
Reset AC-TSPC
3 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Vergleich dynamischer Schaltungstechniken
AuswahllogikAuswahllogik
Registerbank für die Stimulidaten
Registerbank für die Stimulidaten
SteuerlogikSteuerlogik
TaktgenerierungTaktgenerierung
TeststrukturenTeststrukturen
4 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
0
100
200
300
400
500
600
700
800
0 1 2 3 4 51/Delay (1/ns)
Ener
gie
(fJ)
AC-TSPCAC-TSPC (Layout)XC DominoXC Domino INVHS DominoDCSLLVDCSLSPSDCMOS
0
100
200
300
400
500
600
700
800
0 1 2 3 4 51/Delay (1/ns)
Ener
gie
(fJ)
AC-TSPCAC-TSPC (Layout)XC DominoXC Domino INVHS DominoDCSLLVDCSLSPSDCMOS
NAND4-NOR4-Kette:90 nm Technologie5-stufige Pipeline-StrukturMax. Leitungslast und max. Fan-OutEnergie inkl. Logik, Taktbaum und Register
Vergleich dynamischer Schaltungstechniken
Übereinstimmung von Schematic und Layout
Übereinstimmung von Schematic und Layout
5 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Modellierung von Parametervariabilität
130nm~1000 samples
30%
5X0.9
1.0
1.1
1.2
1.3
1.4
1 2 3 4 5Normalized Leakage
Nor
mal
ized
Fre
quen
cyPower4 Server Chip
Quelle: Devgan, ICCAD’03
Quelle: Borkar, VLSI’05
Motivation
Parametervariabilität nimmt dramatisch zu
Quelle: ITRS’03
6 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
0,00
0,01
0,02
0,03
0,04
0,05
0,06
0,07
45 49 53 57 61 65 69 73
Max. delay (ps)
Prob
abili
ty
Problembeschreibung
Vielzahl variabler Parameter:Betriebsbedingt: Temperatur, Vdd , Vt
Prozessbedingt: tox, Leff, Weff, Dotierung, Vt
Herangehensweise:Systematische Fehler BerechenbarZufällige Fehler Monte-Carlo-Simulation
Beispiel: NAND2-GatterMaschine: 1 GHzRechenzeit: ca. 1 Stunde
0,00
0,01
0,02
0,03
0,04
0,05
0,06
0,07
45 49 53 57 61 65 69 73
Max. delay (ps)
Prob
abili
ty
Modellierung von Parametervariabilität
Inakzeptabel
7 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Modellierung von Parametervariabilität
50 40
7080
Bsp.:
Worst Case
Worst Case
Gauss-Verteilung
Gauss-Verteilung ErwartungswertErwartungswert
0 50 70 90 170
STA (Static Timing Analysis)DeterministischAddition der Worst-Case-Verzögerungen
Worst-Case-Verzögerungen
8 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Modellierung von Parametervariabilität
50 40
7080
Worst Case
Worst Case
Gauss-Verteilung
Gauss-Verteilung ErwartungswertErwartungswert
0 50 70 90 170
STA (Static Timing Analysis)DeterministischAddition der Worst-Case-Verzögerungen
0 40 56 72 136
Statistical STAAddition und Multiplikation der Wahrscheinlichkeitsverteilungen
40 32
5664
Erwartete Verzögerungen
Bsp.:
9 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Modellierung von Parametervariabilität
B
A Y ?
Etablierter Ansatz
Etablierter Ansatz
Korrekte Lösung
Korrekte Lösung
Beispiel eines Multi-Input-Gatters:
Fehler
Erzielte Näherung
Erzielte Näherung
(
)
σ
μσ
⋅+
−⋅
⋅⋅
=
5.1
)5.1
2(1
)(
x
xs
• Verwendung der CDF statt der PDF• Approximierung durch Geradengleichung
• Verwendung der CDF statt der PDF• Approximierung durch Geradengleichung
10 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Zusammenfassung erreichter Ziele
Untersuchung dynamischer Schaltungstechniken ITSPC
Logik-Optimierung auf dem RT-LevelReduzierung der Verlustleistung um Ø 40%
Reduzierung/Optimierung der RegisterReduzierung der Verlustleistung um Ø 15%
φ
φ
n-Block φn-Block
φ
φ
φ
OUTIN
n-Latch p-Latchn2-Logikn-Logik
High
Low•
HighHigh
Low
••
•High
Low•
11 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Zusammenfassung erreichter Ziele
Untersuchung dynamischer Schaltungstechniken ITSPC
Logik-Optimierung auf dem RT-LevelReduzierung der Verlustleistung um Ø 40%
Reduzierung/Optimierung der RegisterReduzierung der Verlustleistung um Ø 15%
Einfluss der Gatterbibliothek
Optimiert auf krit. Pfad:
komb.pipe
pipe_opt
285%
20%0
250
500
750
1000%
Lib0 Lib1 Lib2 Lib3
Lib0 Lib1 Lib2 Lib3
Mittlerer prozent. Zuwachs an Gattern über alle ISCAS Designs verglichen mit min. erreichbarer Anzahl
Optimiert auf min. # Gatter:
12 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Zusammenfassung erreichter Ziele
Untersuchung dynamischer Schaltungstechniken II
AC-TSPCVerringerung der TaktbelastungVerbesserung des Power-Delay-Produkts durch Latch-freieStrukturGleichmäßige Power-VerteilungFormale Überprüfung des Zeitverhaltens
Stat. CMOS Domino AC-TSPC
Delay (D) 1 0,6 0,3 *Area 1 1,6 n.a. *Power (P) 1 2,6 1,5 *P*D 1 1,6 0,5 *Energie*D 1 1 0,2 *
* Design mit Registern
13 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Untersuchung dynamischer Schaltungstechniken III
Einsatz redundanter ZahlensystemeAdd&Shift-Algorithmus
Zellenreduktion um bis zu 50%
Single-Rail-AC-TSPCEnergiereduktion um bis zu 30%
Zusammenfassung erreichter Ziele
RBA RBA
2,362 −−
ny
3σ
1,3 −nx 2,3 −nx 3,3 −nx 4,3 −nx 5,3 −nx 6,3 −nx 7,3 −nx 8,3 −nx
1,6 −nx 2,6 −nx 3,6 −nx 4,6 −nx 5,6 −nx 6,6 −nx 7,6 −nx 8,6 −nx
3,362 −
−ny
4σ
5σ
RBZ RBZCAB RZ0 RBZ
RBZ RBZCAB RZ0 RBZ
RBZCAB RZ0
Addiereraufbau
1,442 −−
ny 2,442 −−
ny 3,442 −
−ny 4,4
42 −−
ny
RBA RBA RBA RBA
1,552 −
−ny 2,5
52 −−
ny 3,552 −−
ny
RBA RBA RBA
1,662 −
−ny 2,6
62 −−
ny
RBA RBA
4σ
1,4 −nx 2,4 −nx 3,4 −nx 4,4 −nx 5,4 −nx 6,4 −nx 7,4 −nx 8,4 −nx
1,7 −nx 2,7 −nx 3,7 −nx 4,7 −nx 5,7 −nx 6,7 −nx 7,7 −nx 8,7 −nx
5σ
6σ
RBZRBZRBZTrunc.
RBZRBZRBZ
RBZRBZRBZRBZ
RBZTrunc.
RBZTrunc.
RBZTrunc.
RBZTrunc.
RBZTrunc.
Power (μW/MHz)
30
21
DOMINO
Single-rail Self-timed DOMINOMax. Delay (ns)
4,54
Fläche (# Trans.)
1806
1055 Fläche für Self-timed Logik
Ergebnisse mit 4-bit red. Addierer in 0,6mm AMS bei 3,3V:
14 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Zusammenfassung erreichter Ziele
Untersuchung dynamischer Schaltungstechniken IV
Verifikation durch Post-Layout-SimulationenEinordnung der Ergebnisse dynamischer Schaltungstechniken
0
100
200
300
400
500
600
700
800
0 1 2 3 4 51/Delay (1/ns)
Ener
gie
(fJ)
AC-TSPCAC-TSPC (Layout)XC DominoXC Domino INVHS DominoDCSLLVDCSLSPSDCMOS
15 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Reduzierung der Leckströme
Entwicklung von MVT-MOSVerwendung mehrerer Schwellspannungen innerhalb eines GattersOptimierung auf Gatter-, nicht auf TransistorebeneAnwendbar auf CMOS und dynamische Schaltungstechniken
Bsp: NAND2
HVt
LVt
Zusammenfassung erreichter Ziele
16 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Reduzierung der Leckströme
Entwicklung von MVT-MOSVerwendung mehrerer Schwellspannungen innerhalb eines GattersOptimierung auf Gatter-, nicht auf TransistorebeneAnwendbar auf CMOS und dynamische Schaltungstechniken
Zusammenfassung erreichter Ziele
0,0%
10,0%
20,0%
30,0%
40,0%
50,0%
c432 c499 c880 c1355 c1908 c2670 c3540 c5315 c6288 c7552
ISCAS Designs
Red
uzie
rung
des
Lea
kage
im Mittel: 27%
17 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Entwicklung/Optimierung des Design-Flows
Automatisierter Design-Flow (abgeleitet von CMOS)Logische Komprimierung für ZielbibliothekEinfügen von Registern & PuffernReduzierung der Registeranzahl
Software-LösungenDYNAMIC - Einsatz für TSPCAC-DYNAMIC – Umsetzung von AC-TSPC
SSTA – schnellere, exaktere Berechnung desZeitverhaltens (Integration geplant)
Pipelining
Lib-Transformation
Taktung einfügen
Logische Komprim.
Zusammenfassung erreichter Ziele
Simulation
VHDL
Synthese
Simulation
Place&Route
Simulation
Fabrikation
18 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Auswertung
Bearbeitung ebenenübergreifender Low-Power-AnsätzeDokumentation der Erfolge bei der Verlustleistungs-reduzierung durch stetige Veröffentlichungen
Industriekooperationen aufgrund guter Forschungs-ergebnisse
Arbeiten an aktuellen Prozessen belegen zukünftige Relevanz der Verlustleistungsreduzierung
Leakage und ParametervariabilitätVorgestellte Ansätze: Mixed-VT und SSTA
19 Claas Cornelius, September 2005Institut für Angewandte Mikroelektronik und Datentechnik, Universität Rostock
Veröffentlichungen
2005F. Sill, F. Grassert, D. Timmermann, „Total Leakage Power Optimization with Improved Mixed Gates“, Symposium on Integrated Circuits and Systems (SBCCI), Porto de Galinhas, Brasilien, September 2005F. Sill, C. Cornelius,D. Timmermann, „Modeling of Total Parameter Variations“, Euromicro Conference on Digital System Design, ISBN 3-902457-09-0, Porto, Portugal, September 2005F. Sill, F. Grassert, D. Timmermann, „Reducing Leakage with Mixed-Vth (MVT)“, Conference on VLSI Design, ISBN: 0-7695-2264-5, Kolkata, Indien, Januar 2005
2004
F. Sill, F. Grassert, D. Timmermann, „Low Power Gate-level Design with Mixed-Vth Techniques“, Symposium on Integrated Circuits and Systems (SBCCI), ISBN: 1-58113-947-0, Porto de Galinhas, Brasilien, September 2004F. Sill, F. Grassert, D. Timmermann, „Reduzierung des Leistungsverbrauchs in Deep Submicron Designs“, Symposium Maritime Elektrotechnik, Elektronik und Informationstechnik, Deutschland, Juni 2004F. Sill, „CMOS Low Power Design“, Future Technology Meeting IBM-Deutschland, Böblingen, Deutschland, März 2004
2003
F. Sill, F. Grassert, A. Wassatsch, D. Timmermann, „A Design Flow for Asynchronous Dynamic Logic and Standard Synthesis Tools“, SNUG, Boston, September 2003F. Grassert, D. Timmermann, „Dynamic Single-rail Self-Timed Logic Structures for Power Efficient SynchronousPipeline Designs”, Great Lakes Symposium on VLSI, Washington, April 2003F. Grassert, D. Timmermann, „Dynamic Self-timed Logic Structures“, Design and Diagnostics of Electronic Circuits and Systems, ISBN: 83-7143-557-6, Poznan, Polen, April 2003 R. Brackebusch, S. Müller, G. Sokomak, F. Grassert, D. Timmermann, „A New Synthesizable ArchitectureApproach for Verification Environments Applying Transaction-based Methodology“, E.I.S. 2003 - Entwurf Integrierter Schaltungen und Systeme, Erlangen, März/April 2003