Mikrocomputertechnik 2 Die Peripherie des µ-Controllers Prof. J. Walter Stand Oktober 2007 1...

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Mikrocomputertechnik

Herzlich WillkommenJürgen Walter

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Abb. 2.1 Logisches Symbol D-Kippglied - Foto

D

C

/S

/R

Q

Q

4

2

3

1

5

6

74F74

Pin 1 Pin 7 = GND

Pin 14 = Vcc

Kenn-zeichnung

3

Tabelle 2.1 Wahrheitstabelle D-Flip-Flop (Motorola)

Eingänge Ausgänge

/Set /Reset Clock Daten Q /Q

L H X X H L

H L X X L H

L L X X H* H*

H H H H L

H H L L H

H H L X kein Wechsel kein WechselH H H X kein Wechsel kein WechselH H X kein Wechsel kein Wechsel

4

Abb. 2.2 Impulsdiagramm für D-Flip-Flop (Funktion)

T=C

D

/Set

/Reset

Q

* Falls /Set und /Reset gleichzeitig auf H gehen ( Einschalten ), istder Zustand für Q nicht definiert !

*t

1 µs

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Bild 2.3 verfeinertes Impulsdiagramm D-Flip-Flop

10%50%

90%

tr

tw

t f

Clock

Q oder /Q

1/fmaxt PLH

t PHL

tTLH

t THL

V

GND

CC

6

Tabelle 2.2 Erklärung der Abkürzungen für Timing D-Flip-Flop

Abkürz-ung

Erklärungenglisch

Bedeutung

tw time width Impulsbreite des Clocks, bei symmetrischem Signal ist die Clockperiodendauer doppelt so lang wie die Impulsbreite

tPLHtPHL

time propagationlow - highhigh - low

Ausbreitungszeit des Signals bzw.Signallaufzeit bis der Ausgang aufgrund einer Änderung des Clocks und des D-Eingangs wirksam wird

fmax max frequency Maximale Frequenztr rise time AnstiegszeittTLH Output rise time

low - highAnstiegsgeschwindigkeit des Ausgangs

tTHL Output fall timehigh - low

Abfallgeschwindigkeit des Ausgangs

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Abb. 2.4 Verfeinertes Impulsdiagramm für Setzen - Rücksetzen - Ausgang Q

Clock

t PHL

t PLH

V

GND

V CCtw

50%

50%

50%

trec

50%

Q oder /Q

/Set oder

Q oder /Q

/Reset

8

Abb. 2.5 Verfeinertes Impulsdiagramm für Daten - Clock

Clock

Daten

50%

V

GND

CC

tsu

th

gültig

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Tabelle 2.3 FACT Logikbausteine (aus Datenbuch für FACT-Bausteine)Symbol Parameter Min Typ Max UnitVcc Versorgungsspannung 4,5 5 5,5 VGND Gleichspannungsein/-ausgang 0 Vcc Vtr, tf Typische Eingangsanstieg und -abfallzeit (4,5

V)40 ns/V

tw Kleinste Impulsweite für Takt - Clock 3 5 nsfmax Größte Taktfrequenz 145 200 MHztPLH Propagation Delay Verzögerungszeit für L zu

H3 5,5 9,5 ns

tPHL Propagation Delay Verzögerungszeit für H zu L

3 6 10 ns

tsu Setup time, Daten für Clock 1 3 nsth Hold time, Clock zu Daten -0,5 1,0 nstrec Recovery Time, Set oder Reset Inactive

Clock-2,5 0 0 ns

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Abb. 2.6 Logisches Diagramm für 3-State-Ausgang und Fotografie

YD

/OE

12 3

11

Tabelle 2.4 und 2.5 Wahrheitstabelle für 3-State-Register 74125 / 74126

Eingänge 74125

Ausgang Eingänge 74126 Ausgang

D /OE Y D OE Y

0 0 0 0 1 0

1 0 1 1 1 1

x 1 Z x 0 Z

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Abb. 2.7 Logisches Diagramm 3-State-Register

CP

/OE

CP D

Q /Q

D 0

O 0

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Bild 2.8 Interner Aufbau des 3-State-Register 74F374

CP

/OE

CP D

Q /Q

D 0

O 0

CP D

Q /Q

D 1

O 1

CP D

Q /Q

D 2

O 2

CP D

Q /Q

D 3

O 3

CP D

Q /Q

D 4

O 4

CP D

Q /Q

D 5

O 5

CP D

Q /Q

D 6

O 6

CP D

Q /Q

D 7

O 7

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Bild 2.9 Logisches Symbol -3-State-Register und Foto

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Tabelle 2.6 Wahrheitstafel für Register

Eingänge Ausgänge

/OE Clock Daten Dn

Qn

L H H

L L L

H X X Z

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Bild 2.10 Logisches Symbol 3-State-Register und Foto

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Tabelle 2.7 Wahrheitstafel Latch

Eingänge Ausgänge

/OE LE Daten Dn Qn

L H H H

L H L L

L L X NO CHANGE

H X X Z

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Abb. 2.11 Blockbild für einfache Datenübergabe von System 1 zu System 2

/OE_L1

CP_L1

Vcc

1010 0101Schreibe1

Vcc

/OE

/OE_S2

CP_S2

Vcc

xxxx xxxxLese2

Vcc

/RD

System 2

System 1

Register

Register

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Tabelle 2.8 Datenübergabe

Schritt Nr. Schreibe1 CP_L1 /OE_L1 CP_S2 /OE_S2 Lese2 Daten-Ort1 aus aus aus aus aus aus System 12 ein aus aus aus aus aus vor Register 13 ein ein aus aus aus aus vor Register 14 ein aus aus aus aus aus Übernahme5 aus aus aus aus aus aus in Register 16 aus aus ein aus aus aus auf Bus7 aus aus ein ein aus aus vor Register 28 aus aus ein aus aus aus Übernahme9 aus aus aus aus aus aus vor System210 aus aus aus aus ein aus vor System211 aus aus aus aus ein ein in System 212 aus aus aus aus aus aus

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Bild 2.12 Blockbild für bidirektionale Datenübergabe von System 1 zu System 2

/OE_L1

CP_L1

Vcc

Lese1

Schreibe1

Vcc

/OE_S1

CP_S1

Vcc

/OE_L2

CP_L2

Vcc

/OE_S2

CP_S2

Vcc

Lese2

Schreibe2

Vcc

System 2

System 1

Register

Register Register

Register

1010 0101/RD

/WR

0011 1100/RD

/WR

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Bild 2.13 Logisches Symbol 1 aus 4 Decoders Foto

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Tabelle 2.9 Pin Namen

Pin Bedeutung

A0,A1 Adress Inputs

/E Enable Inputs

/O0,/O1,/O2,/O3 Outputs

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Tabelle 2.10 Wahrheitstabelle für einen Adressdecoder (Baustein 74LS139)

Inputs Outputs

/E A1 A0 /O0 /O1 /O2 /O3

H X X H H H H

L L L L H H H

L L H H L H H

L H L H H L H

L H H H H H L

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Bild 2.14 Blockschaltbild – EURO_535

TxD / P3.1

RxD / P3.0

WR / P3.6

RD / P3.7

A15

J1

J2

Low-Byte-Adresse / Datum

High-Byte-Adresse

Low-Byte-Adresse

Steckerleiste

Port 0

Microcontroller

80535 Port 2

Port 1

AN

Port

VAGNDVAREF

ALE

PSEN

Adress-Latch Eprom

CEOE

CSOE

RAM

WE

Adress-Logik

J4,5,6,7 V24-Treiber

PC

Port 6

V24-Treiber

PCT2IN / P4.7

R2OUT / P1.4

T1 T2 T3 L1 L2 L3

Tasten / Leuchten

P1.1P1.2

P1.3P3.2

P3.3P3.4

J3,8

5Port4

Port3

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Bild 2.15 Aufbau der EURO_535-Platine

Prozessor DIP-SwitchesQuarzVG-Leiste +5V AnschlußTaster

Serielle RAM ROMLatchSchnittstelle

RESET

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Abb. 2.16 Ablauf der zeitgemultiplexten Adress-Daten-Zustände

Port 0Adress-

latch

t11010 0101

ALE1

1010 0101

1010 0101

1010 0101

Port 0Adress-

latch

t2xxxx xxxx

ALE0

1010 0101

1010 0101

xxxx xxxx

Port 0Adress-

latch

t31011 1101

ALE0

1010 0101

1010 0101

1011 1101

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Abb. 2.17 2x4 Multiplexer und Fotografie

Y2

Y3

Y1

Y0

A2

A3

A1

A0

OE74F257

B2

B3

B1

B0Select

Nibble A Nibble B

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Tabelle 2.11 Wahrheitstabelle Multiplexer

Eingänge Ausgänge/OE Select QnH X ZL L A0-A3L H B0-B3

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