MIN-FakultätFachbereich Informatik

64-040 Modul InfB-RS: Rechnerstrukturenhttps://tams.informatik.uni-hamburg.de/

lectures/2018ws/vorlesung/rs

– Kapitel 1 –

Andreas Mäder

Universität HamburgFakultät für Mathematik, Informatik und NaturwissenschaftenFachbereich InformatikTechnische Aspekte Multimodaler Systeme

Wintersemester 2018/2019

A. Mäder 1

Kapitel 11 Einführung 64-040 Rechnerstrukturen

Einführungvon-Neumann KonzeptExkurs: GeschichtePersonal ComputerMoore’s LawSystem on a chipRoadmap und Grenzen des WachstumsLiteratur

A. Mäder 5

Informatik1 Einführung 64-040 Rechnerstrukturen

Brockhaus-Enzyklopädie: „Informatik“Die Wissenschaft von der systematischen Verarbeitung vonInformationen, besonders der automatischen Verarbeitung mit Hilfevon Digitalrechnern (→ Computer). . . .

A. Mäder 6

Informatik1 Einführung 64-040 Rechnerstrukturen

Brockhaus-Enzyklopädie: „Informatik“Die Wissenschaft von der systematischen Verarbeitung vonInformationen, besonders der automatischen Verarbeitung mit Hilfevon Digitalrechnern (→ Computer). . . .

system. Verarbeitung: von-Neumann KonzeptI Wie löst eine Folge elementarer Befehle (Programm) ein Problem?⇒ Softwareentwicklung, Programmierung

A. Mäder 6

Informatik1 Einführung 64-040 Rechnerstrukturen

Brockhaus-Enzyklopädie: „Informatik“Die Wissenschaft von der systematischen Verarbeitung vonInformationen, besonders der automatischen Verarbeitung mit Hilfevon Digitalrechnern (→ Computer). . . .

system. Verarbeitung: von-Neumann KonzeptI Wie löst eine Folge elementarer Befehle (Programm) ein Problem?⇒ Softwareentwicklung, Programmierung

Digitalrechner: das technische System dazu (Rechnerarchitektur)I Wie wird Information (Zahlen, Zeichen) repräsentiert/codiert?I Wie werden Befehle effizient auf der Hardware abgearbeitet?⇒ Hardwareentwicklung

A. Mäder 6

Trennung von Hardware und Software1 Einführung 64-040 Rechnerstrukturen

unterschiedliche ParadigmenI SW: Hardware ist „notwendiges Übel“

I Abstraktion von der HardwareI Entwicklung in Hochsprachen (Produktivität)

I HW: Optimierungsziel sind technische Werte= Taktfrequenz, Latenz, Durchsatz, Leistungsaufnahme etc.I Maschinenbefehl wird auf Hardwarearchitektur ausgeführtI technische Entwicklung: Moore’s Law

A. Mäder 7

Trennung von Hardware und Software1 Einführung 64-040 Rechnerstrukturen

unterschiedliche ParadigmenI SW: Hardware ist „notwendiges Übel“

I Abstraktion von der HardwareI Entwicklung in Hochsprachen (Produktivität)

I HW: Optimierungsziel sind technische Werte= Taktfrequenz, Latenz, Durchsatz, Leistungsaufnahme etc.I Maschinenbefehl wird auf Hardwarearchitektur ausgeführtI technische Entwicklung: Moore’s Law

I dies funktioniert seit Jahren!

A. Mäder 7

Trennung von Hardware und Software1 Einführung 64-040 Rechnerstrukturen

unterschiedliche ParadigmenI SW: Hardware ist „notwendiges Übel“

I Abstraktion von der HardwareI Entwicklung in Hochsprachen (Produktivität)

I HW: Optimierungsziel sind technische Werte= Taktfrequenz, Latenz, Durchsatz, Leistungsaufnahme etc.I Maschinenbefehl wird auf Hardwarearchitektur ausgeführtI technische Entwicklung: Moore’s Law

I dies funktioniert seit Jahren . . . bis Ende 2017

A. Mäder 7

Trennung von Hardware und Software1 Einführung 64-040 Rechnerstrukturen

unterschiedliche ParadigmenI SW: Hardware ist „notwendiges Übel“

I Abstraktion von der HardwareI Entwicklung in Hochsprachen (Produktivität)

I HW: Optimierungsziel sind technische Werte= Taktfrequenz, Latenz, Durchsatz, Leistungsaufnahme etc.I Maschinenbefehl wird auf Hardwarearchitektur ausgeführtI technische Entwicklung: Moore’s Law

I dies funktioniert seit Jahren . . . bis Ende 2017

Problemverschiedene Sichtweisen

⇒ Rechnerstrukturen: Wie funktioniert ein Digitalrechner?

A. Mäder 7

MotivationWie funktioniert ein Digitalrechner?1 Einführung 64-040 Rechnerstrukturen

Warum ist das überhaupt wichtig?I Informatik ohne Digitalrechner undenkbarI Grundverständnis der Interaktion von SW und HW

I für „performante“ SoftwareI SicherheitsaspekteI . . .

I Systemsicht/Variantenvielfalt von MikroprozessorsystemenI Supercomputer, Server, Workstations, PCs . . .I Medienverarbeitung, Mobile Geräte . . .I RFID-Tags, Wegwerfcomputer . . .

⇒ Informatik Basiswissen⇒ Bewertung von Trends und Perspektiven⇒ Chancen und Grenzen der Miniaturisierung

A. Mäder 8

Fortschritt1 Einführung 64-040 Rechnerstrukturen

1. ständige technische Fortschritte in Mikro- und Optoelektronikmit einem weiterhin exponentiellen Wachstum (50% . . . 100% pro Jahr)

I Rechenleistung von Prozessoren („Performanz“)I Speicherkapazität Hauptspeicher (DRAM, SRAM, FLASH)I Speicherkapazität Langzeitspeicher (Festplatten, FLASH)I Bandbreite (Netzwerke)

2. neue Entwurfsparadigmen und -werkzeuge

⇒ Möglichkeiten und Anwendungsfelder⇒ Produkte und Techniken

A. Mäder 9

Fortschritt (cont.)1 Einführung 64-040 Rechnerstrukturen

Zuse Z1

Instr./sec.

1K

1M

1G

1K 1M 1G 1T

Atari STApple2

Athlon/P4

Verbmobil Spracherkennung

DVD-Video

JPEG

MIDI-Synth

MP3

MPEG1 VCD

1 Seite ASCII

Audio-CD

Pentium/90

HDTV/DVR-Video

Speicher

Kriterien / MaßgrößenI Rechenleistung: MIPSI MBytes (RAM, HDD)I MbpsI MPixel

⇒ jede Rechnergenerationerlaubt neue Anwendungen

A. Mäder 10

vor 50 Jahren1 Einführung 64-040 Rechnerstrukturen

Beispiel: Apollo 11 (1969)

I bernd-leitenberger.de/computer-raumfahrt1.shtml

I www.hq.nasa.gov/office/pao/History/computers/Compspace.html

I en.wikipedia.org/wiki/Apollo_Guidance_Computer

I en.wikipedia.org/wiki/IBM_System/360

A. Mäder 11

vor 50 Jahren (cont.)1 Einführung 64-040 Rechnerstrukturen

1. Bordrechner: AGC (Apollo Guidance Computer)

I Dimension 61× 32× 15,0 cm 31,7 kg20× 20× 17,5 cm 8,0 kg

I Taktfrequenz: 1,024MHzI Addition 20—sI 16-bit Worte, nur FestkommaI Speicher ROM 36KWorte 72KByte

RAM 2KWorte 4KByteZykluszeit 11,7ms (85Hz)

A. Mäder 12

vor 50 Jahren (cont.)1 Einführung 64-040 Rechnerstrukturen

2. mehrere Großrechner: IBM System/360 Model 75s

A. Mäder 13

vor 50 Jahren (cont.)1 Einführung 64-040 Rechnerstrukturen

I je nach Ausstattung: Anzahl der „Schränke“I Taktfrequenz: bis 5MHzI 32-bit Worte, 24-bit Adressraum (16MByte)I Speicherhierarchie: bis 1MByte Hauptspeicher

(1,3MHz Zykluszeit)I (eigene) Fließkomma FormateI Rechenleistung: 0,7 Dhrystone MIPS

A. Mäder 14

vor 50 Jahren (cont.)1 Einführung 64-040 Rechnerstrukturen

I je nach Ausstattung: Anzahl der „Schränke“I Taktfrequenz: bis 5MHzI 32-bit Worte, 24-bit Adressraum (16MByte)I Speicherhierarchie: bis 1MByte Hauptspeicher

(1,3MHz Zykluszeit)I (eigene) Fließkomma FormateI Rechenleistung: 0,7 Dhrystone MIPS

I . . . und 2016CPU Cores [DMIPS] Fclk [GHz]

Smartphone Exynos 8890 8 47 840 2,3Desktop PC Core i7 6950X 10 317 900 3,0

A. Mäder 14

von-Neumann Konzept1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

I J.Mauchly, J.P. Eckert, J. von-Neumann 1945I Abstrakte Maschine mit minimalem Hardwareaufwand

I System mit Prozessor, Speicher, PeripheriegerätenI die Struktur ist unabhängig von dem Problem, das Problem wird

durch austauschbaren Speicherinhalt (Programm) beschriebenI gemeinsamer Speicher für Programme und Daten

I fortlaufend adressiertI Programme können wie Daten manipuliert werdenI Daten können als Programm ausgeführt werden

I Befehlszyklus: Befehl holen, decodieren, ausführen⇒ enorm flexibel

I alle aktuellen Rechner basieren auf diesem PrinzipI aber vielfältige Architekturvarianten, Befehlssätze usw.

A. Mäder 15

von-Neumann Rechner: IAS Computer1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

John von Neumann, R. J. Oppenheimer, IAS Computer Princeton www.computerhistory.org

A. Mäder 16

Programmverarbeitung1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

I Programm als Sequenz elementarerAnweisungen (Befehle)

I als Bitvektoren im Speicher codiertI Interpretation (Operanden, Befehle

und Adressen) ergibt sich aus demKontext (der Adresse)

I zeitsequenzielle Ausführung derInstruktionen

Ausführung eventuellerAdressänderungen und ggf.Auswertung weiterer Angabenim Befehl

eventuell Operanden ausdem Speicher holen

Umsetzen des Operationscodesin Steueranweisungen

Operation ausführen,

Sprungadresse laden

Programmende?

Ja

Nein

nächsten Befehl ausdem Speicher holen

Befehl in das Befehls-register bringen

dem Speicher holenersten Befehl aus

Befehlszähler um 1 erhöhenoder

Ende

Programmanfang

A. Mäder 17

von-Neumann Rechner1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

[TA14]

Fünf zentrale Komponenten:I Prozessor mit Steuerwerk und Rechenwerk (ALU, Register)I Speicher, gemeinsam genutzt für Programme und DatenI Eingabe- und AusgabewerkeI verbunden durch Bussystem

A. Mäder 18

Hardwareaufbau / Rechnerarchitektur1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

I Verschaltung der Hardwarekomponenten für alle mögl.Datentransfers

I abhängig vom Befehl werden nur bestimmte Pfade aktivI Ausführungszyklus

Befehl holen decodieren PC inkrementieren

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

0INCRY

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

BRQ

DENA

CLK

NR 00_H

STW

executeaddress

fetch

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

clock

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

AKKUQ

DENA

CLK

NR 00_HSTW

executeaddress

fetch

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

rechnen speichern springenA. Mäder 19

Beispiel: PRIMA (die primitive Maschine)1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

I ein (minimaler) 8-bit von-Neumann Rechner

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

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select_addr_mux

select_pcmux

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nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

[HenHA] Hades Demo: 50-rtlib/90-prima/prima

A. Mäder 20

PRIMA: Befehl holenBR = RAM[PC]1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

0INCRY

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

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cycle2_address

cycle3_execute

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enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

BRQ

DENA

CLK

NR 00_H

STW

executeaddress

fetch

A. Mäder 21

PRIMA: decodierenSteuersignale = decode(BR)1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

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switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

A. Mäder 22

PRIMA: PC inkrementierenPC = PC+11.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

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DIN

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PCQ

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CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

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enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

A. Mäder 23

PRIMA: rechnenAkku = Akku + RAM[AR]1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

clock

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

AKKUQ

DENA

CLK

NR 00_HSTW

executeaddress

fetch

A. Mäder 24

PRIMA: speichernRAM[AR] = Akku1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

A. Mäder 25

PRIMA: springenPC = AR1.1 Einführung - von-Neumann Konzept 64-040 Rechnerstrukturen

clock

AKKUQ

DENA

CLK

NR 00_H

switch

RAMnCS

A

nWE

DIN

DOUT

PCQ

DENA

CLK

NR 00_H

0

BRQ

DENA

CLK

NR 00_H0INCR

Y

A

2:1A1 A0

YS

ARQ

DENA

CLK

NR 00_H

cycle1_fetch

cycle2_address

cycle3_execute

overflow_flag

enable_ram_write

enable_akku

enable_areg

enable_breg

select_addr_mux

select_pcmux

enable_pc

alu_function

switch_in

nRESET

CLK

Overflow

AkkuInhalt

Befehl 2:1A1 A0

YS

ALUOPC

A B CIN

YCOUT

STW

executeaddress

fetch

später dazu mehr. . .A. Mäder 26

Timeline: Vorgeschichte1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

???? Abakus als erste Rechenhilfe1642 Pascal: Addierer/Subtrahierer1671 Leibniz: Vier-Operationen-Rechenmaschine1837 Babbage: Analytical Engine

1937 Zuse: Z1 (mechanisch)1939 Zuse: Z3 (Relais, Gleitkomma)1941 Atanasoff & Berry: ABC (Röhren, Magnettrommel)1944 Mc-Culloch Pitts (Neuronenmodell)1946 Eckert & Mauchly: ENIAC (Röhren)1949 Eckert, Mauchly, von Neumann: EDVAC

(erster speicherprogrammierter Rechner)1949 Manchester Mark-1 (Indexregister)

A. Mäder 27

Abakus1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

8 00 5 14 2 5 2 10 7 0

10 1010 10 10 10 10 10 10 10 1010 9 8 7 6 5 4 3 2 1 0

Wert in Spalte

Kugel = 5

Kugel = 1

der SpalteZehnerpotenz

A. Mäder 28

Mechanische Rechenmaschinen1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

1623 Schickard: Sprossenrad, Addierer/Subtrahierer1642 Pascal: „Pascalene“1673 Leibniz: Staffelwalze, Multiplikation/Division1774 Philipp Matthäus Hahn: erste gebrauchsfähige

„4-Spezies“-Maschine

A. Mäder 29

Difference EngineCharles Babbage 1822: Berechnung nautischer Tabellen1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

Original von 1832 und Nachbau von 1989, London Science Museum

A. Mäder 30

Analytical EngineCharles Babbage 1837-1871: frei programmierbar, Lochkarten, unvollendet1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 31

Zuse Z1Konrad Zuse 1937: 64 Register, 22-bit, mechanisch, Lochfilm1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 32

Zuse Z3Konrad Zuse 1941, 64 Register, 22-bit, 2000 Relays, Lochfilm1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 33

Atanasoff-Berry Computer (ABC)J.V.Atanasoff 1942: 50-bit Festkomma, Röhren und Trommelspeicher,fest programmiert1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 34

ENIAC – Electronic Numerical Integrator and ComputerMauchly & Eckert, 1946: Röhren, Steckbrett-Programm1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 35

First computer bug1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 36

EDVACMauchly, Eckert & von Neumann, 1949: Röhren, speicherprogrammiert1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 37

Manchester Mark-1Williams & Kilburn, 1949: Trommelspeicher, Indexregister1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 38

Manchester EDSACWilkes 1951: Mikroprogrammierung, Unterprogramme, speicherprogrammiert1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 39

erste Computer, ca. 19501.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

I zunächst noch kaum SoftwareunterstützungI nur zwei Schichten:1. Programmierung in elementarer Maschinensprache (ISA level)2. Hardware in Röhrentechnik (device logic level)− Hardware kompliziert und unzuverlässig

Mikroprogrammierung (Maurice Wilkes, Cambridge, 1951):I Programmierung in komfortabler MaschinenspracheI Mikroprogramm-Steuerwerk (Interpreter)I einfache, zuverlässigere HardwareI Grundidee der sog. CISC-Rechner (68000, 8086, VAX)

A. Mäder 40

erste Betriebssysteme1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

I erste Rechner jeweils nur von einer Person benutztI Anwender = Programmierer = OperatorI Programm laden, ausführen, Fehler suchen usw.

⇒ Maschine wird nicht gut ausgelastet⇒ Anwender mit lästigen Details überfordert

Einführung von BetriebssystemenI „system calls“I Batch-Modus: Programm abschicken, wartenI Resultate am nächsten Tag abholen

A. Mäder 41

zweite Generation: Transistoren1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

I Erfindung des Transistors 1948 J. Bardeen, W.Brattain, W. Shockley

I schneller, zuverlässiger, sparsamer als RöhrenI Miniaturisierung und dramatische Kostensenkung

I Beispiel Digial Equipment Corporation PDP-1 (1961)I 4Ki Speicher (4096 Worte á 18-bit)I 200KHz TaktfrequenzI 120 000 $I Grafikdisplay: erste Computerspiele

I Nachfolger PDP-8: 16 000 $I erstes BussystemI 50 000 Stück verkauft

A. Mäder 42

Festplatten1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

Massenspeicher bei frühen ComputernI LochkartenI LochstreifenI Magnetband

I MagnettrommelI Festplatte

IBM 350 RAMAC (1956)5MByte, 600ms Zugriffszeit

https://de.wikibooks.org/wiki/Computerhardware_für_Anfänger

A. Mäder 43

dritte Generation: ICs1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

I Erfindung der integrierten Schaltung 1958 (Noyce, Kilby)I Dutzende. . . Hunderte. . . Tausende Transistoren auf einem Chip

I IBM Serie-360: viele Maschinen, ein einheitlicher BefehlssatzI volle SoftwarekompatibilitätEigenschaft Model 30 Model 40 Model 50 Model 65Rel. Leistung [Model 30] 1 3,5 10 21Zykluszeit [ns] 1 000 625 500 250Max. Speicher [KiB] 64 256 256 512Pro Zyklus gelesene Byte 1 2 4 16Max. Anzahl von Datenkanälen 3 3 4 6

A. Mäder 44

vierte Generation: VLSI1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

I VLSI = Very Large Scale IntegrationI ab 10 000 Transistoren pro Chip

I gesamter Prozessor passt auf einen ChipI steigende Integrationsdichte erlaubt immer mehr Funktionen

1972 Intel 4004: erster Mikroprozessor1975 Intel 8080, Motorola 6800, MOS 6502 . . .1981 IBM PC („personal computer“) mit Intel 8088. . .

I Massenfertigung erlaubt billige Prozessoren (< 1$)I Miniaturisierung ermöglicht mobile Geräte

A. Mäder 45

Xerox Alto: first workstation1.2 Einführung - Exkurs: Geschichte 64-040 Rechnerstrukturen

A. Mäder 46

Personal Computer: Aufbau des IBM PC (1981)1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

[TA14]

I Intel 8086/8088, 512KByte RAM, Betriebssystem MS-DOSI alle Komponenten über den zentralen (ISA-) Bus verbundenI Erweiterung über Einsteckkarten

A. Mäder 47

PC Prototyp (1981) und Hauptplatine1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

A. Mäder 48

Aufbau mit PCI-Bus (2000)1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

[TA14]

A. Mäder 49

Hauptplatine (2005)1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

de.wikibooks.org/wiki/Computerhardware_für_Anfänger

A. Mäder 50

Aufbau (2010)1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

GLCI LCI

500MB/s

each x1

Intel® Gigabit LAN Connect

Intel® Integrated 10/100/1000 MAC

Intel® Quiet System Technology

LPC or SPI

2 GB/s DMI480 Mb/s

3Gb/seach

Intel® MatrixStorage Technology

6 Serial ATA Ports; eSATA;Port Disable

6 PCI Express* x1

12 Hi Speed USB 2.0 Ports;Dual EHCI; USB Port Disable

BIOS Support

ICH9ICH9DHICH9R

Intel® HighDefinition Audio

Intel® Turbo Memory

each x2

Intel® Graphics MediaAccelerator 3100 with

Intel® Clear Video Technology

10.6 GB/s

8GB/s

Optional

Display support for HDMI, DVI, HDCP, MEC, ADD2

DDR2 or DDR36.4 GB/s or 8.5 GB/s

DDR2 or DDR36.4 GB/s or 8.5 GB/s

PCI Expressx16 Graphics

Intel® Core™2 Duo ProcessorIntel® Core™2 Quad Processor

G33GMCH

Intel ark.intel.com

I Mehrkern-Prozessoren („dual-/quad-/octa-core“)I schnelle serielle Direktverbindungen statt PCI/ISA Bus

A. Mäder 51

Aufbau (2017)1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

Intel® Rapid Storage Technology for PCI Express* Storage1

Intel® Rapid Storage Technology with RAID1

Intel® Optane™ Memory Support3

Intel® High Definition Audio1

Intel® Smart Sound Technology1

9th and 8th Gen Intel® Core™ Processors

6 x SATA 6 Gb/s Ports; SATA Port Disable

Intel® Z370 Chipset

Intel® ME 11 Firmware

Intel® Extreme Tuning Utility Support

Intel® Platform Trust Technology1

Up to 24 x PCI Express* 3.0

Up to 10 x USB 3.1 Gen 1 Ports; 14 x USB 2.0 Ports;

USB Port Disable

Intel® Integrated 10/100/1000 MAC

Intel® Ethernet Connection

Intel® UHD GraphicsDDR4 2xDIMMs per Channel

Up to 2666 MHz1

DDR4 2xDIMMs per Channel Up to 2666 MHz1

DMI 3.0

8 Gb/s each x 1

PCIe* x 1 SMBus

SPI

Up to 6 Gb/s

Optional

Three Independent DP/HDMI Display Support

2x8 lanes PCI Express* 3.0 Graphics and Intel SSD

1x8 and 2x4 lanes PCI Express* 3.0 Graphics

and Intel SSD

OR

OR

1x16 lanes PCI Express* 3.0 Graphics or Intel SSD

Intel ark.intel.com

I Speichercontroller und externe Anbindung (PCI Express) in CPUI Grafikprozessor in CPU

A. Mäder 52

Rechner-Spektrum1.3 Einführung - Personal Computer 64-040 Rechnerstrukturen

I Anzahl an Systemen / Prozessoren – weltweitSystem Anzahl (geschätzt!)PCs, Workstation, Server 2 MilliardenTablets 1,3MilliardenSmartphones 4,8Milliarden„Embedded Systems“ 75-100Milliarden

I Preis des ProzessorsTyp Preis [$] BeispielanwendungWegwerfcomputer 0,5 GlückwunschkartenMikrocontroller 5 Uhren, Geräte, AutosMobile Computer undSpielkonsolen

50 Smartphones, Tablets, Heimvideospiele

Personalcomputer 500 Desktop- oder Notebook-ComputerServer 5 000 NetzwerkserverWorkstation Verbund 50 000 – 500 000 Abteilungsrechner (Minisupercomp.)Großrechner (Mainframe) 5 Millionen Batch-Verarbeitung in einer BankSupercomputer > 50 Millionen Klimamodelle, Simulationen

A. Mäder 53

Moore’s Law1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

I bessere Technologie ermöglicht immer kleinere TransistorenI Materialkosten sind proportional zur Chipfläche

⇒ bei gleicher Funktion kleinere und billigere Chips⇒ bei gleicher Größe leistungsfähigere Chips

Moore’s Law Gordon Moore, Mitgründer von Intel, 1965

Speicherkapazität von ICs vervierfacht sich alle drei Jahre

⇒ schnelles exponentielles WachstumI klares Kostenoptimum bei hoher IntegrationsdichteI trifft auch auf Prozessoren zu

A. Mäder 54

Moore’s Law (cont.)1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

Gordon Moore, 1965, [Moo65]:Cramming more components onto integrated circuits

Wird das so weitergehen?I Vorhersage gilt immer nochI „IRDS“ Prognosen bis zum Jahr 2033 [IRDS17]

A. Mäder 55

Moore’s Law: Transistoren pro Speicherchip1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

[TA14]

I Vorhersage: 60% jährliches Wachstum der Transistoranzahl pro IC

A. Mäder 56

Moore’s Law: Evolution der Prozessoren1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

[TA14]

A. Mäder 57

Moore’s Law: Evolution der Prozessoren1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

[TA14]

Modell Typ Jahr #Trans.Xeon Platinum 8180 Intel CPU 2017 8,0Mrd.

A. Mäder 57

Moore’s Law: Evolution der Prozessoren1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

[TA14]

Modell Typ Jahr #Trans.Xeon Platinum 8180 Intel CPU 2017 8,0Mrd.Centriq 2400 Qualcomm SOC 2017 18,0Mrd.

A. Mäder 57

Moore’s Law: Evolution der Prozessoren1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

[TA14]

Modell Typ Jahr #Trans.Xeon Platinum 8180 Intel CPU 2017 8,0Mrd.Centriq 2400 Qualcomm SOC 2017 18,0Mrd.GV100 Volta Nvidia GPU 2017 21,1Mrd.

A. Mäder 57

Moore’s Law: Evolution der Prozessoren1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

[TA14]

Modell Typ Jahr #Trans.Xeon Platinum 8180 Intel CPU 2017 8,0Mrd.Centriq 2400 Qualcomm SOC 2017 18,0Mrd.GV100 Volta Nvidia GPU 2017 21,1Mrd.Everest Xilinx FPGA 2018 ≈ 50,0Mrd.

A. Mäder 57

Moore’s Law: Evolution der Prozessoren (cont.)1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

curve shows transistorcount doubling everytwo years

2,300

10,000

100,000

1,000,000

10,000,000

100,000,000

1,000,000,000

2,600,000,000

1971 1980 1990 2000 2011Date of introduction

4004

8008

8080

RCA 1802

8085

8088

Z80

MOS 6502

6809

8086

80186

6800

68000

80286

80386

80486

PentiumAMD K5

Pentium IIPentium III

AMD K6

AMD K6-IIIAMD K7

Pentium 4Barton Atom

AMD K8

Itanium 2 CellCore 2 Duo

AMD K10Itanium 2 with 9MB cache

POWER6

Core i7 (Quad)Six-Core Opteron 2400

8-Core Xeon Nehalem-EXQuad-Core Itanium TukwilaQuad-core z1968-core POWER7

10-Core Xeon Westmere-EX

16-Core SPARC T3

Six-Core Core i7

Six-Core Xeon 7400

Dual-Core Itanium 2

AMD K10

Transistor count

A. Mäder 58

Moore’s Law: Kosten pro Komponente1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

Originalskizze von G. Moore [Intel]

A. Mäder 59

Moore’s Law: Formel und Beispiele1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

L(t) = L(0) ·2t=18

mit: L(t) = Leistung zum Zeitpunkt t, L(0) = Leistung zumZeitpunkt 0, und Zeit t in Monaten.

Einige Formelwerte: Jahr 1: 1,5874Jahr 2: 2,51984Jahr 3: 4Jahr 5: 10,0794Jahr 6: 16Jahr 7: 25,3984Jahr 8: 40,3175

A. Mäder 60

Leistungssteigerung der Spitzenrechner seit 1993www.top500.org de.wikipedia.org/wiki/Supercomputer1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

Jahr Rechner CPU Linpack [TFlop/s] Prozessoren1993 TMC CM-5/1024 (SuperSparc 32MHz) 0,0597 1 0241994 Intel XP/S140 (80860 50MHz) 0,1434 3 6801995 Fujitsu NWT (105 MHz) 0,17 1401996 Hitachi SR2201/1024 (HARP-1E 120MHz) 0,2204 1 0241997 Intel ASCI Red (PentiumPro 200MHz) 1,068 7 2641999 Intel ASCI Red (PentiumPro 333MHz) 2,121 9 4722001 IBM ASCI White (Power3 375MHz) 7,226 8 1922002 NEC Earth Simulator (NEC 1GHz) 35,86 5 1202005 IBM BlueGene/L (PowerPC 440 2C 700MHz) 136,8 65 5362006 IBM BlueGene/L (PowerPC 440 2C 700MHz) 280,6 131 0722008 IBM Roadrunner (Opteron 2C 1,8GHz + IBM Cell 9C 3,2 GHz) 1 026,0 122 4002010 Cray XT5-HE Jaguar (Opteron 6C 2,6GHz) 1 759,0 224 1622011 Fujitsu K computer (SPARC64 VIIIfx 2.0GHz) 8 162,0 548 3522012 IBM Super MUC (Xeon E5-2680 8C 2,7GHz) 2 897,0 147 4562012 IBM BlueGene/Q Sequoia (Power BQC 16C 1,6GHz) 16 324,8 1 572 8642013 IBM BlueGene/Q JUQUEEN (Power BQC 16C 1,6GHz) 5 008,9 458 7522013 NUDT Tianhe-2 (Xeon E5-2692 12C 2,2 GHz + Xeon Phi 31S1P) 33 862,7 3 120 0002016 Sunway TaihuLight (Sunway SW26010 260C 1,45 GHz) 93 014,6 10 649 6002018 Summit (IBM Power 9 22C 3,07 GHz + NVIDIA GV100) 122 300,0 2 282 544

A. Mäder 61

Leistungssteigerung der Spitzenrechner seit 1993www.top500.org de.wikipedia.org/wiki/Supercomputer1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

Jahr Rechner CPU Linpack [TFlop/s] Prozessoren Power [KW]

1993 TMC CM-5/1024 (SuperSparc 32MHz) 0,0597 1 0241994 Intel XP/S140 (80860 50MHz) 0,1434 3 6801995 Fujitsu NWT (105 MHz) 0,17 1401996 Hitachi SR2201/1024 (HARP-1E 120MHz) 0,2204 1 0241997 Intel ASCI Red (PentiumPro 200MHz) 1,068 7 2641999 Intel ASCI Red (PentiumPro 333MHz) 2,121 9 4722001 IBM ASCI White (Power3 375MHz) 7,226 8 1922002 NEC Earth Simulator (NEC 1GHz) 35,86 5 120 3 2002005 IBM BlueGene/L (PowerPC 440 2C 700MHz) 136,8 65 536 7162006 IBM BlueGene/L (PowerPC 440 2C 700MHz) 280,6 131 072 1 4332008 IBM Roadrunner (Opteron 2C 1,8GHz + IBM Cell 9C 3,2 GHz) 1 026,0 122 400 2 3452010 Cray XT5-HE Jaguar (Opteron 6C 2,6GHz) 1 759,0 224 162 6 9502011 Fujitsu K computer (SPARC64 VIIIfx 2.0GHz) 8 162,0 548 352 9 8992012 IBM Super MUC (Xeon E5-2680 8C 2,7GHz) 2 897,0 147 456 3 4232012 IBM BlueGene/Q Sequoia (Power BQC 16C 1,6GHz) 16 324,8 1 572 864 7 8902013 IBM BlueGene/Q JUQUEEN (Power BQC 16C 1,6GHz) 5 008,9 458 752 2 3012013 NUDT Tianhe-2 (Xeon E5-2692 12C 2,2 GHz + Xeon Phi 31S1P) 33 862,7 3 120 000 17 8082016 Sunway TaihuLight (Sunway SW26010 260C 1,45 GHz) 93 014,6 10 649 600 15 3712018 Summit (IBM Power 9 22C 3,07 GHz + NVIDIA GV100) 122 300,0 2 282 544 8 806

A. Mäder 61

Leistungssteigerung der Spitzenrechner seit 1993 (cont.)www.top500.org de.wikipedia.org/wiki/Supercomputer1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

1994 1996 1998 2000 2002 2004 2006 2008 2010 2012 2014 2016 2018 2020100 MFlop/s

1 GFlop/s

10 GFlop/s

100 GFlop/s

1 TFlop/s

10 TFlop/s

100 TFlop/s

1 PFlop/s

10 PFlop/s

100 PFlop/s

1 EFlop/s

10 EFlop/s

Lists

Performance

Sum #1 #500

A. Mäder 62

Moore’s Law: Aktuelle Trends1.4 Einführung - Moore’s Law 64-040 Rechnerstrukturen

I Miniaturisierung schreitet weiter fortI aber Taktraten erreichen physikalisches LimitI steigender Stromverbrauch, zwei Effekte:

1. Leckströme2. proportional zu Taktrate

EntwicklungenI > 4GByte Hauptspeicher sind StandardI 64-bit Adressierung

⇒ Integration mehrerer CPUs auf einem Chip (2-. . . 32-Cores)⇒ zunehmende Integration von Peripheriegeräten⇒ seit 2011: CPU plus leistungsfähiger Grafikchip⇒ SoC: „System on a chip“

A. Mäder 63

SoC: System on a chip1.5 Einführung - System on a chip 64-040 Rechnerstrukturen

Gesamtes System auf einem Chip integriert:I ein oder mehrere Prozessoren, z.T. verschiedene Typen

I hohe RechenleistungI energieeffizient⇒ z.B. ARM mit big.LITTLE Konzept

I Cache Hierarchie: 1-Level D- und I-Cache / 2-LevelI dedizierte Prozessoren: Grafik, Video(de)codierung, DSP . . .I Hauptspeicher (evtl. auch extern), SpeichercontrollerI weitere Speicher für Medien/Netzwerkoperationen

A. Mäder 64

SoC: System on a chip (cont.)1.5 Einführung - System on a chip 64-040 Rechnerstrukturen

I Peripherieblöcke nach Kundenwunsch konfiguriert:I Displayansteuerung: DP, HDMI . . .I A/V-Schnittstellen: Kamera, Mikrofone, Audio . . .I serielle und parallele Schnittstellen, SPI, I/O-Pins . . .I Feldbusse: I2C, CAN . . .I PC-like: USB, Firewire, SATA . . .I Netzwerk kabelgebunden (Ethernet)I Funkschnittstellen: WLAN, Bluetooth, 4G . . .

I Smartphones, Tablet-Computer, Medien-/DVD-Player,WLAN-Router, NAS-/Home-Server . . .

A. Mäder 65

SoC Beispiele1.5 Einführung - System on a chip 64-040 Rechnerstrukturen

I Bluetooth-Controller (2000)[Fur00]

Prozess 0,25—mMetall 3-LayerVDD 2,5VTransistoren 4,3 Mill.Chipfläche 20mm2

Taktrate 0 . . . 13MHzMIPS 12Power 75mWMIPS/W 160

A. Mäder 66

SoC Beispiele (cont.)1.5 Einführung - System on a chip 64-040 Rechnerstrukturen

I Texas Instruments OMAP5430 (2011) [TI]

3DHDTV

Mainbattery

2x MIPI® HSI

OMAP5430

ARM® Cortex™-A15

MPCore

(up to 2 GHz)

ARMCortex-A15

MPCore

(up to 2 GHz)

POWERVR™ SGX544-MPx3D graphics

IVA-HDvideo

accelerator

Image signalprocessor

Audio processor

Multi-pipe display sub-system

(DSS)

2Dgraphics

L3 Network-on-chip interconnect

MIPI LLI

I2C/SPI

I2C

HDQ/1-Wire

REF/CLK

(4) UARTs

McBSP

TI C2C

USB/HSIC

UART/SPI

3G/4G modem

TWL

Touch screen

controller

USB 3.0 OTG

3x USB 2.0 host

(ULPI/TLL/HSIC)

USB HStarget

Companiondevice

MIPI LLI/UniPortSM-M

DIG MIC

Camera control

HDMI 1.4aI2C/SPIKeypad

Keypad

GPIO

GPIO

UARTDebug & trace

cJTAG/STP/PTM

I2C

PDM

In/Out

HF speakers

Handset microphone

Up tofourcameras

TWL6041 32 kHz Crystal

ARM Cortex-M4

ARM Cortex-M4

SDIO

UART

Power

Monitor

Clocks

Serial devices

SDIO

McBSP

SLIMbus®

USB SS/HShost/target

MIPI DSIMIPI DSI

MIPI DBI-B/DPI

MIPI CSI-3

3x MIPI CSI-2 +CPI

Micro

Speakers

AudioHeadset

VibratorsAmplifiers

FastIrDA

Traceanalyzer

Emulatorpod

TPD12S015

Dynamic memory managerL2 cache

Timers, Int Controller, Mailboxes, System DMA

Boot/Secure ROM, L3 RAM

L4 peripherals

M-Shield™ system security technology: SHA-1/SHA-2/MD5,DES/3DES, RNG, AES, PKA, secure WDT, keys, crypto DMA

WiLink™

wireless connectivity

SATA 2.0

SSD

MMC/SDGPMC

NAND/NORFlash

SD 3.0

eMMC

EMIF 2EMIF 1

LPDDR2LPDDR2

LCDLCDLCD

Up to four displays

mini-C64xDSP

A. Mäder 67

SoC Beispiele (cont.)1.5 Einführung - System on a chip 64-040 Rechnerstrukturen

I Samsung Exynos-5422 (2014) [Samsung]

A. Mäder 68

SoC Beispiele (cont.)1.5 Einführung - System on a chip 64-040 Rechnerstrukturen

I Beispiel: Odroid XU4 [HK]

I vollständiger 8-Kern MicrocomputerI Betriebssystem: Android oder Linux

A. Mäder 69

Grenzen des Wachstums1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

I Jeder exponentielle Verlauf stößt irgendwann an natürliche oderwirtschaftliche Grenzen

I Beispiel: physikalische LimitsI Eine DRAM-Speicherzelle speichert etwa 200 Elektronen (2012)

Skalierung: es werden mit jeder neuen Technologiestufe wenigerI Offensichtlich ist die Grenze spätestens dann erreicht, wenn nur

noch ein einziges Elektron gespeichert würdeI Ab diesem Zeitpunkt gibt es bessere Performanz nur noch durch

bessere Algorithmen / Architekturen!⇒ Annahme: 50% Skalierung pro Jahr, 200 Elektronen/Speicherzelle

gesucht: x b=Jahre Fortschritt⇒ 200=(1; 5x) ≥ 1 ab = exp(b · ln a)

x = ln(200)= ln(1; 5) ≈ 13 Jahre

A. Mäder 70

Roadmap: IRDS1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

IEEE International Roadmap for Devices and Systemshttps://irds.ieee.org/roadmap-2017

I IEEE: Institute of Electrical and Electronics EngineersI Beteiligung von

I HalbleiterherstellernI Geräte-HerstellernI Universitäten und ForschungsinstitutenI Fachverbänden aus USA, Europa, Asien

I Publikation von langjährigen VorhersagenI Zukünftige Entwicklung der HalbleitertechnologieI Prognosen zu Fertigungsprozessen, Modellierung, Simulation,

Entwurf etc.I für Chips (Speicher, Prozessoren, SoC . . . ) und Systeme

A. Mäder 71

Roadmap: IRDS (cont.)1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

Table MM01 – More Moore – Logic Core Device Technology Roadmap (Ausschnitt)YEAR OF PRODUCTION 2017 2019 2021 2024 2027 2030 2033

P54M36 P48M28 P42M24 P36M21 P32M14 P32M14T2 P32M14T4

Logic industry "Node Range" Labeling (nm) "10" "7" "5" "3" "2.1" "1.5" "1.0"IDM-Foundry node labeling i10-f7 i7-f5 i5-f3 i3-f2.1 i2.1-f1.5 i1.5-f1.0 i1.0-f0.7

Logic device structure optionsfinFET

FDSOI

finFET

LGAA

LGAA

finFET

LGAA

VGAA

LGAA

VGAA

VGAA, LGAA

3DVLSI

VGAA, LGAA

3DVLSI

Logic device mainstream device finFET finFET LGAA LGAA LGAA VGAA VGAA

DEVICE STRUCTURES

LOGIC TECHNOLOGY ANCHORS

Patterning technology inflection for Mx interconnect 193i, EUV 193i, EUV DP 193i, EUV DP193i, High-NA

EUV

193i, High-NA

EUV+(DSA)

193i, High-NA

EUV+(DSA)

193i, High-NA

EUV+(DSA)

Channel material technology inflection Si SiGe25% SiGe50%Ge, IIIV

(TFET?), 2D Mat

Ge, IIIV (TFET?),

2D Mat

Ge, IIIV (TFET?),

2D Mat

Ge, IIIV (TFET?),

2D Mat

Process technogy inflectionConformal

deposition

Conformal

Doping,

Contact

Channel, RMGStacked-device

Non-Cu Mx

Stacked-device

Non-Cu MxSteep-SS, 3D Steep-SS, 3D

Stacking generation inflection 2D 2D

3D-stacking:

W2W

D2W

3D-device:

P-over-N

Hetero

3D-device:

Mem-on-Logic

Hetero

3D-device:

Mem-on-Logic

Hetero

3D-device:

Logic-on-Logic

Hetero

LOGIC TECHNOLOGY INTEGRATION CAPACITY

Design scaling factor for standard cell - 0,98 1,09 0,96 1,03 2,00 1,00

Design scaling factor for SRAM (111) bitcell - 1,00 1,00 1,00 1,00 1,25 1,00

POWER AND PERFORMANCE SCALING FACTORS

Vdd (V) 0,75 0,70 0,65 0,65 0,65 0,60 0,55

Physical gate length for HP Logic (nm) 20,0 18,0 16,0 14,0 12,0 12,0 12,0

Datapath speed improvement at Vdd - relative 1,00 1,19 1,21 1,34 1,56 1,60 1,70

Power density of logic path cube at fmax - relative 1,00 1,20 1,21 1,82 2,69 4,49 8,00

fmax of a single CPU core at Vdd (GHz) 2,5 3,0 3,0 3,3 3,9 4,0 4,2

favg at constant power density and Vdd (GHz) 2,50 2,48 2,51 1,84 1,45 0,89 0,53

CPU SiP throughput at fmax (TFLOPS/sec) 0,16 0,27 0,46 0,79 1,34 2,27 3,86

INTERCONNECT TECHNOLOGY

Conductor Cu, non-Cu Cu, non-Cu Cu, non-Cu Cu, non-Cu Cu, non-Cu Cu, non-Cu Cu, non-Cu

Number of wiring layers 14 16 18 20 20 20 20

...

...

...

...

A. Mäder 72

Moore’s LawBeispiel für die Auswirkung von Moore’s Law1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

Angenommen die Lösung einer Rechenaufgabe dauert derzeit vierJahre und die Rechenleistung wächst jedes Jahr um 60%.Wie lösen wir das Problem ?

A. Mäder 73

Moore’s Law: Schöpferische PauseBeispiel für die Auswirkung von Moore’s Law1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

Angenommen die Lösung einer Rechenaufgabe dauert derzeit vierJahre und die Rechenleistung wächst jedes Jahr um 60%.Ein mögliches Vorgehen ist dann das folgende:I Wir warten drei Jahre, kaufen dann einen neuen Rechner und

erledigen die Rechenaufgabe in einem Jahr.I Wie das ?

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Moore’s Law: Schöpferische PauseBeispiel für die Auswirkung von Moore’s Law1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

Angenommen die Lösung einer Rechenaufgabe dauert derzeit vierJahre und die Rechenleistung wächst jedes Jahr um 60%.Ein mögliches Vorgehen ist dann das folgende:I Wir warten drei Jahre, kaufen dann einen neuen Rechner und

erledigen die Rechenaufgabe in einem Jahr.⇒ Nach einem Jahr können wir einen Rechner kaufen, der um den

Faktor 1,6Mal schneller ist, nach zwei Jahren bereits 1,6 · 1,6Mal schneller, und nach drei Jahren (also am Beginn desvierten Jahres) gilt (1 + 60%)3 = 4,096.

I Wir sind also sogar ein bisschen schneller fertig, als wenn wirden jetzigen Rechner die ganze Zeit durchlaufen lassen.

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Wie geht es jetzt weiter?1.6 Einführung - Roadmap und Grenzen des Wachstums 64-040 Rechnerstrukturen

Ab jetzt erst mal ein bottom-up Vorgehen:Start mit grundlegenden AspektenI Informationsverarbeitung und -repräsentationI Darstellung von Zahlen und ZeichenI arithmetische und logische OperationenI Schaltnetze, Schaltwerke, endliche Automaten

dann Kennenlernen aller Basiskomponenten des DigitalrechnersI Gatter, Flipflops . . .I Register, ALU, Speicher . . .

und Konstruktion eines vollwertigen RechnersI Befehlssatz, -abarbeitung, AssemblerI Pipelining, SpeicherhierarchieI . . .

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Literatur1.7 Einführung - Literatur 64-040 Rechnerstrukturen

[TA14] A.S. Tanenbaum, T. Austin: Rechnerarchitektur –Von der digitalen Logik zum Parallelrechner.6. Auflage, Pearson Deutschland GmbH, 2014.ISBN 978–3–8689–4238–5

[HenHA] N. Hendrich: HADES — HAmburg DEsign System.Universität Hamburg, FB Informatik, Lehrmaterial.tams.informatik.uni-hamburg.de/applets/hades

[Fur00] S. Furber: ARM System-on-Chip Architecture.2nd edition, Pearson Education Limited, 2000.ISBN 978–0–201–67519–1

[Moo65] G.E. Moore: Cramming More Components OntoIntegrated Circuits. in: Electronics 38 (1965), April 19, Nr. 8

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Literatur (cont.)1.7 Einführung - Literatur 64-040 Rechnerstrukturen

[IRDS17] International Roadmap for Devices and Systems (IRDS)2017 Edition. IEEE International Roadmap for Devices andSystems, 2017. irds.ieee.org/roadmap-2017

[Intel] Intel Corp.; Santa Clara, CA.www.intel.com

www.intel.com/content/www/us/en/history/

museum-gordon-moore-law.html

[TI] Texas Instruments Inc.; Dallas, TX. www.ti.com

[Samsung] Samsung Electronics Co., Ltd.; Suwon, Südkorea.www.samsung.com

[HK] Hardkernel co., Ltd.; AnYang, Südkorea.www.hardkernel.com

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