Ferroelektrischer Feldeffekttransistor (FeFET)

• Motivation• Material und

Ferroelektrizität• Aufbau des FeFET• Wirkungsweise• Grundlegende Probleme/

Anforderungen• Ergebnisse aus der Lit.• Ausblick

aus [2]

Flash Market rapidly increasing

Motivation für FeFETFerroelectric nonvolatile memories are attractive as next generationnonvolatile memories, since they have unchallenged performanceadvantages over current technologies (EEPROM, flash), such as• higher write endurance• lower write voltage• lower power consumption• potentially radiation- hard

Abb.1 aus [1]:Ferroelektrische Festkörperspeicher basieren zum Beispiel auf dem PerowskitABO3 . Die Ionen sind unterhalb der Curie-Temperatur in Richtung derschwarzen Pfeile verschoben. Dadurch sind die Zentren der positiven undnegativen Ladungen getrennt . Es resultiert ein elektrisches Dipolmoment derElementarzelle, das sich in einer spontanen elektrischen Polarisation desMaterials (Vektor P ) niederschlägt. Durch ein hinreichend großes elektrischesFeld kann man die Richtung der Polarisation umschalten.

A2+ (Ba2+, Ca 2+, Pb 2+)B4+ (Ti4+, Zr 4+, Mn 4+)O2-

Typisch: Pb(Zr1-xTix)O3 PZT (Blei-Zirkonat-Titanat)Perowskit

SrBi2Ta2O9: SBT(Strontiumwismut-Tantalat) Perowskit-ähnlich

REM (Rear Earth Manganites)z.Zt. CeMnO3 und YMnO3 und KombinationenFa. CovaTech, USA

Animation [4]

Material + Ferroelektrizität

Aufbau + Wirkungsweise

Entweder Ferroelektrikum direkt auf Si oder auf Pufferschicht

Kurze Historie1963 :Moll and Tarui: prinzipielle Funktionsweise des FeFET [5]1974: Wu: erster Versuch Si-basierter FeFET (Bi4Ti3O12) [6]

Kategorien

a) MFS b) MFIS c) MFMIS d) MF-ABO3 Aus [7]

back

aus [2]

Zwei stabile Zustände => als Speichersignal nutzbar

Programming

Reading

aus [2]

aus [2]Transistor IV Charakteristik

[ ]

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FeI

FeI

FeI

I

SDTGShD

CC

CCC

CC

CPP

VVVCPL

WI

+=

+=

−+−= µ n-Subst.

Anforderungen an Interface Si/ferroelektrische Schicht:• geringe Gitterfehlanpassung (sonst unkontrollierte GF-Zustände)• Unterdrückung von chemischen Reaktionen• Traps<1012 cm-3

• Vermeidung dünner low-k Zwischenschichten• FE-Schicht pinhole-frei

- keine ideale Grenzfläche zwischen FE und Si (traps, Ladungsinjektion)

- ferroelektrische Schicht muss bei hohen Temperaturen und hohenO-Partialdrücken hergestellt / behandelt werden (MoCVD)

=> Oxidzwischenschicht ist sowieso vorhandenoder=> anderes Verfahren (Elektronenstrahlschreiben)

Probleme:Pufferschicht oder nicht ?

Probleme:

Miniaturisierung- Speicherdichte, Kosten

- Verändern sich ferroelektrische Eigenschaften?

„Die alte grundlegende Frage, wie viele Einheitszellenmindestens nötig sind, damit das seiner Natur nachkollektive Phänomen der Ferroelektrizität nichtverschwindet, gewinnt somit eine hochaktuelletechnologische Bedeutung“ [1]

Max Planck Institut für Mikrostrukturphysik Halle/Sa.

FE direkt auf Si - MFS

Precursorschicht (amorphe, metallorganische Schicht mit entsprechender Stöchiometrie(Pb, Zi, T,O bzw. Sr, Bi, Ta, O), spin coatingElektronenstrahlschreiben, maskenlosEntwicklung, Tempern, Kristallisation (650-800°C, t: z.B.1h)Strukturen 75 bis 1000 nm Kantenlänge

Rasterkraftmikroskop Kontaktmodus ferroelektrische Domänen unterscheiden sich um 180° Phasenlage, +topografische Abbildung

eine einzelne Zelle wurde geschalten

aus [1]

REM-Aufnahme

1

2

3

4

Defektminimierung durch Waferbonden um zwei Größenordnungenaus [1]

Prinzip des Bondens. Im ersten Schritt wird die ferroelektrische Schicht (gelb) au einemSi-Wafer (Hilfssubstrat, hellblau) abgeschieden, bevor sie im zweiten Schritt auf denaktiven Si-Wafer (aktives Substrat, violett) adhäsiv gebondet wird. Im Schritt 3 wird dasHilfssubstrat zum größten Teil weggeschliffen, bevor es dann im Schritt 4 endgültigabgelöst wird.

direkt auf Si nach Waferbonden

TEM

Auch MgO/SiO2-Buffersandwiches [3]

aus [2]

PZT wächst hochorientiert auf MgO gepufferten Si

MgO gute Diffusionsbarriere

SiO2 ist eine der besten Passivierungen für Si

Mit PufferschichtMFIS

aus [2]

↓f

i

i

f

t

t*

εε

Aber: Feldstärke beachten bei dünnen Schichten !

Spannungsteiler an Tafel

aus [2]

To build a useful single ferroelectric transistor memorydevice the following attributes are required:

• Ferroelectric material with low ε (10 –30), high Tc(>500 C)• capable of high temperature processing (~900 C)• Buffer layer with high ε (20 –50)• Relatively thick buffer layer (tf/ti~3 –5)• Low leakage currents through the stack (<10-10A/cm2)

Rare Earth Manganites (REM)CeMnO3, YMnO3

A better class of ferroelectric material:

• Low dielectric permittivity ferroelectric• Tolerant of high temperature processing• Low mobile ionic charge (MOCVD)• Forms an ideal interface on Silicon• Scalable-small grain size/transistor scaling• Integrates well into CMOS process• The ideal material for FeTRAM

aus [2]

aus [2]

i

f

εε

aus [2]

aus [2]

Key parameters of COVA’s material:• εferro~15, εbuffer~3.7 (SiO2)-25 (Ce2O3)•Leakage current of stack <10-8A/cm2

•Curie temperature ~500 C (estimate)•Coercive field ~100 kV/cm•Pr=1 –3 µC/cm2

COVA‘s resultsCeMnO3, YMnO3 (REM)

aus [2]

Aufzeigen derCMOS-Integration

MFMIS

MehrschichtstrukturenAnpassung

Bsp.e: Ti/Pt-Rh(M)/PbZrxTi1-xO3(F)/Pt-RhTi(M)/poly-Si(M)/SiO2(I)/Si(S)

Ir(M)/IrO2/PbZrxTi1-xO3(F)/Ir/IrO2/poly-Si(M)/SiO2(I)/Si(S)

Pt(M)/SrBi2Ta2O9(F)/Pt(M)/SrTa2O6(I1)/SiON(I2)/Si(S)

Pt(M)/Pb3Ge5O11(F)/Ir(M)/(Zr,Hf)O2(I)/Si(S)

Folie 5

MFMIS : Easier to control interface to silicon. Betterretention. More complicated process and stepcoverageissues.

MFIS : More difficult to control interface but simplerprocess and simpler structure.

aus [2]Ausblick

NDRO: nondestructive readout

aus [2]

Zusammenfassung

wesentliche Vorteile:•nicht flüchtig•kein zerstörendes Lesen•geringer Leistungsverbrauch

•kompaktes Zell-Design möglich => hohe Integrationsdichte

„klassische“ 1T1C-Zelle FET-RAM

aus [7]

Literatur:

[1] M. Alexe et al.: Physikalische Blätter 56/10 (2000) 1-4

[2] F.P. Gardinger et al.: Ferroelectrics 268 (2002) 729-734 und www.covatech.com

[3] N.A. Basit et al.: Applied Physics Letters 73/26 (1998) 3941-3943

[4] http://smile.unibw-hamburg.de

[5] J.L. Moll, Y. Tarui, IEEE Electronic Devices ED-10 (1963) 338

[6] S.Y. Wu, IEEE Electronic Devices ED-21 (1974) 499

[7] R. Waser, WileyVCH, Weinheim, ISBN 3-527-40363-9, S. 387-405