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事後評価用資料
「超低損失・省エネルギー型デバイスシステム技術研究開発」
第１回 超低損失・省エネルギー型デバイスシステム技術研究開発・
情報通信機器の省エネルギー基盤技術研究開発
プロジェクト評価（事後）検討会 資料６―①
2
目 次 １．事業の目的・政策的位置付けの妥当性……………………………………… 3
（１）事業に対する国の関与…………………………………………………… 3 （２）事業目的・政策的位置付け……………………………………………… 3
２．研究開発等の目標の妥当性…………………………………………………… 8 （１）研究開発目標……………………………………………………………… 8
３．成果、目標の達成度の妥当性…………………………………………………12 （１）成果…………………………………………………………………………12 （２）成果の普及・広報…………………………………………………………23 （３）目標の達成度………………………………………………………………26
４．事業化、波及効果についての妥当性…………………………………………35 （１）事業化………………………………………………………………………35 （２）波及効果……………………………………………………………………36
５．研究開発マネジメント・体制・資金・費用対効果等の妥当性……………37 （１）研究開発計画………………………………………………………………37 （２）研究開発実施者の実施体制・運営………………………………………39 （３）資金配分……………………………………………………………………40 （４）費用対効果…………………………………………………………………40 （５）変化への対応………………………………………………………………44
3
１．事業の目的・政策的位置付けの妥当性 今後の太陽光発電などの分散型電源の導入進展に伴い、電力ネットワークの
エネルギー損失低減が重要な課題となると考えられている。また、情報通信機
器の急速な普及に伴う電力需要の急増を回避するためには情報通信機器の抜本
的な低消費電力化が求められている。このため、本事業では、電力ネットワー
ク、電力機器の省エネルギー化に資するため、エネルギー利用効率の高いロー
カルエリア電力ネットワーク設計技術等の研究開発を行う。また、SiC 素子など
を利用した小型・超低損失電力変換器のための高密度実装・モジュール化技術
等の基盤技術を開発する。さらに情報通信機器の省エネルギー化を可能とする
基礎・基盤技術として画像表示部や演算回路をワンチップにシステム化し、情
報処理内容に応じて 適なパワーマネージメントを行うことにより、情報通信
機器の抜本的省エネルギー化を可能とするインテリジェントシステムチップの
研究開発、並びに視認性に優れた省エネルギー効果の大きい自然光活用型ディ
スプレイの研究開発を行う。
（１）事業に対する国の関与
地球温暖化問題は全世界的問題として緊急に取り組むべき課題である。し
かし省エネルギーにおいて重要な新たな技術のブレークスルーには、その実
現のための開発課題が多岐に渡り同時開発が困難であるばかりでなく、競合
技術の進展の動向やコスト見積の不確定さなど実用化に向けての投資開発リ
スクが高く、民間企業の取り組みでは限界がある。本事業の開発課題は、各種
材料、プロセス、設計・シミュレーションなど多岐に渡る研究開発を必要とす
る、まさにこの種の開発である。地球温暖化問題解決という全世界的要請に対
応するためには、国が研究開発を総合的に推進することが必要である。
（２）事業目的・政策的位置付け ①目的 電力変換器等のパワーエレクトロニクスシステム及び情報通信機器の革新的
な省エネルギー化を図り地球温暖化の抑制に貢献する。また、本技術革新によ
り国際競争力のある新たな省エネルギー半導体産業の創出、同時に電力機器・
情報通信機器両分野での民間需要、雇用の創出に貢献することを目的とする。
4
②政策的位置付け 本事業は、総合科学技術会議分野別推進戦略（平成１３年９月２１日決定）
のエネルギー分野における「エネルギーインフラを高度化していくために必要
な研究開発」の中のエネルギー機器・インフラ用各種材料等開発、ナノテクノ
ロジー・材料分野における重点領域「環境保全・エネルギー利用高度化材料」、
情報通信分野における「高速・高信頼情報通信システム技術」の中の高機能・
低消費電力デバイス技術に該当する。また、資源エネルギー庁「省エネルギー
技術戦略」（平成１４年６月１２日）の電動機・パワーエレクトロニクス応用
装置における省エネルギー、情報化対応の省エネルギーに該当する。なお本研
究の該当領域は次のとおりである。
出所：技術戦略マップ 2007
図１．技術マップ(整理図)上での本研究の該当領域
当テーマの該当領域
5
出所：技術戦略マップ 2007
図２．次世代省エネデバイス技術の導入シナリオ
6
図３ ダイナミック制御低消費電力 LSI 技術の技術ロードマップ
7
図４．自発光オンチップディスプレイ技術の技術ロードマップ
図５．省エネルギー発光素子技術の技術ロードマップ
8
２．研究開発等の目標の妥当性 （１）研究開発目標 パワー半導体デバイスの低損失化、高周波動作、高温動作の進化に対応して、
その性能を活用できるモジュール設計の基盤技術を構築する。また、有機 EL 素
子の省エネルギー化を目的として、より高効率の発光材料の探索・設計から、
製造プロセスの省エネルギー化を含めた低消費電力の発光素子構造の開発を行
う。具体的には、以下の課題について研究開発を行う。
①超低損失素子モジュール化基盤技術
SiC 及び GaN の超低損失素子の特長を生かした小型・低消費電力の電力変換器
（スイッチ、インバータなど）を実用化するための基盤技術として、素子の高
性能、プロセスの高度化、デバイスの信頼性の向上を図るとともに、モジュー
ル化に適したデバイス設計、実装、技術のモジュール化基盤技術の確立を図る。
特に、超低損失変換器の設計基盤技術として、パワーエレクトロニクス統合設
計手法を構築する。
具体的な目標値は、表１のとおりである。
なお、超低損失素子利用ネットワーク技術開発については、モジュールとし
ての実用化技術開発の進捗動向が極めて流動的であったため、H16 年度以降は本
要素技術に統合して実施した。
②省エネルギーLSI システム技術開発
従来ディスプレイの 10％以下の自発光型オンチップディスプレイを構築する
ための基盤技術を開発するとともに，表示する情報の処理回路とディスプレイ
用周辺回路での待機時電力 10％以下、動作時電力 50％以下を目指したダイナミ
ックパワー制御型集積回路を構築するための基盤技術を開発する。また、有機
ＥＬ素子の低消費電力発光素子構造及び液晶ディスプレイの大幅な省エネルギ
ー化を目指したワイドバンドギャップ材料を用いたＬＥＤや透明導電膜を開発
する。
具体的な目標値は、表１のとおりである。
9
表１．個別要素技術毎の目標
要素技術 目標 妥当性・設定理由・根拠等
高品質ウエハ技術開発
(1)SiC ウエハ基盤技術開発
（マイクロパイプ～ゼロ個/ｃｍ２、EPDが2～5千個/
ｃｍ２の高品質 2 インチ結晶基板を作製する技術と
その基板品質を劣化させないエピ技術の開発）
(2)大電流 GaN HEMT 基盤技術の開発
（大電流 HEMT 構造デバイスの作製と性能検証）
高品質 SiC 結晶基板を作製するため、
(1) 提案時の市販の結晶基板品質（マイクロパイプ欠陥は数十個/ｃｍ２、
エッチピット密度は 2～10 万個/ｃｍ２）を上回る、桁違いの高品質化目標
を設定。エピ成長技術は未開発で、基板品質の向上によりエピ成長によ
る新たな欠陥の発生が顕在化してきたため。
(2) GaN のパワーデバイスの展開可能性を明確化するには MOCVD 基板
によるデバイス性能検証が必須。
素子設計･プロセス基盤技術開発
・パワーモジュールに必要な縦型／横型 MOS の
設計・試作・プロセス開発
（ワイドギャップ半導体のパワエレ応用の動向と技
術開発の進捗を精査して、必要なプロセスの開発
と応用目的に適したデバイス構造選択とを行う。ま
たシリコン MOS の限界を超えるオン抵抗（15ｍΩ・
ｃｍ２以下）を持つ DIMOS-FET を作製する）
応用展開を目指すためには素子特性の高度化とプロセスの実用性（簡
便性など）のバランスが重要なため。また、低損失素子として重要な特性
であるオン抵抗の低減を図る素子構造は研究されていたが、実用上重要
な DIMOS-FET では、チャネル移動度を上げることが難しく、シリコン
MOS と同程度の低オン抵抗素子しか得られていないため。
①超低損
失素子モ
ジ ュ ー ル
化基盤技
術
変換器設計基盤技術開発
・超低損失素子の変換器利用の基盤となる回路・
実装・システム統合の基盤技術の開発
（パワーエレクトロニクス統合設計手法の構築）
パワーエレクトロニクスは応用別の性能向上を目指した試行錯誤的開
発が進められていた。素子性能の飛躍的向上に伴い、新規素子のシステ
ム応用を促進するためには、その性能を生かし切った高性能変換器の設
計手法の構築が必要なため。
10
自発光型オンチップディスプレイ技術の開発
（消費電力が従来ディスプレイの１０％以下）
フィールドエミッションディスプレイ用の電子源と駆動回路を一体化する
混載技術を開発することにより、従来の電子源駆動よりも低電圧（低消費
電力）駆動が可能となる。
10 型フィールドエミッションディスプレイにおいて 3～5W の低消費電力
化において、従来型 FED は７W であるのに対して CRT は 50W、LCD は
30W 程度であるから、オンチップディスプレイを従来型 FED 方式とするこ
とにより省電力化が図れるが、駆動回路一体型 FED とすることにより、更
に 50%に低消費電力化が図れる。
ダイナミック制御低消費電力 LSI 技術の開発
（従来 LSI に対して待機時電力１０％以下、動作時
電力５０％以下）
トランジスタのしきい値を自在に制御できれば、動作時にも待機時にも
著 し い 省 エ ネ ル ギ ー 化 を 達 成 で き る 。 独 立 ダ ブ ル ゲ ー ト を 持 つ
4T-XMOSFET は、産総研提案の XMOSFET の進化型で、この機能を持
たせることができる。
LSI 技術の開発は微細化が大前提であるが、通常のプロセス技術の改
良だけでは限界があり、新規で独自の微細化プロセス技術の開発が必須
となる。
② 省 エ ネ
ルギーＬＳ
Ｉシステム
技術開発
高効率光電変換層・発光材料の分子設計、合成
技術の開発
（外部光活用型有機電界発光素子に使用可能な
発光材料を３種類選定(赤（R）、緑（G）、青（B）に
対応）)
赤（R）、緑（G）、青（B）の発光素子を作製することにより、外部光活用
型有機電界発光素子の白色化、フルカラー化が可能となる。
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外部光活用型有機電界発光素子高効率化技術
の開発
（外部光取り込みによって輝度が 1000 倍以上変化
する有機電界発光素子（外部光活用型有機電界
発光素子）の作製）
有機電界発光素子（有機 EL）をはじめとするディスプレイは周囲の明る
さによって視認性が異なり、周囲が明るいほど見えにくくなる欠点をもつ。
周囲の明るさに応じて発光輝度を変化させる素子ができればこの問題を
解決でき、さらに周囲の光（外部光）自体を発光エネルギーの一部として
利用することにより省エネが図られる。
太陽光を外部光とする高効率発光素子の作製技
術の開発
（ 晴 天 白 昼 の 太 陽 光 の 強 度 に 相 当 す る
100mW/cm2 での、外部光活用型有機電界発光素
子の動作確認）
外部光活用型有機電界発光素子を屋外で使用することを想定すると、
太陽光の強度に相当する光の照射条件でも発光輝度が増大する素子を
作製する必要がある。
ワイドバンドギャップ高効率白色発光素子技術の
開発
（新規の超ワイドバンドギャップ材料を用いた波長
400～800nm の白色光源素子の開発）
半導体を用いて白色光源を得るためには、高効率な蛍光体が必須で
ある。ところが現在、窒化物半導体では蛍光体の量子効率の良い紫外線
領域を利用できない。そのため、窒化物半導体より短波長領域で発光効
率が高い材料を用いた発光素子の実現が望まれている。酸化物半導体
ZnO はバンドギャップが 3.4eV で励起子の結合エネルギーが 60meV と発
光素子材料としては潜在能力が非常に高い。
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３．成果、目標の達成度の妥当性 （１）成果 情報通信機器の急速な普及に伴う電力需要の急増を回避するためには情報通
信機器の抜本的な低消費電力化が求められている。この深刻な技術的要請に答
えるために、平成 14 年度から平成 18 年度の 5 年間をかけて、電力の省エネル
ギー化に大きく貢献すると考えられる、SiC 素子などを利用した小型・超低損失
電力変換器のためのモジュール化技術等の基盤技術、情報通信機器の抜本的省
エネルギーを可能とするインテリジェントシステムチップ技術、省エネルギー
効果の大きな自然光活用ディスプレイ技術の研究開発に取り組んだ。その結果、
当初掲げた研究の目標をおおむね達成するとともに、全期間で、論文発表 155
件、口頭発表 279 件、特許出願 47 件という、膨大な成果を発信することができ
た。主要なテーマであった超低損失素子モジュール化基盤技術開発は、平成 18
年にスタートした NEDO プロジェクト「パワーエレクトロニクスインバータ基盤
技術」につながり、省エネルギー・小型・低コスト電力変換器の実用化へ開発
を加速することに成功した。
（１－１）超低損失素子モジュール化基盤技術の成果
SiC パワー素子による「超低損失素子モジュール化基盤技術開発」を目指し、
電力変換器のプロトタイプ実証に向けたウエハ、プロセス、デバイス、モジュ
ール化の基盤技術の開発をすすめ、要素技術については目的を達成した。試作
実証については、平成 18 年度 7 月から 3 年間の予定で開始された NEDO プロジ
ェクト「パワーエレクトロニクスインバータ基盤技術」のなかで、さらなる要
素技術の高度化とともに発展的に進めるに至った。パワーモジュール実装技術
開発については、本研究課題で開発したインバータ設計手法を実用に耐えるレ
ベルまで CAD 化することができた。これにより上記プロジェクトにおいて、ワ
イドギャップ半導体パワーデバイスを用いた場合のインバータの高パワー密度
化の極限を明確化する課題に活用し、省エネルギー・小型・低コスト電力変換
器の開発・実用化に貢献していく。以下に各要素技術の成果について述べる。
高品質ウエハ技術開発においては、実用に供することのできるウエハの作製
技術の開発を目指した。市販の結晶基板は数十個/cm2のマイクロパイプ欠陥と 2
〜10 万個/ cm2 のエッチピット密度（EPD：エッチングによって顕在化する結晶
欠陥）を持つ。近年提案された RAF 結晶成長法は、従来の C 面成長法を行う前
に、それと直角な 2 方向の A 面成長を数回繰り返すことにより、欠陥の低減を
図るもので、報告によれば繰り返し回数を増すに従って劇的に結晶欠陥が減少
13
する。しかし、この方法で良質な結晶をうるためには、長尺な結晶を安定して
作製するなど高い成長技術が要求される。そのため学会レベルでは、むしろ
終結晶の品質が劣化するとの報告もある。
本研究では、熱歪みを極小化する炉設計や不純物への配慮の徹底により EPD
が平均で 2000 個/cm2、良いところでは 500 個/cm2をきる良質な結晶を得ること
ができた（図６）。ある程度量産化を図れるかが残される課題である。デバイス
作製には、結晶基板上に所望の厚さと不純物濃度のホモエピタキシャル膜を成
長させることが不可欠である。その場合、結晶品質が向上すればするほど、エ
ピによる欠陥発生が顕在化してくる。結晶研磨面の高品質化とエピ成長時の水
素前処理を 適化することでエピによる新たな欠陥を発生させないエピ成長技
術の開発に成功した（図７）。この技術は、産総研開発の従来のデバイス作製面
と異なるカーボン面への薄膜成長技術と合わせて、電中研・昭和電工との共同
研究を技術的支柱としたデバイス用薄膜供給の LLP（エシキャットジャパン）に
おいて活用され、国内におけるエピ膜供給の拠点形成に貢献した。NEDO プロジ
ェクト「パワーエレクトロニクスインバータ基盤技術開発」（平成 18～20 年度）
においては、デバイスの大容量化・高信頼性と結晶欠陥の関係が追求されるが、
本課題の成果はこのプロジェクトに提供され、相関解明を通じてウエハ品質の
向上を図って行く。
大電流 GaN HEMT 基盤技術の開発については、MOCVD 技術の導入により、パワ
ー素子作製についての見通しを得ることができ、この成果をもとに平成 16 年度より産
総研委託費「オン CPU 高速・大容量電源技術開発」において、目的をより特定して開
発をすすめることになった。
素子設計・プロセス基盤技術開発においては、超低損失素子システムでの応
用を睨んだ素子選択・設計と必要なプロセス技術の開発を行った。超低損失電
力モジュールに用いるパワー素子としては、通電損失が小さく、高周波・高温
動作が可能であることが要件である。さらに実用化の観点を加えれば、プロセ
スができるだけ簡単であることが望ましい。本プロジェクトでは、モジュール
図６ バルク単結晶成長技術の比較 図７ エピ成長技術
14
オン特性オン特性 オフ特性オフ特性
RRonsons~17~17--8m8mΩΩcmcm2 2 (@3.4MV/cm), V(@3.4MV/cm), Vbdbd~950V~950V
2.0
1.5
1.0
0.5
0.0
Dra
in C
urre
nt [A
]
1086420
Drain Voltage [V]
250x10-6
200
150
100
50
0
Dra
in C
urre
nt [A
]
10008006004002000
Blocking Voltage [V]
Lc=19μm, Lg=1.5μm
Vg=0 to 20V / 5V steps
オン特性オン特性 オフ特性オフ特性
RRonsons~17~17--8m8mΩΩcmcm2 2 (@3.4MV/cm), V(@3.4MV/cm), Vbdbd~950V~950V
2.0
1.5
1.0
0.5
0.0
Dra
in C
urre
nt [A
]
1086420
Drain Voltage [V]
250x10-6
200
150
100
50
0
Dra
in C
urre
nt [A
]
10008006004002000
Blocking Voltage [V]
Lc=19μm, Lg=1.5μm
Vg=0 to 20V / 5V steps
に適応できるアンペア級の MOS デバイスの開発をめざし、種々の素子構造とプ
ロセスを精査し、まずターゲット素子の選択を行った。その結果、必ずしも
高の低損失は実現できなくともデバイス作製においてマスク数が少なく生産性
の高い DIMOS(Double Implanted MOS)を中心に開発を行った。この場合、MOS の
SiO２/半導体界面にトラップ準位が多数存在し、ゲート下の電子移動度（チャネ
ル易動度）が数 cm2/V と小さく、その向上が 大の課題である。これまで基盤技
術開発として、酸化条件、酸化後処理条件、結晶面方位、チャネル構造（埋め
込み型）に関して系統的に進めてきたが、さらに DIMOS に適したプロセス開発
を進めた。まず、ゲート形成領域における p 井戸構造を形成する際に、ゲート
近傍領域の注入濃度を減らし表面荒れ効果を低減する工夫を行った。新たな酸
化手法として、産総研で開発した高温急速熱処理（HT-RTP）装置を活用した。
この装置は、コールドウォール炉で超高温(1400℃以上)、短時間（数分から数
十分）のゲート酸化膜形成と NO ガスなどによる酸化後処理を効果的に行うこと
ができる。温度やシークエンスをパラメータとして 適化を図り、Ron・C は 12.5
ｍΩ・cm2（電界強度～3MV/cm、耐圧 950V）まで低減することに成功した。これ
は同耐圧 Si パワーMOS の約 10%の値であり、SiC パワーMOS の中でも世界 高水
準の値である。HT-RTP 法により形成した MOS 界面は界面欠陥が低く、チャネル
移動度は 18.9 cm2/Vs を得た（図８）。この HT-RTP 法により従来の数百ミクロン
□のデバイスから 1mm□に大きくした DIMOSFET の試作が可能となった。本開発
によりプロセスコストを比較的低減できる DIMOS の実用化に目処が立った。
変換器設計基盤技術においては、デバイスの性能の向上（低オン抵抗、高温・
高周波動作）を生かしきることのできるパワーエレクトロニクス統合設計手法
の構築とその CAD 化による汎用化を目指した。例えば、素子の動作が高速化す
図８ 縦型 MOSFET の静特性（HT-RTP 法）
15
ると回路の浮遊リアクタンス(L)や浮遊キャパシタンス(C)がスイッチング損失
に大きく影響を与えるので、従来の試行錯誤的な方法では対処が困難である。
素子の動作時に、構造的に種々の形で蓄積される電荷が損失の原因になる。こ
の寄与を、回路条件で変わる素子の発熱をカロリーメトリックな方法で実測し
て評価する手法を構築した。これにより、寄生パラメータ可変回路ユニットを
用いて寄生パラメータと素子損失の関係を解析し、外挿法により、真性素子損
失と外因性損失の分離に成功した。この素子限界損失モデルの妥当性は、デバ
イスの構造・動作解析と実験的損失解析から検証した。これらを踏まえて、平
成18年度には半導体デバイスシミュレータによる素子損失モデルの定量化を行
い、疑似デバイスモデルを組み込んだ回路損失 適化シミュレータを開発した。
シミュレータの精度については、任意の回路パラメータに対して、実際の回路
で動作するデバイスの損失を 99％以上の精度で算出できる。さらに制御回路、
電力変換回路（素子、主回路）、フィルター回路から構成される変換器設計プラ
ットフォームを活用し、各要素の損失を統合する統合熱設計データベースを作
成した。これらの損失データベースとノイズの相互関係を定量的に明らかにし、
その結果を用いて 10 W/cm3クラスのパワー密度インバータ試作（Si スイッチン
グ素子とSiCショットキーダイオードのハイブリッドインバータ）で実証した。
以上のように高密度パワーエレクトロニクス統合設計手法は精度が高く、広く
応用が可能であることが示された。これらの手法は CAD としてまとめられ、汎
用に供することが可能になった。本成果は、NEDO プロジェクト「パワーエレク
トロニクスインバータ基盤技術開発」（平成 18～20 年度）において活用される。
即ち、SiC などの高速動作可能な超低損失素子を用いた時に、どこまで変換器の
体積を低減できるか（高パワー密度にできるか）の可能性を明かにする。変換
器の効率の向上とそのコスト（ほぼ変換器の体積に比例）の低減が図られるこ
とにより、電力システムにおけるインバータに代表されるパワーエレクトロニ
クスの促進が図られ、省エネルギーへの大きな貢献を果たすことが可能である。
（１－２）省エネルギーLSI システム技術開発の成果
省エネルギーLSI システム技術開発では、情報通信機器の抜本的省エネルギー
を可能とするために、自発光オンチップディスプレイ技術、ダイナミック制御
低消費電力 LSI 技術、省エネルギー発光素子技術開発を同時並行的に進めた。
自発光オンチップディスプレイ技術の集積化技術に関しては、(a)シリコンエ
ミッタと集積回路を同一基板上に混載するプロセスの開発、(b)シリコンエミッ
タの課題である長寿命化、(c)プロトタイプチップでの動作実証、を目指した。
(a)シリコンエミッタと集積回路を同一基板上に混載するプロセスの開発で
は、単結晶 Si を用いた電界放出型シリコンエミッタとシリコン MOSFET 論理回
16
路を同一基板、同一平面上に混載して良好に動作させるための素子構造および
その作製プロセスを新たに開発した。エミッタ部は数 10V の比較的高い電圧で
動作するのに対して、論理回路部分は 5V 以下の低電圧動作を行う。これら動作
電圧が異なるデバイスを同一基板上に混載させるためには、それぞれのデバイ
スに合わせた酸化膜厚をもつ構造とそれらを同一基板上に形成できるプロセス
が必要である。また、ナノメータサイズの極細先端を有するエミッタの形状を
変形させることなく、MOSFET 回路を作製することも必要である。これらの条件
を満足させるために LOCOS（選択酸化）工程を取り入れた新たな作製プロセスを
考案し、プロセス条件の 適化を行った。これにより、自発光型ディスプレイ
の電子源となる4×4マトリクス状シリコンエミッタアレイおよびエミッタアレ
イ駆動を目的とした基本論理回路を作製することに成功した。作製した 4×4シ
リコンエミッタアレイにはエミッタアレイ毎に放出電流制御MOSFETが内蔵され
ており、このトランジスタを用いて低電圧で放出電流を制御することに成功し
た。また、同一基板上に作製したＤラッチレジスタおよびそれにより構成され
る 4ビットシフトレジスタの動作試験を行い、駆動用 n-MOSFET 回路の混載が可
能であることを実証した。
さらに電界放出エミッタと LSI を積層して、より高集積、高機能な集積回路
を作製するためのプロセス技術を開発した。ダイナミック制御低消費電力 LSI
を第一層とし、この駆動回路からの信号を入力し電子放出部分の動作を制御す
る薄膜トランジスタ(TFT)層、そして、真空中に電子を放出し発光させるフィー
ルドエミッタアレイ(FEA)層からなる三層構造を構成するため、第二層と第三層
の部分の多層構造の作製技術を開発した。このような多層構造を作製する際に
問題となるのは、シリコンエミッタ先端の先鋭化プロセスの低温化と下層部分
で形成されてしまう段差が上層に影響を与え上層の薄膜に亀裂が生じる点であ
る。先鋭化プロセスにはシリコン熱酸化を用いるため 950℃程度の加熱が必要と
なり、下層の LSI に損傷を与えてしまう。本開発では常温先鋭化プロセスとし
て、アルゴンイオンエッチングと CHF3 反応性イオンエッチングを組み合わせた
新しいプロセスを開発して低温先鋭化を実現した。また、デバイス構造の段差
に起因する膜の亀裂に対しては下層の平坦化がひとつの手段である。一般的に
はケミカルメカニカルポリッシング（CMP）が使われるが、CMP プロセスは工程
が複雑になりコストアップにもつながるため、本研究開発では下層部分の膜厚
の 適化とテーパー構造を持つようにパターンニングをすることで段差がなく
なるような工夫をして問題を解決した。その結果、図９に示すようなポリシリ
コン TFT で電流制御を行う非晶質シリコン FEA の開発に成功した。
17
図９ 開発した、同一基板上のポリシリコン薄膜トランジスタ（TFT）でエ
ミッタ電流制御を行う非晶質シリコンフィールドエミッタアレイ（FEA）
(b)シリコンエミッタの課題である長寿命化については、本研究開発では真空
電子による蛍光体の電子線励起発光を利用するため、真空封止管中でのエミッ
タの安定動作は必須条件である。エミッタの真空封止管への搭載工程は(1)電子
源、アノード電極、外部引き出し配線などで構成される部品の組立、(2)真空排
気、脱ガス、(3)真空封止の順に行われる。上記工程では 300℃程度の加熱工程
が必要となり、シリコンエミッタの場合にはこの加熱により表面が酸化されて
電子放出特性が著しく劣化することが明らかとなっている。また、真空封止管
に残留する酸素などによりエミッタ表面が徐々に酸化され、エミッション特性
が劣化する。この問題に対して、シリコンエミッタ表面への極薄 HfC（ハフニウ
ムカーバイド）膜を被覆する手法を新たに開発した。シリコンエミッタの先端
形状を劣化させずに高融点材料である HfC をナノメータの極薄膜で形成させる
ために、誘導コイル付マグネトロンスパッタによる膜堆積法を検討した。作製
した HfC 被覆シリコンエミッタの断面を透過電子顕微鏡で詳細に観察し、ナノ
メータサイズの３次元形状であるエミッタ先端に一様な HfC 膜が形成できるこ
とを確認した。また、HfC 被覆後にゲートを有するエミッタ構造を作製できるエ
ッチバック法も併せて開発した。作製した HfC 被覆シリコンエミッタは被覆の
ないエミッタと比較して、 大放出電流密度を 1 桁以上増大でき、しきい値電
圧を 15V 低下させることができた。動作寿命に関しては、未被覆エミッタでは
100 時間程度の動作により放出電流が 2桁程度減少するのに対して、HfC 被覆エ
ミッタでは 10,000 時間以上の動作でも安定して電子放出することを実証した。
(c)プロトタイプチップでの動作実証として、自発光ディスプレイ FED 用電子
源として 3 インチシリコン基板上にポリシリコン TFT 一体型 FEA を作製した。
XY マトリクスラインは画素毎に組み込まれた TFT のソースとゲート電極に接続
される。Vs=0V で測定した 1 画素の電子放出特性から、電子放出を ON/OFF する
ために必要な TFT のゲートスイング電圧は約 12V であることが分かる。TFT 制御
18
を利用しない従来型 FED の輝度調整は FEA の引き出し電圧（Extraction Gate
Voltage VE）を変化させて電子放出電流を制御するため、約 50V の電圧変調が必
要である。一方、TFT 一体型 FEA では VE は一定の固定電圧を印加しておき、VG
のスイング(12V)で電子放出を制御する。従って、画像信号用ドライバ回路の出
力電圧は従来より約 1/4 に低減できることになる。
またプロトタイプ試作のため、真空パッケージング技術を開発した。従来の
真空パッケージングは細い排気管を通して真空排気し、その後排気管を加熱に
よって溶断(チップオフ)するという工程がとられていた。この方法の場合、デ
バイスをガラスパネル内にセットしてパネルを接着する工程で大気や窒素ガス
中での熱処理が入り、ガス中に含まれる酸化性ガス（酸素、水）によりエミッ
タ表面が酸化して特性が劣化してしまうという問題があった。そこで、パネル
構造の接着を真空中で行うための装置を開発するとともに、真空中でのパネル
接着に適したフリットガラスの組み合わせを工夫することにより、デバイス特
性を劣化させることなく真空パッケージングすることに成功した。本方法はパ
ネル接着→真空排気→チップオフ→ゲッター活性化という４工程から成る従来
プロセスを１回の工程で行えるという特長も有している。
開発した TFT 一体型 FEA を電子源とした FED の消費電力を試算した。携帯端
末等への応用を念頭に小型ディスプレイを仮定する。従来ディスプレイの消費
電力は CRT で 50W、LCD で 30W 程度ある。一方、TFT 一体型 FEA を用いない FED
の消費電力は 7W との報告があり、その内訳はアノード回路で 2.8W、駆動回路で
1.4W、信号処理回路で 2.8W である。本研究においてはエミッタ駆動を従来電圧
の 1/4 で行うことができるようになったため、駆動回路の消費電力は 1/16 程度
に減らすことが可能である。また、エミッタ低温作製プロセスなどの開発によ
り信号処理回路とエミッタ駆動回路とは積層集積化が技術的には可能となった
ことから、信号処理回路はエミッタ駆動回路とは独立して作製できるため 先
端の LSI 技術により低消費電力化できる。本研究開発当初のテクノロジーノー
ドは 135nm であったが、2007 年には 65nm となっており消費電力は 1/4 になるこ
とが期待できる。従って、本研究の成果を 大に活かすことができれば 3.6W の
消費電力が見込める。この値は上記 30～50W に比べて 10%程度であり、目標値を
達成したと考える。
ダイナミック制御低消費電力 LSI 技術開発では、 も微細化に適する MOS デ
バイスと認知されている産総研提案(1984 年)の XMOS(ダブルゲート MOS)デバイ
スの進化型である、これも産総研提案の独立したダブルゲートを有する４端子
XMOS デバイスの開発に取り組んだ。
通常のバルク MOSFET ではゲートがシングルゲートであり、スイッチ特性のオ
ンとオフの境界のゲート電圧であるしきい値電圧は固定されている。回路のス
19
ピードを決める MOSFET のオン電流は、しきい値電圧からどれだけで電源電圧を
かけられるかによるため、しきい値電圧が低いほどオン電流が稼げることにな
り、動作性能は向上する。ところが、しきい値電圧が低いとオフ電流（通常電
源電圧 0V）も大きくなり、いわゆる待機時のリーク電流も増大して省エネ LSI
には極めて不都合になる。一方、無効電力を下げるためしきい値電圧を大きく
すると、オン電流も下がってしまい動作性能は劣化する。すなわち、通常のバ
ルク MOSFET ではしきい値電圧が 1つに固定されているため、動作時の高速性と
待機時の低消費電力性を同時に満たすことは不可能であった。それに対して本
研究で取り上げた、産総研提案の独立ダブルゲート４端子XMOSFET (4T-XMOSFET)
では、一方のゲートに適当なバイアスを印加することにより、他方のロジック
ゲートのしきい値電圧を自在に制御できるため、動作時の高速性と待機時の低
消費電力性を両立されることが可能になる。
本研究では、微細デバイスでは世界で初めて４端子フィン型 XMOSFET
(4T-FinFET)の試作と自在なしきい値制御性を実証した（図１０）。このデバイ
スの極薄で完全な矩形断面を持つフィンチャネルの作製には、新たに開発した
独自の結晶方位依存ウエットエッチング(TMAH：50℃)を用いた。通常の RIE な
どのドライエッチングでは、断面形状はだれてしまい完全な矩形断面を形成す
ることは極めて困難である。また通常の FinFET では共通化されているゲートの
独立分離には、化学的機械的研磨(CMP)技術を用い、適当なエッチストッパー
図１０ 試作した４端子駆動型（4T-）XMOSFET (4T-FinFET) の(a)断面 TEM 写
真と、(b)Vg2 によるしきい値電圧制御特性。自在にしきい値電圧を変化でき、
消費電力を制御できることを示している。
20
図１１ 試作した4T-XMOS CMOSインバ
ータの、(a)回路図と平面写真、および、
(b)入出力特性。Vg2 で貫通電流を自在
に制御できることを示している。
(SiN)を用いて完全にゲートを分離した。この開発により、しきい値電圧を上げ
ることで待機時のリーク電力と直接関係するオフ電流の 1 桁以上の低減と、し
き値電圧を下げることで動作時のオン電流の数倍の増加（電源電圧の数割程度
の減少と等価）が容易に達成できる。このことは、本研究で目指した、表示す
る情報の処理回路とディスプレイ用周辺回路での待機時電力 10%、動作時電力
50%を実現するダイナミックパワー制御型集積回路を構築する基盤技術の開発
を原理的に達成したことを意味する。自発光型ディスプレイ部分との結合に関
しては、自発光型ディスプレイ開発において制御回路との結合を前提に、薄膜
シリコンでの駆動回路化を実現しており、また、張り合わせ技術や貫通結合技
術は既存技術として存在しており、実現に支障をきたすことはない。
プロセス技術開発ではこの他に、超臨界流体を用いた薄膜形成技術、中性粒
子ビームを用いたダメージレス極微細フィン形成技術など、独自技術を開発し
世界から注目を集めた。前者では、粘性のほとんどない超臨界流体を介してき
わめて被覆率の高い絶縁薄膜を微細な構造上に形成することに成功した。後者
では、中性粒子ビームによってダメージレスで微細フィンチャネルの加工が可
能となった。中性粒子ビームエッチングで試作した FinFET では通常の RIE によ
るプラズマエッチングによる FinFET よりも、 大電子移動度で 30％もの向上を
確認し、この新規開発の中性粒子ビームエッチングが微細フィンチャネル作製
に有効であることを実証した。
次に、制御回路構成の基本となる
XMOS デバイスの CMOS 化技術開発に取
り組み、TiN などのメタルゲート技術、
マルチチャネル数、フィン高さ制御な
どによるCMOS化電流調整技術を次々に
開発した。XMOSFET は極めて薄いチャネ
ル層を持つため、通常のバルク MOSFET
で用いられる、初期しきい値電圧設定
のためのチャネル不純物ドーピング
（チャネルエンジニアリング）が、ば
らつきの影響が顕著になるため用いる
ことができない。したがって、初期し
きい値電圧を適当な値に設定するため
には 適なメタルゲート技術が必要と
なる。本研究で開発した TiN メタルゲ
ートは、ほぼミッドギャップに仕事関
数を持つため、nチャネル、pチャネル
21
トランジスタでVg=0Vをはさんで対象性のよい特性が得られることを確認した。
また、CMOS 化のためには両トランジスタの駆動電流を基本的にそろえる必要が
あるが、そのために、移動度の異なる nチャネル、pチャネル XMOSFET のチャネ
ル数や、フィン高さをLOCOSプロセスによって自在に調整する技術も開発した。
これらの技術開発によって、XMOS デバイスにより CMOS 集積回路を構築する基本
技術は獲得できた。これらを総合して、 も基本的な回路である CMOS インバー
タを試作することに成功し、4T-XMOSFET の Vg2 によるしきい値電圧制御により
貫通電流を 10 倍以上自由に変えられることを実証した（図１１）。
以上のように本研究では、独立したダブルゲートを有する 4T-XMOSFET の特徴
である自在なしきい値電圧制御性により、当初目標とした、表示する情報の処
理回路とディスプレイ用周辺回路での待機時電力 10%、動作時電力 50%にする技
術を原理的に達成した。また、現実に回路を構成する上で必須の CMOS 化技術に
ついても、TiN メタルゲート技術、フィン数・フィン高制御などによる、対称性
がよく CMOS 電流調整を行う技術を開発し、4T-XMOSFET による電力調整可能な
4T-XMOS CMOS インバータの試作に成功したことから、本研究のダイナミック制
御低消費電力 LSI の基盤技術を確立することが出来た。
省エネルギー発光素子技術開発では、外部光活用型発光素子の作製と高効率
化を行った。これは、有機 EL 素子と光電変換素子を組み合わせたものであり、
太陽光などの外部光が素子に照射している間、素子自体が光を吸収して光電変
換を起こし、有機 EL の発光層により多くの電荷を注入させることで素子をより
明るく発光させることを狙ったものである。光電変換特性に優れるチタニルフ
タロシアニン(TiOPc)を光電変換層として用い、青、緑または赤色の高効率かつ
色純度の優れた発光色素を含む電界発光層を積層することで素子を作製した。
平成 16 年度からは、より高効率な発光素子の作製のため、発光層として赤（R：
Ir(Btp)2acac）、緑（G：Ir(ppy)3）、青（B：FIrpic）の燐光材料を採用した。
FIrpic を発光層に用いた素子を対象として、外部光の照射強度依存性を検討
した。その結果、素子に流れる電流および輝度は照射強度に依存することが明
らかとなり、外部光照射に伴う光電変換により生成する電荷が EL 層に注入され
ることによる発光増強が証明された。しかし量子効率に関しては、ある程度以
上の外部光照射では減少することが分かった。これは光電変換層としての TiOPc
層（膜厚：90 nm）の過飽和状態が原因であり、利用環境の外光強度に対応して
TiOPc 層の膜厚を制御する必要があることが分かった。
発光効率の向上を目指して、Ir(ppy)3 を用いた緑色発光素子構造の 適化を
行った。外部光照射時、非照射時における発光スペクトルは、TiOPc のない
Ir(ppy) 3有機 EL 素子のピーク波長や形状と一致しており、TiOPc 層による吸収
22
がなく効率的に発光を取り出せて
いることが明らかになった。外部光
照射時(オン)、非照射時(オフ)の電
流および輝度の比を Jon/off、
Lon/off と す る と 、 大 値 は
Jon/off は 8.5V で 63 倍となり、
Lon/off は 15V で 1126 倍になった
（図１２）。ここで着目すべきは、
Lon/off の 大値における Jon/off
の値は 18 倍であり、わずか 20 倍程
度の電流増強で輝度は 1100 倍以上
増大している点である。これは高効
率な燐光材料を用いたためと考えられる。
また、本研究で用いた素子作製条件では、外部光照射の光応答型有機 EL 素子
は 4.5V で 12.8%、非照射は 25V で 0.38%、TiOPc 層の無い Ir(ppy)3有機 EL 素子
は 4V で 11.9%となった。Ir(ppy)3を用いた緑色燐光発光の有機 EL 素子が、蛍光
発光の理論限界値である外部量子効率 5%を越える事は文献で明らかにされて久
しいが、今回、外部光照射時における Ir(ppy)3 を用いた緑色燐光発光の光応答
型有機 EL 素子において初めて確認できた。また、外部光照射時の 大発光効率
(12.8%)は、TiOPc 層の無い素子の効率(11.9%)を上回り、外部光を吸収すること
により高効率で発光する素子を実現できた。さらに 終年度には発光面積の拡
大を目指して 1cm2 のアレイを試作し、レーザーポインター程度の強度の外部光
を照射しても、発光強度が強く増強することを確認した。
酸化物半導体である酸化亜鉛(ZnO)は広いバンドギャップをもち、紫外発光素
子として期待されている。省エネルギー発光素子技術開発では、さまざまな製
膜法やドーピング法を試みることにより、所望の物性を示す ZnO 薄膜の開発を
行い、特性を確認した。同時に、極性構造をもつ ZnO 薄膜を、X線回折における
異常分散（(hkl)面からの回折強度と(-h-k-l)面からの回折強度の違い）を利用
して非破壊的に極性判定する技術を開発した。また極性制御についても検討し
た。
低抵抗な透明導電膜として、イオンプレーティング法（IP 法）により、1.7x10-4
Ωcm の低抵抗率を達成し、150℃以下でプラスチック基板上への製膜にも成功し
た。さらに、MBE 法により高移動度（150cm2/Vs）な ZnO 薄膜の作製に成功した。
終年度では ZnO の伝導性制御として、n型用ドーパントして Ga、p 型用ドー
パントとして Pを用いて Zn極性および O極性の ZnO 薄膜のドーピング実験を行
図１２ Ir(ppy)3光応答型有機 EL 素
子の光応答特性
-5 0 5 10 15 20 250.1
1
10
100
J : on/off ratio
Voltage [V]
J : o
n/of
f rat
io
10
100
1000
L : on/off ratio
63times:8.5V
L : on/off ratio
1126times:15V
23
い、ドーパントの取り込みメカニズムを検討した。ZnO:Ga では、キャリア濃度
が O 極性と Zn 極性で大きく異なることが分かった。O 極性ではキャリア濃度は
1018cm-3までしか制御できず、それ以上 Ga を供給しても多結晶化することが分
かった。一方 O極性では、電子濃度を 1020cm-3前半まで制御できた。また、ZnO:Ga
中のGa濃度と電子濃度は極性によらずほぼ等しかった。p型のZnOにおいては、
Pをドーピングし、さらに熱処理によりアクセプタとして活性化することを明ら
かにした。ZnO:Ga と同様に、Zn 極性に比べて O極性において大きなキャリア濃
度を示すことが分かった。しかし、極性によらず P の取り込み量は P 供給量と
比例関係にあり同様な値であった。この結果は、ZnO：P の P 置換メカニズムは
ZnO:Ga における Ga の Zn 置換によるドナー化のメカニズムとは異なり、P は O
置換していない可能性を示唆するものである。P の配置としては Zn サイトや格
子間位置が考えられ、p型の ZnO 膜は得られなかったものの、p型半導体作製の
指針を得ることができた。また、Ga ドープ ZnO と P ドープ ZnO の積層構造を作
製し、整流特性を確認した。
プロジェクト終了時では p 型の ZnO を得ることはできず、pn 接合型の LED 作
製には至らなかったものの、metal-insulator-semiconductor(MIS)構造を用い
ることにより LED を作製した。絶縁層として高抵抗の ZnO、半導体層として低抵
抗の ZnO を用いて作製した MIS-LED は整流性を示し、順方向に電流を流すこと
により白色に近いスペクトルで発光した。
ZnO の極性制御の検討より派生して、極性制御をした ZnO へテロ構造の作製も
試みた。その結果、Zn 極性の ZnMgO/ZnO へテロ構造により高濃度 2 次元電子ガ
スが形成され、ZnMgO 中の Mg 量を制御することにより、移動度が通常の単膜の
100cm2/Vsから 250cm2/Vs程度に急上昇することを明らかにした。CV測定の結果、
ZnMgO/ZnO界面には非常に高濃度の2次元電子ガスが形成されていることが分か
った。またホール測定の温度依存性より、低温でも移動度が減少せず 4K で
2750cm2/Vs と非常に大きく高品質なヘテロ接合が作製できたことを示した。こ
れらの結果は、ZnO を用いた新しい電子デバイス作製の可能性を示している。
（２）成果の普及・広報
（２－１－１）超低損失素子モジュール化基盤技術
（イ）論文発表
1) “Marginal power loss extraction method for future high output power
density converter,” K. Takao, K. Adachi, Y. Hayashi and H. Ohashi, IEEJ
Trans. IA, Vol. 126, No.5, pp615-621, (2006)
24
2) “Study on Intrinsic Loss of Unipola Power Device due to Main Junction
Capacitance,” K. Adachi, K. Takao, Y. Hayashi and H. Ohashi, IEEJ Trans.
IA, Vol. 126, No.7, pp941-945, (2006)
他 68 件
（ロ）特許
1) 「パワー集積回路」，大橋弘通、林 祐輔、金城達人，特願 2006-156701、
2006/6/5
電力変換装置の設計方法及びシステム、並びに設計プログラム，大橋弘通、高
尾和人、林 祐輔，特願 2006-155651、2006/6/5
2) 「電力変換装置の統合設計方法及びシステム並びに統合設計プログラム」，
大橋弘通、高尾和人、林 祐輔，特願 2006-155817、2006/6/5
他 17 件
（ハ） 口頭発表
1) “Overall circuit loss design method for integrated power converter”,
K. Takao, H. Irokawa, Y. Hayashi and H. Ohashi, PESC 06, CIPS2006, Naples,
Italy, June. 7-9, 2006
2) “High throughput SiC wafer polishing with good surface morphology”，
加藤 智久、八月朔日 英二、和田 桂典、谷口 寛芳、三浦 知則、西澤 伸一、
荒井 和雄，The 6th European Conference on Silicon Carbide and Related
Materials(ECSCRM2006)，Newcastle、2006/09/04
他 102 件
（２－１－２）省エネルギーLSI システム技術開発
（イ） 論文発表
1)“Optimum Gate Workfunction for Vth-Controllable 4T-XMOSFET”,
M.Masahara, S.O'uchi, Y.X.Liu, K.Sakamoto, K.Endo, T.Matsukawa,
T.Sekigawa, H.Koike, and E.Suzuki, IEEE Transactions on Nanotechnology,
Vol.5, No.6, pp.716-722, 2006.12.
2)“HfC Field Emitter Array Controlled by Build-in Poly-Si Thin Film
Transistor”, M.Nagao, C.Yasumuro, Y.Sacho, H.Tanoue, S.Kanemaru, and
J.Itoh, Journal of Vacuum Science & Technology B, Vol.24, No.2, pp.936-939,
2006.3/4.
3)“Light up-conversion from near-infrared to blue using a photoresponsive
organic light-emitting device” 近松真之、市野善朗、高田徳幸、吉田学、
鎌田俊英、八瀬清志 Applied Physics Letters, 81(4), 769-771 (2002) 2002.4
25
4)“Degenerate layers in epitaxial ZnO films grown on sapphire substrates”
反保衆志、山田昭政、ポール・フォンス、柴田肇、松原浩司、岩田拡也、仁木
栄、中原健、高須秀視 Applied Physics Letters, 84(22), 4412-4414 (2004)
2004.5.4
他 81 件
（ロ）特許
1) 「電解放出素子用エミッタ作製方法」、長尾昌善、金丸正剛、特願 2006-215069、
2006.8.7.
2) 「二重ゲート電界効果トランジスタ」、柳永勳、昌原明植、石井賢一、関川
敏弘、鈴木英一、特願 2003-407935、2003.12.5.
3) ｢光感応型発光素子の発光効率測定方法および装置｣、市野善朗、斉藤一郎、
蔀洋司、八瀬清志、高田徳幸 特 3716303 2005
4) ｢ZnO 系化合物半導体発光素子及びその製法｣、仁木栄、ポール・フォンス、
岩田拡也、田辺哲弘、高須秀視、中原健、中華民国特許願第 89114903 号
2001.12.21
他 24 件
（ハ） 口頭発表
1) “Flexible Threshold Voltage FinFETs with Independent Double Gates and
an Ideal Rectangular Cross-Section Si-Fin Channel”, Y.X.Liu, M.Masahara,
K.Ishii, T.Tsutsumi, T.Sekigawa, H.Takashima, H.Yamauchi, and E.Suzuki,
International Electron Devices Meeting (IEDM), Washington D.C., pp.986-988,
2003.12.
2) “Damage-Free Neutral Beam Etching Technology for High Mobility
FinFETs”, K.Endo, S.Noda, M.Masahara, T.Ozaki, T.Kubota, S.Samukawa,
Y.X,Liu, K.Ishii, Y.Ishikawa, E.Sugimata, T.Matsukawa, H.Takashima,
H.Yamauchi, and E.Suzuki, International Electron Devices Meeting (IEDM),
Washington D.C., pp.859-862, 2005.12.
3) “Advanced FinFET CMOS Technology: TiN-Gate, Fin-Hight Control and
Asymmetric Gate Insulator Thickness 4T-FinFETs”, International Electron
Devices Meeting (IEDM), San Francisco, pp.989-992, 2006.12.
4) 「光応答型有機電界発光素子の高効率化」大澤健、近松真之、近野英雄、吉
田郵司、山下正文、八瀬清志 第 51 回応用物理学関係連合講演会 2004.3.31
5)“Formation of two-dimensional electron gas and enhancement of electron
mobility by Zn polar ZnMgO/ZnO heterostructures”, 反保衆志、柴田 肇、
松原浩司、山田昭政、Fons James Paul、山縣 学、蟹江 壽、仁木 栄, Photonics
WEST, アメリカ サンノゼ、2007.01.21【招待講演】
26
他 170 件
（２－２）共通指標の一覧表
表２．共通指標の一覧表
要素技術 論文数 特許等件
数（出願
を含む）
特許権（ノ
ウハウ）の
実施件数
ライセンス
供与数
取得ライ
センス料
国際標準
への寄与
①超低損失素子モジ
ュール化基盤技術
70 19 4 0 11,450
千円
0
②省エネルギーＬＳＩ
システム技術開発
85 28 0 0 0
計 155 47 4 0 11,450
千円
0
（３）目標の達成度 個別要素技術ごとの目標に対する成果・達成度については、表３に記載のと
おりである。
（１－１）超低損失素子モジュール化基盤技術
超低損失素子モジュール化基盤技術開発では、超低損失素子の特長を生かし
た小型・低消費電力の電力変換器（スイッチ、インバータなど）を実用化する
ための基盤技術を開発することを目標とした。すなわち、超低損失素子の高性
能、プロセスの高度化、デバイスの信頼性の向上を図ると共に、モジュール化
に適したデバイス設計、実装、および、技術のモジュール化基盤技術の確立を
目指した。
上記の目標に対して、SiC パワー素子を用いた電力変換器のプロトタイプ実証
に向けたウエハ、プロセス、デバイス、モジュール化の基盤技術がほぼ確立し
た。すなわち、バルク単結晶成長技術においては、2000 個/ｃｍ２で部分的ではあ
るが低 EPD 欠陥密度 400/cm2以下（当初目標 平均 EPD～2～5 千個/ｃｍ２＠2 イン
チ）の高品質を達成し、デバイスに適応し、PiN ダイオードの劣化なし特性や
MOS の高信頼性を確認した。モジュール開発に適した生産性のよい DIMOS におい
ては、コールドウオール炉を用いて超高温(1400℃以上)、短時間（数分から数
十分）のゲート酸化膜形成と酸化後処理を効果的に行うことができる高温急速
熱処理（HT-RTP）法を開発し、1mm□素子を試作し、950Ｖ耐圧でオン抵抗 12.5
27
ｍΩ・cm2 かつ 1A を越す電流が流せるモジュールでの使用可能レベルのデバイ
スの試作に成功（当初目標 アンペア電流を流せてオン抵抗 15Ω・ｃｍ２以下）し、
スイッチング基本特性の評価を行い、モジュールでの性能実証に目処が立った。
さらにモジュール開発に供するデバイスのある程度の量産化を見越して開発を
進めてきた当初目標の 2 インチウエハ一貫デバイスプロセスがリソグラフィー
まわりの技術を中心にほぼ完成し、モジュール作製において、スイッチングデ
バイスとともに使用されるショットキーデバイスの試作によりプロセスの性能
を検証した。変換器設計基盤技術においては、現行のシリコンのバイポーラパ
ワー素子（IGBT）にかわる SiC などの高速ユニポーラパワー素子の活用のため
の、高速スイッチングに対応できる低インダクタンスセラミック基板、FPGA を
活用した PWM 制御、ボンディング 適化等の回路・制御・実装技術の総合的開
発を進め、素子限界損失モデルの妥当性を実験的、解析的に実証することに成
功した。そしてこのモデルを使った回路総合損失シミュレータを開発し、任意
の回路パラメータに対して、実際の回路で動作するデバイスの損失を 99％以上
の精度で算出できることを確認した。また、半導体デバイスシミュレータによ
る素子損失モデルの定量化を行い、この疑似デバイスモデルにより、実用に供
することのできる 90％以上の確度で推定が可能な回路総合シミュレータも開発
した。さらに制御回路、電力変換回路（素子、主回路）、フィルター回路から構
成される変換器設計プラットフォームを活用し、各要素の損失、ノイズの相互
関係を定量的に明らかにし、その結果を用いて 10Ｗ/cm3 クラスのパワー密度イ
ンバータ試作（Si スイッチング素子と SiC ショットキーダイオードのハイブリ
ッド）に成功した。
これらの本事業で開発を進めた技術は、NEDO プロジェクト「パワーエレクト
ロニクスインバータ基盤技術」（平成 18～20 年度）の立ち上げの基盤となり、
省エネルギー・小型・低コスト電力変換器の開発・実用化へ大きく貢献した。
大電流 GaN HEMT 基盤技術の開発については、MOCVD 技術の導入により、パワ
ー素子作製についての見通しを得ることができ、この成果をもとに平成 16 年度より産
総研委託費「オン CPU 高速・大容量電源技術開発」において、目的をより特定して開
発をすすめることになった。
（１－２）省エネルギーLSI システム技術開発
省エネルギーLSI システム技術開発では、自発光オンチップディスプレイ技術、
ダイナミック制御低消費電力 LSI 技術、省エネルギー発光素子技術開発を同時
並行的に進めた。自発光オンチップディスプレイ技術では、バックライトを必
要とせず原理的に省エネルギーディスプレイを実現できるフィールドエミッシ
ョンディスプレイに駆動回路や信号処理回路を集積する技術を確立し、従来デ
28
ィスプレイに比較して消費電力を 10％以下にすることを目指した。ダイナミッ
ク制御低消費電力 LSI 技術では、産総研提案のもっとも微細化に適した MOS デ
バイスであるダブルゲート MOS (XMOS)FET の進化型である４端子(4T-)XMOS デバ
イスを用いて、自在にしきい電圧を制御することにより、ディスプレイ制御回
路の消費電力を待機時で 10％以下、動作時で 50％以下に低減することを目指し
た。また、省エネルギー発光素子技術開発では、有機感光体層を組み込むこと
で外部光を取りこみ、その光電変換により 1000 倍以上の高輝度で光る、新規な
素子構造（明順応型）をもつ有機電界発光（EL）素子の開発を行った。さらに、
大面積化の進む液晶ディスプレイ（ＬＣＤ）のバックライト光源として、ZnO 等
の新規の超ワイドバンドギャップ材料を用いた白色発光素子の開発も目指した。
上記の目標に対して、自発光オンチップディスプレイ技術の集積化技術に関
しては、(a)シリコンエミッタと集積回路を同一基板上に混載するプロセスの開
発、(b)シリコンエミッタの課題である長寿命化、(c)プロトタイプチップでの
動作実証、が具体的目標である。(a)についてはエミッタと MOS 論理回路の混載
プロセスを完成させ、論理回路出力でのエミッタ制御を実証した。(b)について
はシリコンエミッタに HfC 薄膜被覆を行うことで寿命の 2 桁改善を達成した。
(c)については 16×16 画素構成の FED 電子源を作製して動作実証を行った。一
方、低消費電力化では、携帯端末への応用を念頭に 10 型ディスプレイの消費電
力を試算した。従来ディスプレイの消費電力は CRT で 50W、LCD で 30W 程度ある。
一方、オンチップ型ではない FED の消費電力は 7W であり、その内訳はアノード
回路で 2.8W、駆動回路で 1.4W、信号処理回路で 2.8W であることが報告されて
いる。本研究においてはエミッタ駆動を従来電圧の 1/4 で行うことができるよ
うになったため駆動回路の消費電力は 1/16 程度に減らすことが可能である。ま
た、エミッタ低温作製プロセスなどの開発により信号処理回路とエミッタ駆動
回路とは積層集積化が技術的には可能となったことから、信号処理回路はエミ
ッタ駆動回路とは独立して作製できるため 先端の LSI 技術により低消費電力
化できる。本研究開発当初のテクノロジーノードは 135nm であったものが 2007
年には 65nm となっており消費電力は 1/4 になることが期待できる。従って、本
研究の成果を 大に活かすことができれば 3.6W の消費電力が見込める。この値
は上記 30～50W に比べて 10%程度であり、目標値を達成したと考える。
ダイナミック制御低消費電力 LSI 技術開発では、微細デバイスでは世界で始
めて４端子フィン型XMOSデバイスの試作と自在なしきい値電圧制御性を実証し
た。しきい値電圧の制御は、2つの独立したダブルゲートのうち、一方のゲート
をしきい値電圧制御ゲートとしてバイアス印加することにより、他方のロジッ
クゲートのしきい値電圧を自在に制御できるもので、産総研が提案し、本テー
マで取り上げた４端子 XMOS デバイスならではの独自の機能である。しきい値電
29
圧の可変範囲はデバイス設計事項であるが、実験的に 1V の範囲で十分にしきい
を制御できることを実証している。しきい値電圧が自在に制御可能であること
は、待機時のリーク電力と直接関係するオフ電流の 1 桁以上の低減（しきい値
電圧約 0.11V の制御に対応）や、動作時のオン電流の数倍の増加（電源電圧の 3
割程度の減少と等価、しきい値電圧の約 0.3V の制御に対応）が容易に達成でき
ることを意味し、目標とした制御回路の消費電力を待機時で 10%、動作時で 50%
に低減が可能であることを実証したものである。一方、プロセス開発として、
異方性ウエットエッチングによる完全矩形断面極微細起立フィンチャネル形成
技術、超臨界流体を用いた薄膜形成技術、中性粒子ビームを用いたダメージレ
ス極微細フィン形成技術など、数々の独自技術を開発し世界から注目を集めた。
また、制御回路構成の基本となる CMOS 化技術開発に取り組み、TiN などのメタ
ルゲート技術、マルチチャネル数、フィン高さ制御などによる CMOS 化電流調整
技術を次々に開発した。これらを総合して 4T-XMOS CMOS インバータの試作に成
功し、閾値制御により貫通電流が 10 倍以上自在に変えられることを実証し、ダ
イナミックパワー制御が可能であることを基本回路動作により実験的に示した。
省エネルギー発光素子技術開発では、有機感光体層としてチタニルフタロシ
アニンを組み込み、赤・緑・青の蛍光材料を用いた素子では、取り込んだ外部
光の光電変換により輝度が数100倍から10000倍になる有機EL素子を作製した。
また、さらなる効率向上を目指し、燐光材料であるイリジウム錯体（Ir(ppy)3）
を用いることによって、光照射により輝度が 1100 倍になる有機 EL 素子を作製
した。この素子では、外部光照射時において、感光体層のない素子よりも外部
量子効率が向上していることを確認した。また、ZnO の MIS 構造 LED において白
色発光を確認し、白色発光素子としての応用の可能性を示した。
30
表３．目標に対する成果・達成度の一覧表
個別
要素技術目標
目標の達成度を測定する指
標及び目標値 成果
達成
度
①超低損失
素 子 モ ジ
ュ ー ル 化
基盤技術
高品質ウエハ技術開
発
(1)SiC ウエハ基盤技
術開発
①単結晶成長技術
②CVDエピタキシャル
成長基盤技術の開発
(2)大電流 GaN HEMT
基盤技術の開発
(1)
①マイクロパイプ〜ゼロ個/ｃ
ｍ２、EPD が 2～5 千個/ｃｍ２
の高品質 2 インチ結晶基板の
作製
②単結晶品質を劣化させな
いデバイス仕様のホモエピタ
キシャル成長技術の開発
(2)
・高品質ヘテロ構造作製技術
としての MOCVD 技術を導入
し、均一性と低シート抵抗性
に優れた AlGaN/GaN ヘテロ
構造ウェハの作製
・低損失大電流 GaN HEMT
デバイスの試作
(1)
①熱歪みを極小化する炉設計や不純物への配慮の徹底により
EPD が平均で 2000 個/cm2、良いところでは 500 個/cm2 をきる良
質な結晶が得られた。
②結晶研磨面の高品質化とエピ成長時の水素前処理を最適化
することでエピによる新たな欠陥を発生させないエピ成長技術の
開発に成功。
(2)
・電極形成 2 段階プロセスを開発してオーミック電極接触抵抗の
低減を実現し、この手法が HEMT デバイスのオン抵抗低減に有
効であることを確認。極薄 AIN 層のヘテロ接合への挿入で従来
HEMT 構造よりも 20%程度の特性向上を実現。
・2 インチ多数毎対応の減圧／常圧 MOCVD 成長装置の基本設
計と導入を行い、AlGaN/GaN ヘテロ構造に対して、500Ω/□以
下のシート抵抗、1200cm2/Vs 以上の移動度を得た。
・CVD ウェハを用いて HEMT デバイスを試作し、耐圧数 10V でオ
ン抵抗 0.23mΩcm2 の値を得た。
達成
31
素子設計･プロセス基
盤技術開発
・パワーモジュールに
必 要 な 縦 型 ／ 横 型
MOS の設計・試作・プ
ロセス開発
①縦型 MOS（DIMOS）
の基盤技術の開発
② 横 型 MOS
（LRMOSFET）の基盤
技術開発
③（000-1）C 面のデバ
イス形成技術の開発
④（000-1）面での PIN
ダイオードの開発
①縦型 MOS（DIMOS）の開
発：シリコン MOS のオン抵抗
性能を１桁下げる（15ｍΩ・ｃ
ｍ２以下）作製技術の開発
②横型 MOS（LRMOSFET）の
開発：オン抵抗値がシリコン
素子以下
③④デバイス形成面としての
（000-1）C 面の優位性の実証
①・高温急速熱処理手法を開発し、シリコン MOS の 10%のオン抵
抗（12.5ｍΩ・ｃｍ２、950V 耐圧）を達成。
・同法により従来の数百ミクロン□のデバイスから 1mm□に大きく
した DIMOSFET を試作し、１A を越す電流の動作を確認。
②シリコン素子のオン抵抗（（0001）面で 2400ｍΩ・ｃｍ２（耐圧
500V）、（000-1）面で 79ｍΩ・ｃｍ２（耐圧 460V））を達成し、平成
15年度より、SiC—MOSの汎用化を目標とするNEDO先導研究に
おいて、SiC—IC 化の基礎研究として展開。
③④ダイオード試作によりシリコン面と同様な耐圧を持つことを実
証するとともに、MOS の高移動度特性を生かした IEMOS による
超低損失化をめざした課題を上記 NEDO 先導研究で展開。
達成
32
変換器設計基盤技術
開発
・超低損失素子の変
換器利用の基盤とな
る回路・実装・システム
統合の基盤技術の開
発
・パワーエレクトロニクス統合
設計手法の構築
・回路定数をパラメータとし、
素子の構造・性能限界で決ま
る損失を評価
・回路損失最適化、実装コア
技術、システム統合の基本概
念を明らかにするとともに汎
用化できる CAD 化
・素子の構造と性能によって回路全体の損失を決めることが出来
る素子損失限界モデルを実験的、解析的に実証するとともに、回
路損失最適化シミュレータを開発。
・シミュレータの精度は実際の回路で動作するデバイス損失を
99％の精度で算出可能。
・各要素の損失を統合する統合熱設計データベースを構築。
達成
②省エネル
ギ ー Ｌ Ｓ Ｉ
シ ス テ ム
技術開発
自発光型オンチップ
ディスプレイ技術の開
発
・シリコンエミッタと集積回路を
同一基板上に混載するプロ
セスの開発
・シリコンエミッタの 10000 時
間以上の長寿命化
・プロトタイプチップでの動作
実証
・低消費電力化
（従来ディスプレイに比較して
消費電力 10%以下）
・絶縁物基板上のポリシリコン層に低温でエミッタ作製とシリコン
薄膜MOSドライバ回路を混載するプロセスを確立し、画像処理を
行う LSI 上に駆動回路の積層混載集積化を可能とした。
・シリコンエミッタ表面の HfC 被覆によるエミッタ長寿命化（寿命を
従来の 100 時間から 10000 時間以上と飛躍的に向上）に成功
・16×16 画素構成のプロトタイプチップでの動作実証を行った。
・駆動回路電力で1/16、信号処理回路で1/4の低電力化が見積
もられ、3.6W の消費電力が見込める。これは従来ディスプレイ
（CRT、LCD など）の 30～50W に対して 10%程度。
達成
33
ダイナミック制御低消
費電力 LSI 技術の開
発
・４端子型 XMOSFET の動作
と低消費電力性の実証
（待機時１０％、動作時で５
０％）
・４端子型 XMOSFET 基本回
路をインバータで試作実証
・新規な微細フィンチャネル
形成技術の実証
（従来技術より電子移動度で
２０％以上の向上）
・微細４端子型(4T-)XMOSFET 作製技術を開発し、自在なしきい
値電圧 Vth 制御（1V 以上の範囲）を実証。試作 4T-XMOSFET
で消費電力が待機時で 10%（Vth で約 0.11V の制御に対応）、動
作時で 50%（Vth で約 0.3V の制御に対応）が可能であることを実
証（これらの Vth 制御は通常のバルク MOSFET では不可能）。
・4T-XMOSFET LSI 構築のための CMOS 基盤技術を開発、最も
基本的な回路であるインバータ動作でパワーに比例する貫通電
流の自在な制御（10%以下も可能）を確認（この動作も通常のバル
ク MOSFET では不可能）。
・シリコン結晶方位依存ウエットエッチングを初めて微細極薄フィ
ンチャネル形成に適用し完全な極薄矩形断面を実証（従来技術
では不可能）。
・中性ビームエッチングでの微細フィンチャネル形成技術を初め
て行い、従来のプラズマドライエッチング（通常は反応性イオンエ
ッチング（RIE))によるものより 30%の電子移動度の向上を実証。
達成
高効率光電変換層・
発 光 材 料 の 分 子 設
計、合成技術の開発
外部光活用型有機電界発光
素子に使用可能な発光材料
を ３ 種 類 選 定 ( 赤 （ R ） 、 緑
（G）、青（B）に対応）
赤（R：Ir(Btp)2acac）、緑（G：Ir(ppy)3）、青（B：FIrpic）の燐光材料
を選定。 達成
34
外部光活用型有機電
界発光素子高効率化
技術の開発
外部光取り込みによって輝度
が 1000 倍以上変化する有機
EL 素子の作製
有機感光体層としてチタニルフタロシアニンを組み込み、イリジウ
ム錯体（Ir(ppy)3)を燐光材料として用い、取り込んだ外部光の光
電変換により輝度が 1100 倍になる有機電界発光素子を作製。外
部光照射時において、感光体層のない素子よりも外部量子効率
の向上を確認。
達成
太陽光を外部光とす
る高効率発光素子の
作製技術の開発
晴天白昼の太陽光の強度に
相当する 100mW/cm2 での、
外部光活用型有機電界発光
素子の動作確認
100mW/cm2 以下の単色光照射下でも、1000 倍以上の輝度増強
を確認。
一部
達成
（ほぼ
達成）
ワイドバンドギャップ高
効率白色発光素子技
術の開発
・酸化亜鉛（ZnO）薄膜を用い
た可視光(400nm～800nm)の
広い範囲のスペクトルを有す
る発光デバイスの確認
・ドーピングによる、ZnO 薄膜
の p 型および n 型特性制御
・ZnO の MIS 構造 LED においてバンド端の発光を含む（360nm
～800nm）と非常に広範囲のスペクトルの白色に近い発光を確
認。
・ZnO にガリウム(Ga)をドープすることによってｎ型特性を示す薄
膜を作製。p 型に関しては、リン(P)をドープしたが p 型特性は示さ
なかった。しかし、リンの取り込みメカニズムを明らかにすることに
よってｐ型特性を示す薄膜作製のための指針を得た。
一部
達成
（ほぼ
達成）
35
４．事業化、波及効果についての妥当性 （１） 事業化について
①超低損失素子モジュール化基盤技術
平成 18 年度から 3 年間の予定で進められている NEDO プロジェクト「パワー
エレクトロニクスインバータ基盤技術」において、産総研・パワーエレクトロ
ニクス研究センターがつくばサイトを構成（新機能素子協会と共同）し、民間
企業と共同して、SiC パワー素子実用化のキーとなる 3 課題、素子の大容量化、
酸化膜の信頼性、変換器の高パワー密度化に取り組んでいる。共同提案企業の
三菱電機では、14kVA のインバータにおいて、主回路の損失を 70％低減するこ
とを目標に開発を進め、プロジェクト終了（平成 20 年度）後 2～3 年を目処に
実用化を目指している。産総研・パワーエレクトロニクス研究センターの共同
研究相手企業や関連企業を十数社訪問して、意見を聴取しているが、ウエハの
品質・コストの見通しが明らかになれば一気に事業化が進むものと推察された。
②省エネルギーＬＳＩシステム技術開発
自発光型オンチップディスプレイ技術開発の成果である薄膜トランジスタと
エミッタの混載技術を基盤技術として、高輝度フィールドエミッションディス
プレイ開発が民間企業との共同研究として進行中である。共同研究相手はすで
に FED の製造ラインを立ち上げ商品化しているが、車載応用として省エネルギ
ーで高輝度な FED が実現されれば太陽光下でも視認性の優れたディスプレイと
なるため、5年程度先の実用化を念頭に研究開発を開始している。その際、本研
究で開発した混載技術を用いた画像信号保持回路を有する新しいタイプの FED
開発が必要であり、既存の製造ラインとのプロセス適合性の検証と駆動方式の
確立が必要であると考えられる。
ダイナミック制御低消費電力 LSI 技術の開発の成果である４端子型 XMOSFET
作製技術、CMOS 化技術を基盤技術として、上記ディスプレイの画像信号回路技
術に必要な回路設計技術および作製技術の開発を開始している。XMOSFET は立体
起立チャネルを有しており、従来のプレーナーデバイスとは異なるため、従来
の設計 IP との整合をとる技術が必要となるが、上記ディスプレイは下地信号処
理回路との結合を十分考えて TFT 制御回路技術も開発されているので、設計技
術を開発できれば事業化は容易であると考えられる。
省エネルギー発光素子の開発においては、高効率光電変換層・発光材料の分
子設計・合成、および、外部光（太陽光を含む）活用型有機電界発光素子の高
効率化の研究の成果を合わせ、赤（R）・緑（G）・青（B）の外部光活用型発光素
36
子を開発できた。液晶ディスプレイのバックライトの低消費電力化に加え、商
品化が進んでいる有機 EL ディスプレイにおいても、自然光下での高視認性確保
の観点での明順応発光素子の利点を通じて、民間企業との共同研究を準備して
いる。今後、3～5 年間の商品化におけるスペック抽出と、プロセス開発の準備
期間を経て、2015 年を目処に事業化を目指したい。
また、ワイドギャップ半導体 ZnO を用いた白色発光デバイスを得ることがで
きたが、更なる高効率化に向けて安定した p 型化制御技術を確立することによ
り事業化を目指す。
（２） 波及効果
①超低損失素子モジュール化基盤技術
本課題で開発された超低損失素子をモジュール化する基盤技術により、SiC パ
ワーデバイス等を、サーバーシステムのような情報産業、自動車や電車等の運
輸産業、配電・送電系などのインフラ電力産業で活用を目指すシステム応用研
究が促進・喚起されるものと期待される。これらシステム応用研究開発におい
て、SiC パワーデバイス等のシステム効果が検証されることにより、応用分野の
需要が明確になり、実用化・導入が進むと考えられる。実用・導入化により、
コスト低減が実現するから、これまでコスト高で導入されてこなかった汎用モ
ータードライブなどの全インバータ化による大幅な省エネルギー実現へと波及
していく。
②省エネルギーＬＳＩシステム技術開発
自発光型オンチップディスプレイ技術開発の成果である HfC 被覆シリコン電
界放出電子源は実用デバイスに十分な長寿命を有しており、ディスプレイ以外
の応用が期待できる。本技術は半導体微細加工技術を利用して作製しているた
め、エミッタ寸法の微細化により単位面積当たりのエミッタ数を増加させるこ
とが可能であり、真空中に取り出せる電流密度を従来の熱電子源よりも 1 桁以
上改善することが期待できる。このような高電流密度真空電子源は数十～数百
GHz 帯の高出力真空管に必要な電子源であり、開発したシリコン電子源はその有
力候補であると言える。また、4T-XMOS デバイスと等価な独立マルチゲートデバ
イスは、半導体技術分野の NEDO 技術ロードマップに取り上げられている。
省エネルギー発光素子の研究において開発した外部光活用型有機 EL 素子は、
電極から素子に注入される電荷に加えて外部からの照射光をエネルギーとして
利用可能な素子であるが、外部からの照射光を［情報］と捉え、たとえば、外
部光照射によって発光色を変化させることができる発光素子なども素子構造の
37
改変により作製可能である。これにより、通信、情報変換、イメージングなど
の分野への波及が期待できる。
５．研究開発マネジメント・体制・資金・費用対効果等の妥当性 （１）研究開発計画
本事業では、電力ネットワーク、電力機器の省エネ化を目指し、インテリジ
ェントビル等のローカルエリア電力ネットワーク内の無停電電源設備、電力消
費機器などを超低損失電力変換器で結合し、エネルギー利用効率の高いシステ
ムを形成するためのネットワーク設計技術、各種制御技術等の研究開発を行う。
また、SiC 素子などを利用した小型・超低損失電力変換器のための高密度実装・
モジュール化技術等の基盤技術を開発する。
さらに情報通信機器の省エネ化を可能とする基礎・基盤技術として、画像表
示部や演算回路をワンチップにシステム化し、情報処理内容に応じて 適パワ
ーマネージメントを行うことにより、情報通信機器の抜本的省エネルギーを可
能とするインテリジェントシステムチップの研究開発、ならびに視認性に優れ、
省エネルギー効果の大きな自然光活用ディスプレイの研究開発を行う。
各要素技術の研究開発計画は、図１３のとおりである。
38
平成 14 年度 平成 15 年度 平成 16 年度 平成 17 年度 平成 18 年度
予算額（千円） 509,751 335,878 312,976 256,872 113,675
①超低損失素子モジュール化基
盤技術
(a) 高品質ウエハ技術
(b) 素子設計・プロセス基盤技術
(c) 変換器設計基盤技術
①’. 超低損失素子利用ネットワ
ーク技術開発
②省エネルギーLSI システム技術
開発
(a)自発光型オンチップディスプレ
イ技術
(b)ダイナミックパワー制御低消費
電力 LSI 技術
(c) 高効率光電変換層・発光材
料の分子設計、合成
(d) 外部光活用型有機電界発光
素子の高効率化
(e) 太陽光を外部光とする高効率
発光素子の作製
(f) ﾜｲﾄﾞﾊﾞﾝﾄﾞｷﾞｬｯﾌﾟ高効率白色
発光素子の開発
図１３．研究開発計画
モジュール化デバイス設計技術開発
省エネルギー画
像表示回路技術
ディスプレイパッ
ケージング技術 基盤技術確立
XMOS 素子技術
XMOS 素子集
積化基本技術
XMOS CMOS
化基本技術 基盤技術確立
材料探索・
分子設計
発光材料
の合成
積 層 高 効 率
発光素子
赤 色 入 射
緑色発光
RGB 発光素
子アレイ化
近赤外光入射 RBG
発光と最適化
RBG 表示
素子試作
太 陽 光 入 射
RBG 発光素子
各 発 光 効
率の向上
白色発光素
子の開発
ZnO 系 薄 膜 成
長・高品質化
ドーピング
pn 制御
ZnO 系紫外発
光素子技術
事後評価中間評価
パワーモジュール実装・最適化技術開発
高性能素子構造設計技術開発
デバイス高性能化プロセス基盤技術開発
デバイスプロセス高信頼性化技術開発
超低損失変換器の仕様と適用効果の明確化
ネットワークシミュレーションの実施
電子源と MOS 回路混載
技術開発
39
（２） 研究開発実施者の事業体制・運営
本事業は、平成 14 年度から平成 18 年度において、図１４のように経済産業
省から産業技術総合研究所への直接委託により実施された。
本事業は、民間企業では継続的に研究開発を進めることが困難な基盤的・先
進的研究課題を実施することから、一企業の一事業部では実施できない種々の
要素研究を統合的に取り組む基礎研究として本事業体制により実施した。
本研究開発を実施するに当たり、プロジェクトリーダーの下、要素技術毎に
テーマリーダーを配置し、効果的に研究開発を推進した。
具体的には以下のとおりである。
プロジェクトリーダーは、本研究の個別課題につき、位置付け、具体的課題
の統合化などの進捗状況に応じた見直しを行うとともに、所内連帯や提出書類
の取りまとめなどの研究管理を行った。また、年度毎に、産総研内の環境・エ
ネルギー分野別連絡会議において進捗の報告と年度計画を説明している。
テーマリーダーは、各要素技術開発の責任ある遂行と一部を NEDO プロジェク
トに発展的に移行させるなど、研究計画の 適な見直しなどを行うとともに、
プロジェクトリーダーをサポートした。
主任研究員、研究員は、研究開発を実施した。
図１４ 研究開発実施体制
40
（３） 資金配分
プロジェクトリーダーのもとに研究推進の円滑かつ効率的推進が図られるよ
う、テーマリーダーとの議論を行って資金配分を決定した。超低損失デバイス
技術開発の課題においては、ウエハ、デバイス、変換器という広い技術領域を
カバーしなければならない「超低損失素子モジュール化基盤技術」に重点的に
配分して研究開発を進めた。また、省エネルギーデバイス技術では、ディスプ
レイ駆動･制御回路技術も包含することから、省エネルギーLSI 技術にやや重き
をおいて開発を進めた。
表４．実施内容に応じた資金の年度配分表（執行額 単位：千円）
要素技術 平成 14
年度
平成 15
年度
平成 16
年度
平成 17
年度
平成 18
年度 合計
①超低損失素子モジュー
ル化基盤技術 323,229 217,678 211,747 182,911 38,288 973,853
①‘超低損失素子利用ネ
ットーク技術開発 41,450 8,945 - - - 50,395
②省エネルギーLSI システ
ム技術開発 145,072 109,255 101,229 73,961 75,387 504,904
合計 509,751 335,878 312,976 256,872 113,675 1,529,152
（４） 費用対効果
①超低損失素子モジュール化基盤技術
本プロジェクトでの成果は NEDO プロジェクト「パワーエレクトロニクスイン
バータ基盤技術研究開発」へと引き継がれている。同プロジェクト終了後 2～3
年で国内企業からの素子実用化の動きが始まると予測される。SiC インバータの
実用化により、シリコン素子インバータにより損失が約 1/3 になるとともに、
インバータ化の進んでいないモータドライブ分野でのインバータ化や新たなハ
イブリッド車や電気自動車の導入加速などが予測される。これらの効果による
省エネルギー効果は、図１５のように 2010 年頃から 2020 年までに原油換算で
8,415 万 kL、2020 年から 2030 年までに 31,160 万 kL、合計 39,575 万 kL に及ぶ
と予測される（平成 18 年「省エネルギー戦略報告書」）。本プロジェクトの成功
率を 10％（定額補助プロジェクト）と想定した場合、本プロジェクトの省エネ
ルギー効果は 3,958 万 kL と試算される。
41
図１５ SiC デバイスの導入シナリオとその省エネルギー効果
②省エネルギーLSI システム技術開発
本技術が活用される市場は情報処理を行った結果を画像として表示する情報
通信機器分野であり、ノートパソコン、携帯電話、携帯情報端末、デジタルカ
メラ、ビデオが対象となる。まず電子情報技術産業協会の調査による 2000 年度
の国内出荷台数に基づき、将来予測を行い全世帯（4,390 万世帯）への普及率が
飽和する年度を求めた。その年度での出荷台数を飽和出荷台数とし、それ以降
は飽和出荷台数の値一定で推移すると仮定すると表５のようになる。
表５ 情報通信機器の飽和出荷台数
機器 2006→2010 年
（年平均台数）
2011→2020 年
（年平均台数）
2021→2030 年
（年平均台数）
ノートパソコン 1570 1570 1570
携帯電話 1160 1160 1160
携帯情報端末 86 144 180
デジタルカメ
ラ，ビデオ 910 1060 1060
本事業は、これらの情報通信機器のエネルギー消費量を 1/10 に削減するもの
であるから、ある単年度における省エネルギー効果量は以下の式で求めること
42
ができる。
従来型機器消費電力×年間使用時間×出荷台数×0.9
従来機器の消費電力は市販機器の仕様から概ね以下の値である。上式に従い計
算した結果を表６に示す。
表６ 単年度における省エネルギー効果量
総省電力量
(千 kWh) 機器
消費電力
(W/台)
年間使
用時間
(hr/台) 2006→2010 年 2011→2020 年 2021→2030 年
ノート
パソコン 20 2920 4125960 8251920 8251920
携帯電話 0.5 400 10440 20880 20880
携帯情報端末 4 1000 15480 51840 64800
デジタルカメ
ラ，ビデオ 6 300 73710 171720 171720
合計(MWh) 4225590 8496360 8509320
合計(kL) 1119780 2251540 2254970
原油換算係数＝0.265 kL/千 kWh
本事業が成功する確率は，本技術と競合する技術の進展具合などの正確な基
礎データに基づいた高度な将来技術予測が必要であるが、正確な基礎データを
求めることは困難である。よって、本事業の成功率を 10％（定額補助プロジェ
クト）と想定する。成功率を考慮した総省エネルギー効果量の試算は以下のよ
うになる。
（成功率を考慮した省エネルギー効果量）
＝｛（2010 年時点のエネルギー消費抑制量）＋（2020 年時点のエネルギー
消費抑制量）＋（2030 年時点のエネルギー消費抑制量）｝×（成功率）
＝（1,119,780＋2,251,540＋2,254,970）×0.1
＝ 56,2629（kL）
省エネルギー発光素子技術を用い開発されるディスプレイの省エネルギー効
果は以下のように推定される。
製造にかかるエネルギーは液晶ディスプレイ（100kWh/台）の1/5.5（18kWh/
台）、使用時の消費電力量は液晶ディスプレイ（36kWh/台・年）の1/5（7.2kWh/
台・年）と想定すると、液晶ディスプレイが省エネ有機ELに替わると、年間1
台につき（100-18.2）+（36-7.2）= 110.6kWhの省エネルギー効果となり、
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110.6kWh
＝116.0kWh×0.243[L/kWh]＝26.9 L
＝26.9L×0.0007225175×3.66＝71.1x10-3 CO2ｔ
（注）：0.243[L/kWh]により原油換算
0.0007225175[Gg-C／原油kL]によりCO2排出削減換算
（Gg-C×(CO2／C)＝千CO2ｔ）(CO2／C=3.66)
（参考）原油 0.000925×1010kcal/ｋL、0.7811Gg-C／1010kcal
と計算される。
液晶ディスプレイの使用台数の予測は、モニター及びテレビを合計すると
2010年に167,278千台、2020年に360,702千台、2030年に461,688千台と見積もら
れている（電子情報技術産業協会(JEITA)液晶産業研究会 統計資料）。有機EL
ディスプレイの実用機の普及開始は2008年度以降であり、有機ELディスプレイ
と置き換わり普及するのは、2010年で5％、2020年で60％、2030年で90％になる
と仮定すると、省エネルギー効果は以下のようになる。
2010年時点 省ｴﾈﾙｷﾞｰ量（167,277千台×0.05×26.9 L）＝ 224,987 kL
2020年時点 省ｴﾈﾙｷﾞｰ量（360,702千台×0.6×26.9 L）＝ 5,821,730 kL
2030年時点 省ｴﾈﾙｷﾞｰ量（416,688千台×0.9×26.9 L）＝ 10,088,016 kL
合計 ＝ 16,134,733 kL
2010年時点 省CO2量 （167,277千台×0.05×71.1x10-3CO2ｔ）
＝ 594,669 [CO2ｔ]
2020年時点 省CO2量 （360,702千台×0.6×71.1x10-3COcｔ）
＝ 15,387,547 [CO2ｔ]
2030年時点 省CO2量 （416,688千台×0.9×71.1x10-3COcｔ）
＝ 26,663,865 [CO2ｔ]
合計 ＝ 42,646,081 [CO2ｔ]
製造技術開発の取組であるため完成させる必要があるが、成功率を10％（定
額補助プロジェクト）と想定した場合、1.6百万kL、4.3百万[COcｔ]の莫大な省
エネルギー効果が得られる。
以上により、本プロジェクトの省エネルギー効果は、以下の通り想定できる。
39,575,000 + 562,629 + 1,613,473= 4,175 万 kL
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（５）変化への対応
「超低損失素子モジュール化基盤技術」におけるインバータによる実証研究
開発については、平成 17 年度までに実用化への基盤技術を確立できたため、平
成18年度に発足したSiCインバータの実用化の基盤技術の確立を目指したNEDO
プロジェクト「パワーエレクトロニクスインバータ基盤技術」に移行させ、予
算を縮小させた。実用化には性能の可能性の追求と導入を可能とするコスト低
減の両面のアプローチが重要である。
「超低損失素子利用ネットワーク技術」の開発については、モジュールとし
ての実用化技術開発の進捗動向が極めて流動的であるため「超低損失素子モジ
ュール化基盤技術」に統合し予算を縮小させ、その進展の中で検討して行くこ
とにした。 大電流 GaN HEMT 基盤技術の開発については、パワー素子作製についての見通
しを得ることができたため、目的をより特定して開発をすすめるために、平成
16 年度から「情報通信機器の省エネルギー基盤技術研究開発」①オン CPU 高速・
大容量電源技術開発へ移行した。
