PROFIBUS Controller SPC 4-2 LF - Siemens AG · PROFIBUS Controller SPC 4®-2 LF C79000-G8900-C157-3 3 Marken SIMATIC®, SIMATIC NET®, SINEC® und SIMATIC NET Networking for Industry®

SIMATIC NET

PROFIBUS Controller SPC 4®-2 LF

Handbuch

Inhaltsverzeichnis

Einführung 1

Funktionsübersicht 2

PIN-Belegung 3

Speicherbelegung 4

FLC-Schnittstelle 5

DP-Schnittstelle 6

ASIC-Schnittstelle 7

Asynchrone Schnittstelle 8

Synchrone Schnittstelle 9

Taktversorgung 10

Prozessorschnittstelle 11

Technische Daten 12

Gehäuse 13

Literaturverzeichnis 14

Anschriftenverzeichnis 15

Anhang 16

C79000-G8900-C157-3

Ausgabe 12/2006

Copyright © Siemens AG, 2001 bis 2006 Haftungsausschluss Wir haben den Inhalt der Druckschrift auf Übereinstimmung mit der beschriebenen Hard- und Software geprüft. Dennoch können Abweichungen nicht ausgeschlossen werden, so dass wir für die vollständige Übereinstimmung keine Gewähr übernehmen. Die Angaben in dieser Druckschrift werden regelmäßig überprüft und notwendige Korrekturen sind in den nachfolgenden Auflagen enthalten. Für Verbesserungsvorschläge sind wir dankbar. Siemens AG Automation and Drives Industrial Communication Postfach 4848, D-90327 Nürnberg

C79000-G8900-C157-3 Technische Änderungen vorbehalten.

Siemens Aktiengesellschaft Printed in the Federal Republic of Germany 2

Klassifizierung der Sicherheitshinweise

Dieses Dokument enthält Hinweise, die Sie zu Ihrer persönlichen Sicherheit sowie zur Vermeidung von Sachschäden beachten müssen. Die Hinweise sind durch ein Warndreieck hervorgehoben und je nach Gefährdungsgrad folgendermaßen dargestellt:

! Gefahr bedeutet, dass Tod, schwere Körperverletzung eintreten wird, wenn die entsprechenden Vorsichtsmaßnahmen nicht getroffen werden.

! Warnung bedeutet, dass Tod, schwere Körperverletzung eintreten kann, wenn die entsprechenden Vorsichtsmaßnahmen nicht getroffen werden.

! Vorsicht mit Warndreieck bedeutet, dass eine leichte Körperverletzung eintreten kann, wenn die entsprechenden Vorsichtsmaßnahmen nicht getroffen werden.

Vorsicht

ohne Warndreieck bedeutet, dass ein Sachschaden eintreten kann, wenn die entsprechenden Vorsichtsmaßnahmen nicht getroffen werden.

Achtung

bedeutet, dass ein unerwünschtes Ergebnis oder Zustand eintreten kann, wenn der entsprechende Hinweis nicht beachtet wird.

Hinweis

ist eine wichtige Information über das Produkt, die Handhabung des Produktes oder den jeweiligen Teil der Dokumentation, auf den besonders aufmerksam gemacht werden soll und deren Beachtung wegen eines möglichen Nutzens empfohlen wird.

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Marken

SIMATIC®, SIMATIC NET®, SINEC® und SIMATIC NET Networking for Industry® sind eingetragene Marken der Siemens AG.

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Bevor Sie das hier beschriebene Produkt einsetzen, beachten Sie bitte unbedingt die nachfolgenden sicherheitstechnischen Hinweise.

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Inbetriebsetzung und Betrieb eines Gerätes dürfen nur von qualifiziertem Personal vorgenommen werden. Qualifiziertes Personal im Sinne der sicherheitstechnischen Hinweise dieses Handbuchs sind Personen, die die Berechtigung haben, Geräte, Systeme und Stromkreise gemäß den Standards der Sicherheitstechnik in Betrieb zu nehmen, zu erden und zu kennzeichnen.

Bestimmungsgemäßer Gebrauch von Hardware-Produkten

Beachten Sie bitte folgendes zum bestimmungsgemäßen Gebrauch von Hardware-Produkten:

Vorsicht

Das Produkt darf nur für die im Katalog und in der technischen Beschreibung vorgesehenen Einsatzfälle und nur in Verbindung mit von Siemens empfohlenen bzw. zugelassenen Fremdgeräten und -komponenten verwendet werden. Der einwandfreie und sichere Betrieb des Produktes setzt sachgemäßen Transport, sachgemäße Lagerung, Aufstellung und Montage sowie sorgfältige Bedienung und Instandhaltung voraus. Bevor Sie mitgelieferte Beispielprogramme oder selbst erstellte Programme anwenden, stellen Sie sicher, dass in laufenden Anlagen keine Schäden an Personen oder Maschinen entstehen können. EG-Hinweis: Die Inbetriebnahme ist so lange untersagt, bis festgestellt wurde, dass die Maschine, in die diese Komponente eingebaut werden soll, den Bestimmungen der Richtlinie 98/37/EG entspricht.

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Bestimmungsgemäßer Gebrauch von Software-Produkten

Beachten Sie folgendes zum bestimmungsgemäßen Gebrauch von Software-Produkten:

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Die Software darf nur für die im Katalog und in der technischen Beschreibung vorgesehenen Einsatzfälle und nur in Verbindung mit von Siemens empfohlenen bzw. zugelassenen Software-Produkten, Fremdgeräten und -komponenten verwendet werden. Bevor Sie mitgelieferte Beispielprogramme oder selbst erstellte Programme anwenden, stellen Sie sicher, dass in laufenden Anlagen keine Schäden an Personen oder Maschinen entstehen können.

Vor der Inbetriebnahme

Beachten Sie vor der Inbetriebnahme folgende Warnung:

Vorsicht

Vor der Inbetriebnahme sind die Hinweise in der entsprechenden aktuellen Dokumentation zu beachten. Die Bestelldaten hierfür entnehmen Sie bitte den Katalogen, oder wenden Sie sich an Ihre örtliche Siemens-Geschäftsstelle.


Inhaltsverzeichnis

1 Einführung....................................................................................................................... 9 2 Funktionsübersicht ...................................................................................................... 11 3 PIN-Belegung ................................................................................................................ 15 4 Speicherbelegung ........................................................................................................ 19

4.1 Adressierung des SPC 4-2 ................................................................................ 20 4.2 Speicherbereichseinteilung des internen RAM ................................................. 22 4.2.1 Überblick............................................................................................................ 22 4.2.2 RAM-Parameterblock ........................................................................................ 22 4.2.3 SAP-Liste........................................................................................................... 24 4.2.4 Datenbereiche im internen RAM ....................................................................... 24 4.2.5 Adressierung über das Speicherfenster ............................................................ 26 4.3 Belegung der Parameter-Register..................................................................... 28

5 FLC-Schnittstelle .......................................................................................................... 33 5.1 SAP-Liste........................................................................................................... 34 5.1.1 Aufbau der SAP-Liste ........................................................................................ 34 5.1.2 Control-Byte....................................................................................................... 37 5.1.3 Request SA........................................................................................................ 38 5.1.4 Request-SSAP................................................................................................... 38 5.1.5 Access-Byte....................................................................................................... 38 5.1.6 Reply-Update-Ptr/ SDN-/DDB-Tln-Tab-Ptr: ....................................................... 40 5.1.7 Besonderheiten beim DEFAULT-SAP............................................................... 41 5.2 SM-SAP-Liste .................................................................................................... 43 5.3 Indication-Queue ............................................................................................... 44 5.3.1 Beschreibung..................................................................................................... 44 5.3.2 Aufbau des Indication-Block .............................................................................. 46 5.4 Reply-On-Indication-Blöcke............................................................................... 47 5.4.1 Beschreibung..................................................................................................... 47 5.4.2 Aufbau der Reply-on-Indication Blöcke ............................................................. 48

6 DP-Schnittstelle ............................................................................................................ 51 6.1 Beschreibung..................................................................................................... 52 6.2 Produktiv-Dienste .............................................................................................. 55 6.2.1 Data-Exchange .................................................................................................. 55 6.2.2 Read-Input-Data ................................................................................................ 57 6.2.3 Read-Output-Data ............................................................................................. 58 6.2.4 Global-Control (Sync, Freeze, Clear-Data) ....................................................... 59 6.2.5 Leave-Master..................................................................................................... 61 6.2.6 Baudraten-Suche............................................................................................... 62

7 ASIC-Schnittstelle ........................................................................................................ 63 7.1 Latch-Parameter ................................................................................................ 65


7.1.1 Slot-Time-Register............................................................................................. 65 7.1.2 Baudrate-Register.............................................................................................. 65 7.1.3 BEGINN-PTR-Register ...................................................................................... 67 7.1.4 UMBR-PTR-Register ......................................................................................... 67 7.1.5 BASE-PTR-Register .......................................................................................... 67 7.1.6 TRDY-Register .................................................................................................. 68 7.1.7 PREAMBLE-Register......................................................................................... 68 7.1.8 SYN-Time-Register............................................................................................ 69 7.1.9 Delay-Timer-Register......................................................................................... 69 7.1.10 Faktor-Delay-Timer-Clock-Register................................................................... 70 7.1.11 Mode-Register ................................................................................................... 70 7.1.12 Status-Register .................................................................................................. 79 7.2 Failsafe-Mode .................................................................................................... 82 7.3 Uhrzeitsynchronisation ...................................................................................... 84 7.4 DDB-Verfahren .................................................................................................. 85 7.5 Aktivierung der Erweiterungen .......................................................................... 86 7.6 Speichererweiterung auf 3kByte........................................................................ 87 7.6.1 Speicherverschnitt bei 16 Byte Segmenten ...................................................... 88 7.6.2 Mem-Overflow-Interrupt bei 16 Byte Segmenten .............................................. 88 7.7 FF-Mode ............................................................................................................ 89 7.7.1 Sende- und Empfangs-Pufferaufbau ................................................................. 89 7.7.2 Senden .............................................................................................................. 89 7.7.3 Empfang ............................................................................................................ 89 7.8 Fehler-Trigger-Signal......................................................................................... 91 7.9 Interrupt-Controller............................................................................................. 93 7.9.1 Interruptzuordnung ............................................................................................ 94 7.9.2 Interruptzuordnung im FF-Mode........................................................................ 96 7.10 Taktsynchronisierung......................................................................................... 98 7.11 SPC 4-2-Timer................................................................................................. 100 7.11.1 Delay-Timer ..................................................................................................... 100 7.11.2 Idle-Timer......................................................................................................... 101 7.11.3 Syni-Timer ....................................................................................................... 102 7.11.4 Slot-Timer ........................................................................................................ 103 7.11.5 Time-Out-Timer ............................................................................................... 103 7.11.6 Neue Timer im FF-Mode.................................................................................. 104

8 Asynchrone Schnittstelle .......................................................................................... 107 8.1 Baudrate-Generator......................................................................................... 108 8.2 Transmitter....................................................................................................... 109 8.3 Transmitter....................................................................................................... 110 8.4 Serial-Bus-Interface PROFIBUS Schnittstelle (asynchron.............................. 111 8.4.1 Schnittstellensignale ........................................................................................ 111 8.4.2 Timing RS 485 ................................................................................................. 112 8.4.3 Beschaltungsvorschlag RS 485....................................................................... 113

9 Synchrone Schnittstelle............................................................................................. 115 9.1 Überblick.......................................................................................................... 116 9.2 Baudrate-Generator......................................................................................... 117

Inhaltsverzeichnis


9.3 Transmitter....................................................................................................... 118 9.4 Receiver........................................................................................................... 121 9.5 Impulsmodulation im SPC 4-2 ......................................................................... 122 9.6 Impulsdemodulation......................................................................................... 123 9.7 Schnell-Synchronisierer im Manchester-Empfänger ....................................... 124

10 Taktversorgung .......................................................................................................... 125 11 Prozessorschnittstelle ............................................................................................... 129

11.1 Universelle Prozessor-Schnittstelle ................................................................. 130 11.2 Bus-Interface-Unit (BIU) .................................................................................. 133 11.3 Dual-Port-RAM-Controller................................................................................ 134 11.3.1 Funktion ........................................................................................................... 134 11.3.2 Zugriffe auf den SPC 4-2 unter LOCK............................................................. 135 11.4 Sonstige Pins................................................................................................... 136 11.4.1 Testpins ........................................................................................................... 136 11.4.2 XHOLDTOKEN ................................................................................................ 136 11.5 Interrupt Timing................................................................................................ 137 11.6 Reset Timing.................................................................................................... 138 11.7 Intel /Siemens 8051(synchron) etc. ................................................................. 139 11.7.1 Schaltbild ......................................................................................................... 139 11.7.2 Timing 80C32 .................................................................................................. 140 11.8 Intel X86 (asynchron)....................................................................................... 142 11.8.1 Schaltbild ......................................................................................................... 142 11.8.2 Timing x86 ....................................................................................................... 143 11.9 Siemens 80C165 (asynchron) ......................................................................... 145 11.9.1 Schaltbild ......................................................................................................... 145 11.9.2 Timing 80C165 ................................................................................................ 146 11.10 Timing 68HC16 (asynchron)............................................................................ 148 11.10.1 Timing 68HC16................................................................................................ 148 11.11 Motorola 68HC11 (synchron) .......................................................................... 150 11.11.1 Timing 68HC11................................................................................................ 150

12 Technische Daten....................................................................................................... 153 12.1 Maximale Grenzwerte...................................................................................... 154 12.2 Erlaubte Betriebswerte .................................................................................... 155 12.3 Leistungsaufnahme ......................................................................................... 156 12.4 DC-Spezifikation der Pad-Zellen ..................................................................... 157 12.5 Kenndaten der Ausgangstreiber...................................................................... 158

13 Gehäuse....................................................................................................................... 159 13.1 Verarbeitungshinweise .................................................................................... 161 13.2 Bedruckung 2................................................................................................... 163 13.3 Verpackungen der ASIC.................................................................................. 164


14 Literaturverzeichnis ................................................................................................... 167 15 Anschriftenverzeichnis .............................................................................................. 169

15.1 PNO ................................................................................................................. 170 15.2 Technische Ansprechpartner im Schnittstellencenter ..................................... 171

16 Anhang ........................................................................................................................ 173 16.1 Serversoftware für den SPC 4-2...................................................................... 174 16.2 SIM 1................................................................................................................ 176


Einführung 1


ASIC

Für den einfachen und schnellen digitalen Datenaustausch zwischen Automatisierungsgeräten bietet Siemens den Anwendern verschiedene ASICs an, die entsprechend der PROFIBUS Normen und Richtlinien DIN 19245 Teil 1, Teil 2, Teil 3 und PROFIBUS PA (Teil 4), EN 50170 Volume 2, IEC 61158 Ed. 3 und IEC 61784-1 den Datenverkehr zwischen den einzelnen Automatisierungsstationen unterstützen bzw. komplett abwickeln. Der SPC 4®-2 unterstützt zusätzlich Foundation Fieldbus wie in IEC 61158, Ed. 3 beschrieben.

Funktionalität

Der SPC 4®-2 (Siemens PROFIBUS Controller) setzt direkt auf Schicht 1 des OSI-Modells auf und benötigt zur Implementierung der Schichten 2 und 7 einen zusätzlichen Mikroprozessor.

Beim SPC 4®-2 sind bereits Teile der Schicht 2, welche das Busprotokoll ausführen, integriert. Für die restlichen Funktionen der Schicht 2 (Schnittstellendienst, Management) wird ein zusätzlicher Mikroprozessor benötigt.

Zusätzlich zur Schicht 2 Funktionalität hat der ASIC die Produktiv-Dienste Data_Exchange, Read_Input, Read_Output sowie das Global_Control-Command der DIN E 19245 Teil 3/EN50170/IEC61158 integriert, sowie die PROFIBUS PA Funktionalität (DIN E 19245 Teil 4/EN 50170/IEC 61158, IEC 61784-1).

SPC 4-2 unterstützt folgende Kommunikations-Profile:

• PROFIBUS FMS

• PROFIBUS PA

• PROFIBUS DP

• Foundation Fieldbus®1 (FF).

Die Kommunikationsprofile und die möglichen Kombinationen mit den physikalischen Medien (Kupfer, Glasfaser) sind in der Norm IEC 61784-1 beschrieben (außer PROFIBUS-FMS, siehe EN 50170 Vol. 2).

Der SPC 4-2 unterstützt passive Teilnehmer am Bussystem (Slaves) und filtert alle Fremdtelegramme und fehlerbehaftete Nutztelegramme aus.

Zur Ergänzung des SPC 4-2 für PROFIBUS PA und FF steht der Kommunikations-Interface-Baustein SIM 1 zur Verfügung. Der ASIC SIM 1 realisiert die Funktion einer Medium Attachment Unit.

1 Foundation Fieldbus ist eine eingetragene Marke von Fieldbus Foundation.


Funktionsübersicht 2


Im SPC 4-2 ist bis auf die Bustreiber die gesamte PROFIBUS Peripherie enthalten. Der zusätzliche Prozessor braucht keinen Hardware Timer zur Verfügung zu stellen, um das Busprotokoll abzuarbeiten.

Baudraten von 9,6 kbit/s bis 12 Mbit/s werden unterstützt. Für PROFIBUS PA ist der ASIC SIM 1 eine ideale Ergänzung.

Der SPC 4-2 besitzt eine universelle Mikrocontroller Schnittstelle mit einem 8-Bit-Datenbus-Interface und einem 10-Bit-Adressbus. Je nach Konfiguration ist der Daten-/Adressbus gemultiplext oder getrennt betreibbar, somit können Prozessoren mit dem Standard-x86-Timing, dem Motorola-Timing, dem SAB C165-Timing oder einem 80C32-Timing angeschlossen werden.

Da die Schnittstelle sowohl INTEL- als auch MOTOROLA-Architekturen unterstützt, wird mit zwei Konfiguration-Pins das Intel- oder Motorola-Datenformat festgelegt, sowie das synchrone (starres Timing) oder asynchrone (mit Ready Unterstützung) Prozessor-Bus-Timing unterstützt.

Der Handshake zwischen dem Prozessor und dem SPC 4-2 wird von der FLC-Firmware (Field Bus Link Control; Synonym für alle Communication Stacks) durchgeführt und erfolgt über das im SPC 4-2 integrierte auf 3 kB erweiterte Dual-Port-RAM.

Aus Sicht des Anwenders belegt der SPC 4-2 einen Adressraum von 1 kByte.

Die Plausibilitätsprüfung beim Empfang von Request-Telegrammen wird vom SPC 4-2 durchgeführt.

Impulsmodulation

Der SPC 4-2 hat Schaltungsteile für eine direkte Verbindung SIM 1-Optokoppler-SPC 4-2 (PROFIBUS PA-Anschluss) unter Nutzung der stromsparenden Schnittstelle des SIM integriert. Eine eigene Anpassschaltung ist nicht mehr notwendig.

Die vom SIM 1 empfangenen Telegramme werden in eine Reihe kurzer Impulse umgewandelt und dann an den SPC 4-2 weitergereicht.

Schnell-Synchronisierer im Manchester-Empfänger

Unter Schnell-Synchronisierung versteht man das Finden der Bitmitte in der Präambel eines Manchester-Telegramms (PROFIBUS PA). Damit verkraftet der SPC 4-2 größere systematische Verzerrungen (alle steigenden bzw. fallenden Flanken sind um den gleichen Betrag verzögert).

Funktionsübersicht


Kompatibilität gegenüber SPC 4/4-1

Der SPC 4®-2 ist kompatibel zu den ASIC SPC 4® und SPC 4®1. Die Kompatibilität umfasst die mechanischen und elektrischen Eigenschaften sowie die Funktionen, die über eine Software-Schnittstelle benutzt werden.

Zusätzliche Eigenschaften des SPC 4-2

• wahlweise Nutzung von PROFIBUS und Foundation Fieldbus durch Wechsel der Firmware

• PROFISafe vorbereitet (Slave-Slave-Kommunikation)

• PROFIDrive Unterstützung (Taktausgang)

• Uhrzeitsynchronisation für Zeitstempelung von Alarmen und Ereignissen

• Speichererweiterung von 2K auf 3K

• Diagnose Ausgang

• Unschärfefenster der Impulsdemodulation einstellbar

Die Erweiterungen des SPC 4-2 werden über bisher unbenutzte Parameter-Register aktiviert. Der SPC 4/SPC 4-1 wertet bei Zugriffen auf die Parameterregister die Adressbits 7 bis 5 nicht aus, so dass alle Register unter mehreren Adressen erreichbar sind (Schreiben und Lesen). Innerhalb des so zugänglichen Adressraums liegen alle SPC 4/SPC 4-1- und 4 neue SPC 4-2-Register. Mit der Aktivierung des Bit „Enable-SPC 4-2“ wertet der SPC 4-2 alle Adressbits aus.

Der SPC 4-2 enthält 4 neue 16-Bit-Timer. Diese sind im FF-Mode nutzbar, da sie Interrupt-Bits verwenden, die nur im FF-Mode frei sind. Die Timer werden alle mit dem Baudratentakt getaktet und sind als „One-Shot“- oder als „zyklische“ Timer betreibbar.

Zusätzliche Eigenschaften des SPC 4-2 LF

• Entspricht den Anforderungen der EU Richtlinie: 2002L0095 — EN — 01.07.2006 — 002.001 — 1

• Verarbeitbar im bleifreien als auch im bleihaltigen Lötprozess

• Neuer Gehäusetyp 44 Pin LQFP

• Neue Verpackungsformen



PIN-Belegung 3


Der SPC 4-2 hat ein 44-poliges Plastic Quad Flat Package-Gehäuse (siehe Kapitel 11). Die Pinbelegung ist in Tabelle 3-1 beschrieben.

Anmerkung: Alle Signale, die mit X.. beginnen, sind LOW-aktiv

Pin Signalname In/ Out

Beschreibung Quelle / Ziel Prozessorvariante

1 XCS I Chip-Select CPU C32 Mode: auf VDD legen sonst: CS-Signal

2 XWR / E I Schreibsignal E-Clock bei Motorola 1Takt=1Speicherzyklus (bei asynchronen Betrieb an VDD zu legen)

CPU

3 TEILER I Teiler für ISCLK-OUT (Pin 7) 0=:4, 1=:2

System

4 XRD R/W

I Lesesignal Read/Write bei Motorola (low=Write)

CPU

5 CLK I Takteingang System 6 VSS 7 ISCLK-Out O Eingangstakt, durch 2 oder 4 geteilt System, CPU 8 TYP I Datenformat der

Prozessorschnittstelle (siehe Mode Tabelle)

9 XINT O Interrupt-Ausgang CPU, Interrupt-Contr. 10 XINTCI O Port-Pin im Kompatibilitätsmode, im

erweiterten Mode Interrupt-Ausgang Taktsynchronisierung

CPU, Interrupt-Contr. Port-Pin Bit 1 des Mode-Register 2

11 DB0 I/O Datenbus CPU, Speicher C32 Mode: Daten-/Adressbus gemultiplext

12 DB1 I/O Datenbus CPU, Speicher sonst: Daten-/Adressbus getrennt

13 XHOLDTOKEN O Port-Pin im Kompatibilitätsmode, im erweiterten Mode Trigger-Ausgang für Messzwecke

Port-Pin Bit 0 des Mode-Register 2

14 XREADY XDTACK

O Ready für externe CPU Data Transfer Acknowledge bei Motorola

System, CPU

15 DB2 I/O Datenbus CPU, Speicher C32 Mode: Daten-/Adressbus gemultiplext

16 DB3 I/O Datenbus CPU, Speicher sonst: Daten-/Adressbus getrennt

17 VSS 18 VDD 19 DB4 I/O Datenbus CPU, Speicher C32 Mode: Daten- 20 DB5 I/O Datenbus CPU, Speicher /Adressbus

gemultiplext

21 DB6 I/O Datenbus CPU, Speicher sonst: Daten-/Adressbus

22 DB7 I/O Datenbus CPU, Speicher getrennt

23 MODE I Timing der Prozessorschnittstelle (siehe Mode Tabelle)

System

24 ALE AS

I Address latch-Enable Address Strobe bei Motorola (bei synchronen Betrieb an VDD zu

CPU C32 Mode: ALE Motorola Mode

PIN-Belegung


Pin Signalname In/ Out

Beschreibung Quelle / Ziel Prozessorvariante

legen) AS

25 AB9 I Adressbus CPU C32 Mode: : <log> 0

26 TXD-TXS O serieller Sendekanal RS 485-Sender

27 RTS-ADD O Request to Send RS 485-Sender

28 VSS

29 AB8 I Adressbus System, CPU C32 Mode: <log> 0

30 RXD-RXS I serieller Empfangskanal RS 485 Empfänger

31 AB7 I Adressbus System, CPU C32 Mode: <log> 0

32 AB6 I Adressbus System, CPU C32 Mode: <log> 0 für CS

33 XCTS I Clear to Send <log> 0 = Sendefreigabe

MODEM/FSK

34 XTEST0 I Pin muss fest an VDD gelegt werden.

35 XTEST1 I Pin muss fest an VDD gelegt werden.

36 RESET I Rücksetzeingang: mit Portpin von CPU verbinden


38 VSS

39 VDD




43 AB1 I Adressbus System, CPU C32 Mode: Adressfenster

44 AB0 I Adressbus System, CPU C32 Mode: Adressfenster

Tabelle 3-1 Pinbelegung



Speicherbelegung 4


4.1 Adressierung des SPC 4-2

Aus Sicht des Anwenders belegt das 3 kByte große interne Dual-Port-RAM und die internen Latches einen 1 k-Byte Adressraum. Teile des internen RAM sind direkt in den Adressbereich des Mikroprozessors eingeblendet, die anderen Teile können über einen Fenstermechanismus adressiert werden, siehe Bild 4-1

Mikro- Prozessor SPC42

0H

0xBFFH

3 kB RAM

0H

1FFH 200H

2FFH 300H

3FFH

512 Byte allgemeine Parameter, SAP-Liste

256 Byte Speicherfenster

256 Byte Steuerwerk Parameter

Latches

Bild 4-1 Adressierung des internen 3 kByte RAM

Speicherbelegung


Adressfenster

Über das untere Adressfenster kann die FLC direkt auf die ersten 512 (2 x 256) Byte des RAM physikalisch zugreifen, ohne den Basepointer laden zu müssen. Dies hat den Vorteil, dass die FLC auf die allgemeinen Parameter bzw. die SAP-Liste direkt zugreifen kann ohne vorher den Basepointer zu laden.

Über das zweite Adressfenster von 256 Byte (200h bis 2FFh) lässt sich der gesamte interne Speicher mit Hilfe eines 8 Bit-Basepointer ansprechen. Dieser Pointer muss von der FLC geladen werden und adressiert immer den Beginn eines 8 Byte (im erweiterten SPC 4-2-Mode 16 Byte) großen Segments. Damit kann die FLC bis zu 256 Byte über die an die Adresspins des SPC 4-2 angelegte Offsetadresse ansprechen.

Über das dritte ebenfalls 256 Byte große Adressfenster (300h bis 3FFh) werden die internen Latches adressiert, die zur direkten Steuerung der Hardware (HW) benötigt werden. Diese Latches sind nicht im internen RAM-Bereich integriert!

Adressbit

A9 Adressbit

A8 Fenster-select

0 0 Parameterbereich (physikalisch 00h-FFh) 0 1 Parameterbereich (physikalisch 100h-1FFh) 1 0 ges. RAM über Basepointer 1 1 Parameter-Register

Tabelle 4-2 Fenster-select

Achtung

Das Überschreiben des Adressbereiches wird von der Hardware nicht verhindert, d.h. schreibt der Anwender über die Teilnehmertabelle hinaus, werden durch das "Wrap-Around" die Parameter im unteren Speicherbereich überschrieben. Der SPC 4-2 generiert in diesem Fall den Mem-Overflow-Interrupt. Wird auf schreibgeschützte Parameter geschrieben, so wird ein Access-Violation-Interrupt generiert.


4.2 Speicherbereichseinteilung des internen RAM

4.2.1 Überblick

Im Bild ist Bild 4-3 die Aufteilung des SPC 4-2 internen 3 kByte großen RAM dargestellt. Der gesamte, in Segmente zu je 8 Byte (bzw. 16 Byte im erweiterten SPC 4-2-Mode) unterteilte Speicher, wird in verschiedene Bereiche gegliedert.

Segment 0

Segment 191

RAM Parameter

SAP-ListeSM-SAPs (5 x 5 Byte)Default-SAP (16 Byte)SAP-0 ... SAP-63(64 x 5 Byte)

Indication-Queue

Reply-on-Indication-Blöcke

Wechsel-Puffer

Teilnehmer-Tabelle

Ident-Buffer

Byte 0

Byte 7

Segm ent 0

Segm ent 1

Segm ent 2

Segm ent 3

Segm ent 4

BEGINN -PTR

UM BR-PRT

Bild 4-3 Speicherbereichseinstellung

4.2.2 RAM-Parameterblock

In den ersten 6 bzw. 8 Byte des integrierten RAM sind die allgemeinen Parameter, wie z.B. die Read- und Write-Pointer der Indication-Queue abgelegt, die nicht unmittelbar in die Steuerung eingreifen, siehe Tabelle 4-4. Die FLC darf nur die Parameter mit den Adressen 00H bis 5H bzw. 7H schreiben. Die internen Arbeitszellen dürfen auf keinen Fall überschrieben werden (die Hardware generiert einen Write-Violation-Interrupt und geht nach Offline)

Speicherbelegung


Adresse Name Zugriff Bedeutung

00H IND-WP-PRE

RD/WR Der Write-Pointer für vorzeitige Indication-Bearbeitung zeigt auf das nächste freie Segment, das dem zuletzt empfangenen Request-Telegramm folgt, auch wenn noch keine Indication "IND" erfolgt ist. Der Pointer IND-WP-PRE ermöglicht eine schnelle Slave-Reaktion (z.B. für PROFIBUS DP). Der Pointer IND-WP-PRE wird sofort nach dem korrekten Empfang eines Request-Telegramms (noch bevor ein Responsetelegramm gesendet wird), auf die nächste freie Segmentgrenze gesetzt. Gleichzeitig wird der Interrupt "IND-PRE" erzeugt. Dieser Pointer darf von der FLC nicht verändert werden.

01H IND-WP RD/WR Write-Pointer der Indication-Queue zeigt auf das nächste freie Segment, das dem zuletzt indizierten Request-Telegramm folgt. Mit jedem Indication-Interrupt "IND" wird IND-WP vom SPC 4-2 auf eine neue Segmentgrenze gesetzt. Dieser Pointer darf von der FLC nicht verändert werden.

02H IND-RD RD/WR Der Read-Pointer der Indication-Queue ist ebenfalls eine Segmentadresse und wird von der FLC verwaltet.

03H FDL-Ident-Ptr

RD/WR Zeiger auf den Ident-Puffer

04H TS-ADR-REG

RD/WR Enthält die Teilnehmeradresse

PROFIBUS PA

0 … 119 Normaler Teilnehmer

120 .. 124 temporärer Teilnehmer (z.B. Handheld)

125 Default-Adresse für temporäre Teilnehmer

126 Default-Adresse für permanente Teilnehmer

127 Broadcast/Multicast

PROFIBUS DP

0 … 125 Normaler Teilnehmer (Empfehlung f. Slave: 3..125)

126 Default-Adresse bei Adressvergabe

127 Broadcast/Multicast

05H SAP-MAX RD/WR Parametriert wird die höchste SAP-Listen-Nummer

06H AQUI-ADR RD/WR Stationsadresse des gültigen Äquidistanz-Masters (nur im SPC 4-2 Mode vorhanden, ansonsten wird bei einem Schreibzugriff ein Write-Violation-Interrupt generiert)

07H GRP-BYTE RD/WR Gruppen-Auswahl-Byte für die Taktsynchronisation (nur im SPC 4-2 Mode vorhanden, ansonsten wird bei einem Schreibzugriff ein Write-Violation-Interrupt generiert))

08H..17H interne Arbeitszellen

folgende Zellen dürfen nicht überschrieben werden (Write-Violation-Interrupt)

Tabelle 4-4 Belegung des RAM-Parameterblockes


Der Zugriff auf die Parameter-Register oder das interne RAM bedingen neben dem richtigen Anlegen der entsprechenden Adressbits zusätzlich das Anlegen eines XCS-Signales an den SPC 4-2. Zudem muss das XREADY-Signal des SPC 4-2 beachtet oder entsprechende Wait states eingelegt werden.

Hinweis

Beim Schreiben der RAM-Parameter müssen die oberen nicht benutzten Bits auf '0' gesetzt werden, während bei den Parameter-Register die nicht besetzten Bitpositionen „don't care“ sind.

4.2.3 SAP-Liste

Die SAP-Liste kann direkt angesprochen werden, es ist keine Segmentierung und Verwendung des Base-Pointers notwendig, es kann jedoch auch über Basepointer adressiert werden. Um die Daten anzusprechen, auf die ein SAP zeigt, ist die Verwendung des Base-Pointers erforderlich.

Der Bereich der Service-Access-Points (SAPs) belegt 361 Byte (Adresse 18H .. 180H) Die SAP-Liste setzt sich zusammen aus:

• 5 SM-SAPs (System-Management Service Access Point) zu je 5 Byte

• DEFAULT-SAP (Service-Access-Point) mit 16 Byte

• 64 SAPs zu je 5 Byte

Tabelle 5-1 zeigt die SAP-Liste, die Funktion der einzelnen Register und Bits sind in nachfolgenden Kapiteln erklärt.

4.2.4 Datenbereiche im internen RAM

Indication-Queue

Im Anschluss an die SAP-Liste folgt der Speicherbereich für die Indication Queue. Der Adressbereich ist von der FLC an Segmentgrenzen einstellbar Die erste mögliche Adresse im Kompatibilitätsmodus (8 Byte Segmentgröße) ist 188H, im erweiterten SPC 4-2 Modus 190H.

Der BEGINN-PTR ist die Adresse des 1. Segments der Indication-Queue. Das Queue-Ende wird vom UMBR-PTR markiert. Der UMBR-PTR zeigt auf die Adresse des 1. Segments das nicht mehr zur Indication-Queue gehört .

Speicherbelegung


! Vorsicht Beide Pointer müssen nach der Initialisierung im Offline-Zustand auf den gewünschten Bereichs-Anfang gesetzt werden. SIE SIND NICHT DYNAMISCH ÄNDERBAR, d.h. zum Modifizieren der Speichereinteilung muss der SPC 4-2 in Offline gesetzt werden. Das Vertauschen der Pointer-Reihenfolge führt beim SPC 4-2 bezogen auf die einzelnen Speicherbereiche zu einem fehlerhaften Verhalten des SPC 4-2.

Empfängt der SPC 4-2 Request-Telegramme, so trägt er diese in die Indication-Queue ein. Die Indication-Queue ist als Umlaufpuffer (Queue) organisiert, d.h. zu bearbeitende Daten werden nacheinander in die Queue eingetragen, solange noch genügend Speicherplatz vorhanden ist, während bearbeitete Blöcke wieder ausgetragen werden. Die Organisation der Indication-Queue erfolgt mittels Write- und Read-Pointern. Der Indication-Read-Pointer (IND-RP) muss von der FLC gesetzt werden, während die Hardware des SPC 4-2 für die Aktualisierung des Indication-Write-Pointers (IND-WP) zuständig ist.

Da es sich um einen Umlaufpuffer handelt, muss beim Eintragen von Daten das Queue-Ende überwacht werden. Wird es überschritten, muss die Adresse umgebrochen werden. Hierzu bietet der SPC 4-2 eine Hardwareunterstützung an, die den Umbruch automatisch durchführt.

Reply-on-Indication Blöcke

In diesen Puffern muss die FLC Antwortdaten bereitstellen. Über Zeiger in den SAP-Listen erfolgt die Zuordnung der Antwortdaten zu den Aufrufen

Wechsel-Puffer

Wenn PROFIBUS DP Dienste unterstützt werden sollen (DP-Mode = 1 im Mode-Register 0) müssen 6 Wechselpuffer bereitgestellt werden.

Ident-Puffer

Der Ident-Puffer enthält die Antwortdaten für Ident-Telegramme.

Teilnehmer-Tabelle

Die Teilnehmertabelle ist zur Filterung von SDN bzw. von DDB-Response-Telegrammen notwendig.


4.2.5 Adressierung über das Speicherfenster

Die physikalische Adresse des integrierten RAMs wird bei der Adressierung des SPC 4-2 über das zweite Adressfenster (200h bis 2FFh) aus dem Basepointer, der Segmentadresse für die Indication Queue und den unteren 8 Bit des Adressbusses gebildet. Hierzu wird der Basepointer mit der um 3 bzw. 4 Bitpositionen verschobenen Adresse vom Adressbus addiert, siehe Bild 4-5.

Im erweiterten SPC4-2-Mode ist der Basepointer statt um 3 Bit um 4 Bit nach links verschoben, wodurch die Segmentgröße statt 8 Byte nun 16 Byte beträgt.

Neue Segment Adresse = Basepointer + AB7..3 - Ende-Pointer + Beginpointer

8-Byte-Segment im Kompatibilitätsmode Neue Segment Adresse = Basepointer + AB7..4 - Ende-Pointer + Beginpointer

16-Byte-Segment im SPC 4-2-Mode

Zusammen mit den 3 bzw. 4 niederwertigsten Adressbits bildet das Ergebnis die physikalische 11-Bit bzw. 12-Bit-Adresse für das interne RAM. Durch das Rechenwerk kann die FLC, nachdem sie den Basepointer geladen hat, bis zu 256 Datenbytes adressieren, ohne den Basepointer umzuladen und ohne sich um den Umbruch an der Queue-Grenze zu kümmern.

Base-Point-Register

Adressbus Bit 7 ... 0

A10 A3

Byte-Adresse innerhalb eines Segments

11 Bit-RAM-Adresse

Bild 4-5 Berechnung der physikalischen RAM-Adresse im Kompatibilitätsmodus

Speicherbelegung


Base-Point-Register

Adressbus Bit 7 ... 0

A11 A4

Byte-Adresse innerhalb eines Segments

12 Bit-RAM-Adresse

Bild 4-6 Berechnung der physikalischen RAM-Adresse im erweiterten SPC 4-2-Mode


4.3 Belegung der Parameter-Register

Der Zugriff auf die internen Parameter-Register, d.h. auf die Speicherzellen, die direkt in die Steuerung eingreifen, ist nur über das Adressfenster 300h bis 3FFh am SPC 4-2 möglich.

Diese Zellen können entweder nur gelesen bzw. geschrieben werden und haben dabei eine unterschiedliche Funktion. Im Motorola-Mode führt der SPC 4-2 beim Zugriff auf den Adressbereich von 300H (Wortregister) ein 'Adressswapping' durch, d.h. er vertauscht das Adressbit 0 (generiert aus einer geraden Adresse eine ungerade und umgekehrt).

Der SPC 4-2 besitzt ein 8-Bit-Dateninterface. Bei Zugriffen auf Byte-Register über dieses Interface spielt es keine Rolle, ob der SPC 4-2 im Intel- oder im Motorola-Mode betrieben wird.

Bei Zugriffen auf Wort-Register (Zwei-Byte-Register) unterscheidet der SPC 4-2 zwischen Intel- und Motorola-Mode.

Beispiel: INT-MASK-REG

Intel-Mode: Schreibzugriff mit Adresse 300 ⇒ INT-MASK-REG (7..0) wird geschrieben (little endian) Motorola-Mode: Schreibzugriff mit Adresse 300 ⇒ INT-MASK-REG (15..8) wird geschrieben (big endian)

Es werden also jeweils High-Byte und Low-Byte auf unterschiedlichen Adressen angesprochen.

Die Bedeutung der einzelnen Bits in den Register wird in den folgenden Kapiteln näher dargelegt.

Da die Adressen der Parameter-Register nicht vollständig ausdekodiert sind, erscheinen diese Register alle 64 Byte wieder. Damit erleichtert sich die Implementierung, da für die Read- und Write-Zugriffe unterschiedliche Adressen (Namen) vergeben werden können.

Speicherbelegung


Adresse Intel /Motorola

Name Bedeutung (READ-Zugriff !)

300H 301H Int-Req-Reg 7..0 Interrupt-Controller-Register

301H 300H Int-Req-Reg 15..8

302H 303H Int-Reg 7..0

303H 302H Int-Reg 15..8

304H 305H Status-Reg 7..0 Status-Register

305H 304H Status-Reg 15..8

306H 307H Delay 7..0 Delay -Timer-Register, aktueller Zählerstand

307H 306H Delay 15..8

308H 309H reserved

309H 308H reserved

30AH 30BH reserved

30BH 30AH reserved

30CH- 30FH reserved

310H Delay 23..16 Erweiterung des Delay-Timer-Registers

311H reserved

312H reserved

313H reserved

314H reserved

315H reserved

316H reserved

317H reserved

318H Mem-Lock 0 Memory-Lock-Zelle

319H reserved

31AH reserved

31BH reserved

31CH reserved

31DH reserved

31EH reserved

31FH reserved

320H Timer0-Reg 15..8 Timer 0 High Byte 15...8 (nur SPC 4-2-Mode)

321H Timer0-Reg 7..0 Timer 0 Low Byte 7...0 (nur SPC 4-2-Mode)







328H Error-Hi-Reg 15..8 Fehlerzähler-Register High Byte 15...8 (nur SPC4-2-Mode) für Fehler-Trigger-Signal

329H Error-Lo-Reg 7..0 Fehlerzähler-Register Low Byte 7...0 (nur SPC4-2-Mode)

Tabelle 4-7 Belegung der internen Parameter-Register (nur bei Lesezugriffen)



Name Bedeutung (Write-Zugriff !)

300H 301H Int-Mask-Reg 7..0 Interrupt-Controller-Register

301H 300H Int-Mask-Reg 15..8

302H 303H Int-Ack-Reg 7..0

303H 302H Int-Ack-Reg 15..8

304H 305H TSLOT 7..0 Parametrierung der Warte-auf-Empfang-Zeit

305H 304H TSLOT 13..8

306H 307H BR-REG 7..0 Parametrierung des Teilungsfaktors

307H 306H BR-REG 10..8 zur Generierung der Baudrate

308H 309H TID1 7..0

309H 308H TID1 10..8

30AH 30BH FAKT-DEL-CLK 7..0 Delay-Timer für SM-Time-Dienst

30BH 30AH FAKT-DEL-CLK 10..8

30CH- 30FH reserved

310H UMBR-PTR 7..0 UMBR-PTR zeigt auf die Adresse des ersten Segments das nicht mehr zur Indication-Queue gehört.

311H Mode-Reg 7..0 Parametrierung von Einzelbits

312H Mode-Reg1-Res 5..0

313H Mode-Reg1-Set 5..0

314H Base-PTR 7..0 Basis Adresse für Zugriffe auf das interne RAM

315H TRDY 7..0 Parametrierung von TRDY (Bereitschaftszeit gültig vor dem Aussenden eines Antworttelegramms)

316H PREAMBLE Parametrierung der Anzahl der Bits (Präambel) im Synchron-Modus.

317H TSYN Parametriert wird folgende Zeit TSYN (33 Bit Asynchronmodus) TIFG (Interframe-GAP-Time; Synchronmodus)

318H Mem-Lock 0 Memory-Lock-Zelle

319H BEGIN-PTR 7..0 Der BEGIN-PTR zeigt auf die kleinste Segmentadresse der Indication-Queue. Der BEGIN-PTR muss immer auf den Beginn eines 8 Byte Segmentes zeigen.

31AH Mode-Reg2 7..0 Parametrierung von Einzelbits

31BH Mode-Reg3 7..0 Parametrierung von Einzelbits

31CH Mode-Reg4 7..0 Parametrierung von Einzelbits (nur SPC 4-2-Mode)

31DH Timer-Typ-Reg 7..0 Betriebsarteinstellung Timer 0...3 (nur SPC 4-2-Mode)

31EH Timer-Control-Reg 7..0 Zustandssteuerung Timer 0...3 (nur SPC 4-2-Mode)

31FH Taktsynchronzähler-Endwert-Register 3..0

Endwert für Zähler von Taktsynchron-Telegrammen (nur SPC 4-2-Mode)









Speicherbelegung



Name Bedeutung (Write-Zugriff !)

328H Error-Hi-Reg 15..8 Ein Schreibzugriff auf dieses Register löscht gleichzeitig Error-Hi-Reg und Error-Lo-Reg

329H Error-Lo-Reg 7..0 Ein Schreibzugriff auf dieses Register löscht gleichzeitig Error-Hi-Reg und Error-Lo-Reg

Tabelle 4-8 Belegung der internen Parameter-Register (nur bei Schreibzugriffen)



FLC-Schnittstelle 5


5.1 SAP-Liste

5.1.1 Aufbau der SAP-Liste

Die SAP-Liste setzt sich zusammen aus:

• 5 SM-SAPs (System-Management Service Access Point) zu je 5 Byte

• DEFAULT-SAP (Service-Access-Point) mit 16 Byte 64 SAPs zu je 5 Byte

FLC-Schnittstelle


Adresse Name Register Bedeutung 18H SM1 Control-Byte Bitinformationen

19H Request-SA Request-SourceAddress

1AH reserved

1BH reserved

1CH Reply-Update-Ptr/ SDN-DDB/-Tln-Tab-Ptr

Zeiger auf Antwortpuffer

1DH - 21H SM2 analog SM1 analog SM1

22H - 26H SM3 analog SM1 analog SM1

27H - 2BH SM4 analog SM1 analog SM1

2CH - 30H SM5 analog SM1 analog SM1

31H DEFAULT SAP

Control-Byte Bitinformationen

32H Request SA Request-SourceAddress

33H Request SSAP Request-SourceServiceAccessPoint

34H Access-Byte Zugriffsschutz

35H Reply-Update-Ptr/ SDN-DDB/-Tln-Tab-Ptr


36H Reply-Update-Ptr D

37H Reply-Update-Ptr N

38H Reply-Update-Ptr U

39H Response-Buffer-Length

3AH Response Status

3BH Indication-Buffer-Ptr D

3CH Indication-Buffer-Ptr N

3DH Indication-Buffer-Ptr U

3EH Indication-Buffer-Length

3FH Active-Group-Ident

40H Control-command

41H SAP[0] Control-Byte Bitinformationen

42H Request-SA Request-SourceAddress

43H Request SSAP

44H Access-Byte



46H - 4AH SAP[1] analog SAP [0] analog SAP [0]

4BH - 17BH

SAP[2]- SAP[62]-

analog SAP [0] analog SAP [0]

17CH SAP[63] Control-Byte Bitinformationen

17DH Request-SA Request-SourceAddress

17EH Request SSAP

17FH Access-Byte



Tabelle 5-1 SAP-Liste


Dienstzugangspunkte

In der FLC wird ein Datenübertragungsdienst über einen Dienstzugangspunkt (Service-Access-Point, SAP) abgewickelt. Dabei sind bei jedem Teilnehmer gleichzeitig bis zu 64 SAPs d.h. SAP [0..63] und der DEFAULT-SAP möglich.

Eine Kommunikation von DEFAULT-SAP zu einem SAP und umgekehrt ist möglich. Es erfolgt durch den SPC 4-2 eine Plausibilisierung des Request-SSAPs.

Jeder Dienstzugangspunkt (auch der DEFAULT-SAP) hat spezielle Einträge in der SAP-Liste, über die von der FLC Empfangs-Ressourcen bereitgestellt werden. Empfängt der SPC 4-2 ein Telegramm an einen nicht vorhandenen SAP, so antwortet er mit No-Service-Activated (SD1-Response).

In der bereits beschriebenen SAP-Liste sind für jeden SAP einzelne Register zugeordnet.

FLC-Schnittstelle


5.1.2 Control-Byte

Bitposition Bezeichnung

7 6 5 4 3 2 1 0

SAP-Locked

SDN/ DDB-Filter

RS/RA oder UE

RR IN USE Buffer available Control-Byte

Buffer available Bit 0-2 Die drei Bit dienen als Zähler für extern bereitgestellte Ressourcen. Die FLC inkrementiert die 3 Bit, sobald sie eine Ressource zur Verfügung stellt. Der SPC 4-2 dekrementiert die 3 Bit, wenn ein empfangener Block indiziert wurde. Beim Empfang liest der SPC 4-2, nachdem er das komplette Telegramm empfangen hat, die 3 Bits. Ist der Stand = Null, so bricht er den Empfang ab, setzt das Event-Flag ‘No Ressource (RR, siehe unten) und antwortet mit No-Ressource (SD1-Response) Ausnahme: Ist DP-Mode = 1 eingestellt, wird im DEFAULT-SAP Buffer available vom SPC 4-2 nicht verändert. Buffer available muss jedoch größer Null parametriert werden, da sonst mit No-Ressource geantwortet wird.

Bit 3 IN USE

Dieses Bit setzt der SPC 4-2 sobald er das komplette Telegramm eines Request-Telegramms im Indication-Buffer eingetragen hat. Er setzt es erst wieder zurück, wenn eine Indication ausgeführt wurde (gültig oder ungültig). Will die FLC einen neuen Reply-Block zuweisen, so muss sie warten bis das Bit zurückgesetzt wird. Erst dann kann sie (unter Mem-Lock) den Reply-Update-Pointer umladen. Damit wird verhindert, dass die FLC dem SPC 4-2 Daten während des Sendebetriebes umladen kann. Ausnahme: Ist DP-Mode = 1 eingestellt, wird im DEFAULT-SAP das In-Use-Bit vom SPC 4-2 nicht gesetzt. Ein korrekt empfangenes Request-Telegramm an den DEFAULT-SAP wird nicht in die Indication-Queue eingetragen und nicht indiziert

Bit 4 RS/RA oder UE

No Service activated/ Service access Point blocked oder User-Error: Der SPC 4-2 setzt dieses Flag, wenn die Plausibilisierung von Request-SA negativ war (Request-SA ist ungleich des empfangenen SA, d.h. der Aufruf kommt von einem nicht autorisierten Teilnehmer). Der SPC 4-2 antwortet mit Service Access Point Blocked [RA] im PA-Mode bzw. No Service activated [RS] im PROFIBUS-Mode (SD1-Response). Dieses Flag wird auch gesetzt, wenn Request-SA = 7FH ist, d.h. der SAP inaktiv ist. Der SPC 4-2 antwortet mit No Service activated [RS] (SD1-Response). Dieses Bit wird als User-Error [UE] gesetzt, wenn der SAP gelocked war. Der SPC 4-2 antwortet mit User Error [UE] (SD1-Response).

Bit 5 RR = No Ressource

Dieses Bit setzt der SPC 4-2, wenn nach dem Empfang des Telegrammkopfes der Inhalt der Buffer-Available-Bits = Null ist, d.h. die FLC keine Ressourcen zur Verfügung gestellt hat oder die Queue voll ist. In beiden Fällen antwortet der SPC 4-2 mit No-Ressource[RR] (SD1-Response).

Bit 6 SDN-/DDB-Filter

Dieses Bit ermöglicht den SDN-/DDB-Filter zu aktivieren

0 = Der „Reply-Update-Ptr/SDN-/DDB-Tln-Tab-Ptr“-Pointer zeigt auf den Reply-on-Indication-Block und damit auf die zu sendende Response. Ist der Pointer = 00H, so ist kein Response-Buffer vorhanden und der SPC 4-2 antwortet bei einem SRD-Request mit einer Kurzquittung (SC).

1 = Der „Reply-Update-Ptr/SDN-/DDB-Tln-Tab-Ptr“-Pointer zeigt auf die Teilnehmer-Tabelle und der SPC 4-2 ist für diesen SAP „Subscriber“. Die SDN-/DDB-Tln-Liste wird bei einem Access „Subscriber für DDB-Response“ bzw. SDN-Request ausgewertet.

Bit 7 SAP locked

Der SAP nimmt momentan keine Daten entgegen. Empfängt der SPC 4-2 Daten für diesen SAP, so setzt er das Event-Flag User Error (UE) und antwortet mit User-Error (SD1-Response).

Tabelle 5-2 Control-Byte


5.1.3 Request SA

Beschreibung

Die empfangene SA wird mit diesem Eintrag verglichen. Ist sie ungleich, so setzt der SPC 4-2 das Event-Flag No Service Activated (RS) und antwortet mit Service-Access-Point-Blocked [RA] im PA-Mode und mit No-Service-Activated [RS] im PROFIBUS-Mode (SD1-Response). Beim DEFAULT-SAP sind die Adressen 00H - 7EH möglich, bei allen anderen SAPs 80H - FEH (Erweiterungsbit gesetzt), wobei 7FH zu ‘No Service Activated’ führt, da 7Fh den SAP sperrt. Ist dieser Eintrag = FFH (= all), so wird der Aufruf nicht plausibilisiert. Beim Empfang eines SRD mit DDB wird zusätzlich das Bit „SDN-/DDB-Filter“ getestet und ggf. in der DDB-Tln-Liste weiterverglichen, bevor geantwortet bzw. das Eventflag gesetzt wird.

5.1.4 Request-SSAP

Beschreibung

Der empfangene SSAP wird mit diesem Eintrag verglichen. Ist er unterschiedlich, so setzt der SPC 4-2 das Event-Flag No Service Activated (RS) im PA-Mode und mit Service Access Point Blocked(RA) im PROFIBUS-Mode und antwortet mit No-Service-Activated (SD1-Response). Ist Request-SA 00H-7EH selektiert Request-SSAP = FFh den DEFAULT-SAP. Ist das Erweiterungsbit in Request-SA gesetzt und Request-SSAP = FFH wird SSAP nicht plausibilisiert.

5.1.5 Access-Byte

Beschreibung

Das Access-Byte steuert den Zugriffsschutz auf den zugehörigen SAP beim Empfang. Ein Eintrag von 0h bedeutet „Kein Zugriffsschutz“ . Empfängt der SPC 4-2 ein Telegramm das nicht zum Access-Byte paßt, so antwortet er mit „NO SERVICE ACTIVATED“. Das Eventbit RS wird gesetzt.

Zur FLC hin werden alle Access-Violations gefiltert, zum Requester wird die Response [RS] (No Service activated) gesendet. Eine Ausnahme bildet der Fall einer DDB-Response (Subscriber), diese wird nicht negativ quittiert.

Bitposition Bezeichnung 7 6 5 4 3 2 1 0

IND-U-Cleared

IND-N-Cleared

IND-N Valid

RUP-N Valid

Access-Value Access-Byte

FLC-Schnittstelle


Bit 0-3 Access-Value

Zugriffschutz

0H = All

1H = SDN-Low

2H = SDN-High

3H = SDN-Low/High

4H = -

5H = SDA-Low

6H = SDA-High

7H = SDA-Low/High

8H = SRD-Low/High DDBREQ DDB-RES-Low/High

9H = SRD Low

AH = SRD-High

BH = SRD-Low/High

CH = DDB-REQ

DH = DDB-RES-low

EH = DDB-RES-high

FH = DDB RES low/high

Bit 4 RUP-N-Valid (Nur bei DEFAULT-SAP)

Dieses Bit wird von der Anwendung gesetzt, wenn im DP-Mode gültige Eingangsdaten in den Reply-Update-Buffer N eingetragen sind. Der SPC 4-2 setzt RUP-N-Valid wieder zurück, wenn er die Reply-Update-Buffer D und N getauscht hat

Bit 5 IND-N-Valid (Nur bei DEFAULT-SAP)

Dieses Bit wird vom SPC 4-2 gesetzt, wenn im DP-Mode gültige Ausgangsdaten in den Indication-Buffer N eingetragen sind. Die FLC setzt IND-N-Valid wieder zurück, wenn die FLC die Indication-Buffer N und U getauscht hat

Bit 6 IND-N-Cleared (Nur bei DEFAULT-SAP)

Das Bit ”IND-N-Cleared” darf nur bewertet werden, wenn ”IND-N-Valid = 1” ist. Ist ”IND-N-Valid = 1” gilt

0 = wenn die Ausgangsdaten im Indication-Buffer N übernommen werden können.

1 = wenn die Ausgangsdaten im Indication-Buffer N durch die entsprechende Clear-Kodierung zu ersetzen sind. Im Indication-Buffer N sind die zuletzt empfangenen Ausgangsdaten eingetragen

Bit 7 IND-U-Cleared (Nur bei DEFAULT-SAP)

Das Bit ”IND-U-Cleared” ist vom Anwender beim Eintritt in den Failsafe-Zustand zu setzen bzw. beim Verlassen des Failsafe-Zustands zurückzusetzen. Der SPC 4-2 verändert dieses Bit nicht. Der SPC 4-2 fragt es jedoch ab, wenn ”Spec-Clear-Mode=1” ist und im DP-Mode ein Telegramm ”Read-Output-Data” empfangen wird.

0 = wenn sich die Anwendung nicht im Failsafe-Zustand befindet, d.h. die Anwendung als Ausgangsdaten die Daten des Indication-Buffer U verwendet. Ist ”Spec-Clear-Mode = 1” muss der Anwender ”IND-U-Cleared=0” zurücksetzen, wenn er seine Ausgangsdaten aktualisieren will und ”IND-N-Valid=1” und ”IND-N-Cleared=0” ist.

1 = wenn sich die Anwendung im Failsafe-Zustand befindet, d.h. die Anwendung als Ausgangsdaten die Clear-Kodierung verwendet. Die Daten im Indication-Buffer U sind dann ungültig. Ist ”Spec-Clear-Mode = 1” muß der Anwender ”IND-U-Cleared=1” setzen, wenn er seine Ausgangsdaten aktualisieren will und ”IND-N-Valid=1” und ”IND-N-Cleared=1” ist.

Tabelle 5-3 Access-Byte


5.1.6 Reply-Update-Ptr/ SDN-/DDB-Tln-Tab-Ptr:

Der „Reply-Update-Ptr/ SDN-/DDB-Tln-Tab-Ptr“-Pointer zeigt auf den Indication-Reply-Buffer oder auf die SDN-/DDB-Tln-Liste (siehe auch SDN-/DDB-Filter). Die Datenbuffer müssen oberhalb des UMBR-PTR im SPC 4-2 liegen.

Aufbau

Der Aufbau der SDN-/DDB-Tln-Liste ist in der folgenden Tabelle beschrieben:

SDN-/DDB-Tln-Liste (Optional) tab-data-length

8 Bit Anzahl der Einträge in der SDN-/DDB-Tln-Liste. Die physikalische Länge der Liste ist bei n Einträgen (n*2)+2 Byte

don’t care 8 Bit Request-SA 1

8 Bit 1-ter Eintrag in der DDB-Tln-Liste Bedeutung wie Request-SA

Request-SSAP 1

8 Bit 1-ter Eintrag in der DDB-Tln-Liste Bedeutung wie Request-SSAP.

........ Request-SA n

8 Bit n-ter Eintrag in der DDB-Tln-Liste Bedeutung wie Request-SA

Request-SSAP n

8 Bit n-ter Eintrag in der DDB-Tln-Liste Bedeutung wie Request-SSAP.

Tabelle 5-4 : SDN-/DDB-Tln-Liste

SDN-Telegramme

Alle SDN-Telegramme (außer SM-TIME, der wird immer indiziert) und DDB-Response Telegramme können vom SPC 4-2 über die Teilnehmer-Tabelle gefiltert werden. In dieser Teilnehmer-Tabelle sind pro Eintrag die „Request-SA“ und der „Request-SSAP“ definiert. Nur wenn das empfangene SDN-/DDB-Telegramm mit einem der Einträge plausibel ist, kommt es zu einer Indication.

SDN-Filter

Der SDN-/DDB-Filter ist aktiv, wenn im Empfangs-SAP das Bit „SDN/DDB-Filter“ gesetzt ist. Die Teilnehmer-Tabelle wird durch den Zeiger „SDN-/DDB-Tln-Tab-Ptr“ adressiert. Ist „tab-data-length“=0 so entfällt die Plausibilisierung der SDN-/DDB-Tln-Liste.

FLC-Schnittstelle


Senden über Default SAP

Um dem Sender eine Abwicklung über den DEFAULT-SAP zu ermöglichen, muss empfangsseitig in der Teilnehmer-Tabelle „req-ssap=0FFh“ und das Erweiterungsbit „req-sa“=0 eingetragen sein. In allen anderen Fällen wird das Erweiterungsbit „req-sa“=1 gesetzt.

5.1.7 Besonderheiten beim DEFAULT-SAP

Bei Verwendung des DP-Mode sind noch folgende Einträge in der SAP Liste zu bearbeiten.

• Reply-Update-Ptr D, N, U: Diese 8-Bit Pointer zeigen jeweils auf das 1. Segment der Reply-Update-Buffer D, N bzw. U. Im Reply-Update-Buffer U stellt die FLC die Eingangsdaten zusammen und tauscht anschließend den U-Buffer mit dem Reply-Update-Buffer N. Der SPC 4-2 antwortet auf ein Request-Telegramm mit den Eingangsdaten aus dem Reply-Update-Buffer D. Neue Eingangsdaten erhält der SPC 4-2 durch Tauschen von D- und N-Buffer. Die Reply-Update-Buffer D, N bzw. U enthalten nur die Netto-Daten.

• Response-Buffer-Length: Dieser Wert spezifiziert die Länge der Reply-Update-Buffer D, N und U (0 bis 246 Byte).

• Response-Status: legt die Priorität der Response-Telegramme an den DP-Master fest. 2 Werte sind zulässig:

• 08H: Response low-prior

• 0AH: Response high-prior

• Indication-Buffer-Ptr. D, N und U: Diese 8-Bit Pointer zeigen jeweils auf das 1. Segment der Indication-Buffer D, N bzw. U. Im Indication-Buffer D trägt der SPC 4-2 fehlerfrei empfangene Ausgangsdaten vom DP-Master ein und tauscht anschließend (evtl. erst nach Sync, siehe Kap. 2.7) den D-Buffer mit dem Indication-Buffer N. Die Ausgangsdaten der FLC stehen im Indication-Buffer U. Neue Ausgangsdaten erhält die FLC durch Tauschen von Indication-Buffer U und N. Die Indication-Buffer D, N bzw. U enthalten nur die Netto-Daten.

• Indication-Buffer-Length: Dieser Wert spezifiziert die Länge der Indication-Buffer D, N bzw. U (0 bis 246 Byte).


• Active-Group-Ident: Dieses Byte verschlüsselt die Zugehörigkeit des DP-Slaves zu maximal 8 Gruppen. Active-Group-Ident wird mit dem Group-Select-Byte eines empfangenen Global-Control-Telegramms (GCT) bitweise UND-verknüpft. Der DP-Slave ist angesprochen, wenn die bitweise UND-Verknüpfung an mindestens einer Stelle einen Wert ungleich Null liefert. Ist das Group-Select-Byte des GCT gleich Null, werden alle DP-Slaves angesprochen.

• Control-Command eines GCT: Das zuletzt empfangene Control-Command eines Global-Control-Telegramms wird vom SPC 4-2 hier eingetragen.

FLC-Schnittstelle


5.2 SM-SAP-Liste

Aufbau der SM-SAP-Einträge

Der Aufbau der SM-SAP-Einträge ist analog den normalen SAPs.

Register Bedeutung Control-Byte Bitinformationen Request-SA Request-SourceAddress reserved reserved Reply-Update-Ptr/SDN-DDB/-Tln-Tab-Ptr Zeiger auf Antwortpuffer

Nicht benötigte SAPs sind zu deaktivieren z.B. mit Request-SA=7Fh.

SAP Dienst Transmission Function Code

Beschreibung

SM1 SM_SDN 2 SM-SDN-Telegramme

SM2 SM_SRD_SLOT_DEL 10 SM-SRD-Slot-Del-Telegramme

SM3 SM_SRD_SLOT_KEEP 11 SM-SRD-Slot-Keep-Telegramme

SM4 SM_SRD 1 SM-SRD-Telegramme

SM5 SM_Time 0 SM-Time-Telegramme

Tabelle 5-5 : SM-SAP Liste

Verwendung

Die Verwendung der SM-SAPs hängt vom Control-Octet ab. Es werden keine SAP-Erweiterungen verwendet, analog zu der Verwendung von dem DEFAULT-SAP.

Der SPC 4-2 erkennt am empfangenen Telegramm (CO-Feld), welcher SM-Dienst ausgeführt werden soll und ordnet dies selbständig dem zugehörigen SAP zu (siehe Tabelle).

Die Dienste SM_TIME und SM_SDN werden, wie alle anderen Telegramme in die Indication-Queue transferiert, es werden keine Ressourcen zum Senden benötigt (Slave).


5.3 Indication-Queue

5.3.1 Beschreibung

Funktion

Empfängt der SPC 4-2 ein Telegramm, so trägt er den Telegrammkopf in die Indication-Queue ein und prüft anschließend die freie Länge in der Queue (dies ist möglich, da immer ein Segment frei bleiben muss). Ist wenigstens ein Segment (8 bzw. 16 Byte) frei (zusätzlich zu dem spez. freien Segment), so setzt er den Empfang fort und trägt die Daten in die Queue ein, solange freier Speicher zur Verfügung steht. Beim Empfang eines Request-Telegramms (Aufruf) plausibilisiert der SPC 4-2 die entsprechenden Telegrammkopfzeichen mit den ihm vorgegebenen Werten aus der SAP-Liste. Der Aufbau ist in Tabelle 5-1 beschrieben.

Die Indication-Queue wird als Ringpuffer mit Read- (IND-RD) und Write-Pointern (IND-WR) verwaltet. Hierbei ist der SPC 4-2 für den Write-Pointer und die FLC für den Read-Pointer verantwortlich.

Der Pointer IND-WR-PRE ermöglicht schnelle Slave-Reaktion (z.B. für DP). Es wird (bei entsprechender Parametrierung) ein Indication-Interrupt nach korrektem Empfang des Requesttelegramms und nicht am Ende des nächsten Telegramms an einen anderen Teilnehmer generiert.

FLC-Schnittstelle


Response-Header(2 Byte)

Request-

(6 Byte)Header

resp-buf-ptr (8 Bit)indic-status

req-data-lengthrem-adrloc-adrco-coderem-saploc-sap

Request-Buffer

(max. 246Byte)

(00 valid, CFH invalid)

Indication-Queue

Indication-Block

Indication-Block n-1

Indication-Block n

BEGINN-PTR

IND-RD

IND-WR

Bild 5-6 Aufbau der Indication-Queue

Wird ein Telegramm ohne SAP-Erweiterung (rem-SAP, loc-SAP) empfangen, so trägt der SPC 4-2 in die entsprechende Zelle 0FFh ein.

Wird ein Telegramm ohne SAP-Erweiterung (rem-SAP, loc-SAP) empfangen, so trägt der SPC 4-2 in die entsprechende Zelle 0FFh ein.


5.3.2 Aufbau des Indication-Block

Response-Header

Byte 0 resp-buf-ptr

Dieser Pointer zeigt auf den ausgelagerten Response-Buffer (im Bereich Reply-On-Indication-Blöcke, siehe Speicherbereichsverteilung). Er wird vom SPC 4-2 aus der SAP-Liste umkopiert

Byte 1 indic-status

Der SPC 4-2 trägt hier den Status 00 für eine ‘valid Indication’ ein.

Request-Header (Telegrammkopfzeichen des Requester) Byte 2 req-

data-length

Dieser Wert spezifiziert die Länge der eingetragenen Nettodaten im Request-Buffer (0 bis 244 Bytes mit SAP-Erweiterung, 0 bis 246 Bytes ohne SAP-Erweiterung).

Byte 3 rem-adr

Hier trägt der SPC 4-2 die empfangene SA ein. Der Remote-Teilnehmer, der sich mit dem jeweiligen Dienstzugangspunkt der Local-Station Datenverkehr unterhalten soll. Sie kann in den SAP-Listen unter req-sa als Filter angegeben werden.

Byte 4 loc-adr Hier trägt der SPC 4-2 die empfangene DA ein Byte 5 co-

code Dieser Wert spezifiziert den Functioncode des Request-Telegramms. Es wird hier das vollständige Control-Octet, wie vom Bus empfangen, eingetragen

Funktion Code Request FDL-Status with Reply x9h Send Data with no Acknowledge low x4h Send Data with no Acknowledge high x6h Send Data with Acknowledge low x3h Send Data with Acknowledge high x5h Send and Request Data low xCh Send and Request Data high xDh SM_Time x0h SM_SRD x1h SM_SDN x2h SM_SRD_SLOT_DEL xAh SM_SRD_SLOT_KEEP xBh Send and Request Data with DDB x7h DDB-Response low y8h DDB-Response high yAh x: Frame Type 1 d.h. Bit 6=1 und FCB/FCV entsprechend Telegrammeintrag

y: Frame Type 0 d.h. Bit 6=0 und Stationtype2 entsprechend Telegrammeintrag Bit 7 (b8) des empfangenen Control-Octets wird nur für SM-Time Telegramme ausgewertet, für alle anderen Request-Telegramme ist das Bit 7 (b8) des Control-Octets don’t care

Byte 6 rem-sap

Hier trägt der SPC 4-2 den Dienstzugangspunkt (SSAP) des Remote-Teilnehmers ein. Dieses Feld hat nur Gültigkeit, wenn das Erweiterungsbit in rem-adr gesetzt ist (die oberen beiden Bits der rem-sap müssen ‘0’ sein). Wird ein Telegramm ohne SAP-Erweiterung (rem-SAP, loc-SAP) empfangen, so trägt der SPC 4-2 0FFh ein.

Byte 7 loc-sap Hier trägt der SPC 4-2 den Dienstzugangspunktes(DSAP) des Local-Teilnehmers ein. Dieses Feld hat nur Gültigkeit, wenn das Erweiterungsbit in rem-adr gesetzt ist. Wird ein Telegramm ohne SAP-Erweiterung (rem-SAP, loc-SAP) empfangen, so trägt der SPC 4-2 0FFh ein.

Request-Buffer enthält das empfangene Telegramm Byte 8 data 0 Byte 0 der Nettodaten Byte 8+x

data 0+x Byte x der Nettodaten

Tabelle 5-7 : Indication-Block

2 Hinweis: Der Station-Type ist bei PROFIBUS DP Bit 5 (b6) und Bit 4 (b5). Bei PROFIBUS PA ist zusätzlich Bit 7 (b8) relevant.

FLC-Schnittstelle


5.4 Reply-On-Indication-Blöcke

5.4.1 Beschreibung

Funktion

Antwortdaten muss die FLC in den Buffern der Reply-On-Indication-Blöcke bereitstellen. Werden Antwortdaten angefordert, so holt der SPC 4-2 sich aus der entsprechenden SAP-Listen den Reply-Update-Pointer und sendet die bereitgestellten Daten aus dem Reply-Buffer. Ist der Auftrag abgewickelt, so indiziert der SPC 4-2 den Auftrag, indem es den Status (valid Indication) in den Response-Header einträgt, den Write-Pointer auf das nächste freie Segment stellt und den Interrupt IND generiert.

Ein Auftrag ist abgewickelt und wird indiziert, wenn:

• ein SM-Telegramm, ein SDN- oder ein DDB-Response-Telegramm fehlerfrei empfangen und plausibilisiert wurde

• ein SDA- oder SRD-Telegramm fehlerfrei empfangen und plausibilisiert wurde, die Response gesendet ist und das nächste Requesttelegramm an einen anderen Teilnehmer oder (mit getoggelten FCB/FCV-Bits) an die eigene Stationsadresse korrekt empfangen wurde.

Empfängt der SPC 4-2 ein SRD- oder DDB-Request Telegramm mit Nettodatenlänge = 0 und ist auch die Response-Data-length = 0, trägt der SPC 4-2 dieses Telegramm nicht in die Indication-Queue ein und indiziert es auch nicht (Leerpollen).

Wie oft die bereitgestellten Daten aus dem Indication-Reply-Buffer gesendet werden, kann die FLC durch ein Bit im Responder-Status (Byte 2) steuern. Ist im „resp-status“ des Indication-Reply-Buffer das Bit (4): Single-Update-Reply gesetzt, so wird eine bereitgestellte Antwort im Indication-Reply-Buffer nur einmal gesendet. Ist dieses Bit = log. „0“, so sendet der SPC 4-2 bei jedem Aufruftelegramm an diesen SAP den Buffer erneut (Multiple-Update-Reply).

Das niederwertige Nibble (untere 4 Bit) gibt an, ob der Auftrag hoch- oder niederprior gesendet wird.


5.4.2 Aufbau der Reply-on-Indication Blöcke

Indication-Block

Reply-Update-PTR(SAP-Liste)

Indication-Reply-Buffer

Byte 1

Byte 2

Nettodaten

resp-buf/data-length

resp-status(08h,18h: lowprior0Ah,1Ah highprior)

Puffer des Responders

resp-buf-ptr

UMBR-PTR1

Bereich der Reply-on-Indication-Blöcke

Bild 5-8 Aufbau des Reply on Indication Blocks

Der Response-Buffer ist in dem Bereich ‘Reply-On-Indication-Blöcke’ eingehängt und beinhaltet die Response-Buffer-Länge, den Response-Status und die reinen Nettodaten des Response-Telegramms.

FLC-Schnittstelle


Reply-Header Byte 0 resp-data-

length Die FLC trägt hier die Länge des Response-Buffers ein.

Byte 1 resp-status In diesem Feld ist der Responder-Status hinterlegt. Der Status muss von der FLC bereitgestellt werden. Es sind folgende Codes zulässig

Funktion Code Response

FDL/FMA1/2-Data low (& Send Data okay)

000x1000b

Response FDL/FMA1/2-Data high (& Send Data okay)

000x1010b

Bit (4) = x :Single-Update-Reply Ist dieses Bit zusätzlich gesetzt, so wird eine bereitgestellte Antwort im Indication-Reply-Buffer nur einmal gesendet. Anderenfalls sendet der SPC 4-2 diesen Buffer bei jedem Aufruftelegramm wieder von Neuem.

Reply-Buffer enthält die Antwortdaten Byte 3 data 0 Byte 0 der Nettodaten Byte 8+x data 0+x Byte x der Nettodaten

Tabelle 5-9 : Reply-On-Indication-Block



DP-Schnittstelle 6


6.1 Beschreibung

Unterstützte Produktivdienste

Von PROFIBUS DP (DIN 19245 Teil 3, EN 50170 Volume 2, IEC 61158, IEC 61784-1) unterstützt der SPC 4-2 die Produktivdienste

• Data-Exchange

• Read-Input-Data

• Read-Output-Data

• Global-Control (Sync, Freeze, Clear-Data)

Andere DP-Dienste

Andere PROFIBUS DP-Dienste (Diagnose, Parametrierung und Konfigurierung) sind von der FLC zu realisieren, d. h. die Software muss die entsprechenden SAPs nach der PROFIBUS DP Statemachine bedienen.

Damit obige Dienste vom SPC 4-2 unterstützt werden, ist im Mode-Register 0 DP-Mode = 1 zu setzen.

Im DP-Modus erfolgt der Datenaustausch zwischen dem DEFAULT-SAP des DP-Masters und dem DEFAULT-SAP des DP-Slaves mit Hilfe von Wechselpuffern:

Für die empfangenen Daten (Ausgangsdaten) stehen die Indication-Buffer D, N und U zur Verfügung. Für die Antwortdaten (Eingangsdaten) werden die Reply-Update-Buffer D, N und U verwendet.

Interrupt

Ein Indication-Interrupt wird nicht generiert. Werden der FLC neue Ausgangsdaten zur Verfügung gestellt, wird der Interrupt "Output-Data-Exchange" erzeugt. Der Interrupt "Watch-Dog-Reset" zeigt an, dass gültige Ausgangsdaten vom DP-Master an den DEFAULT-SAP empfangen wurden. Der Interrupt "Watch-Dog-Reset" veranlasst die FLC den "Software-Watchdog" zurückzusetzen, der die Aktivität des DP-Masters überwacht.

DP-Schnittstelle


Request-Telegramme an einen anderen SAP als den DEFAULT-SAP werden nur akzeptiert, wenn SSAP ungleich DEFAULT-SAP ist. Request-SSAP ist von der FLC entsprechend zu parametrieren. Die empfangenen Daten werden in die Indication-Queue eingetragen. Mit den Daten des Reply-Update-Buffer auf den der Reply-Update-Ptr des angesprochenen SAPs zeigt, wird geantwortet. Sind die empfangenen Requestdaten in die Indication-Queue eingetragen, wird der Pointer "IND-WP-PRE" auf das nächste freie Segment gestellt und der Interrupt "IND-PRE" generiert. Ist der Auftrag abgewickelt wird der Pointer IND-WP ebenfalls auf das nächste freie Segment gestellt und der Interrupt "IND" erzeugt (Indication).

Wechselbuffer-Prinzip

Buffer Buffer Buffer

Austausch Austausch

durch SPC 4 durch FLC

N UD

Bild 6-1 Wechselbuffer-Prinzip

Der SPC 4-2 trägt in den Indication-Buffer D fehlerfrei empfangene Ausgangsdaten vom DEFAULT-SAP des DP-Masters an den lokalen DEFAULT-SAP ein. Der SPC 4-2 erzeugt den Interrupt "Watch-Dog-Reset". Anschließend tauscht der SPC 4-2 die Indication-Buffer D und N entweder sofort (DIAG.SYNC-Mode = 0) oder mit dem nächsten "Sync"-Kommando (DIAG. SYSNC-Mode = 1). Nach dem Vertauschen der Indication-Buffer-Ptr D und N setzt der SPC 4-2 im DEFAULT-SAP das Flag IND-N-Valid = 1 und generiert den Interrupt "Output-Data-Exchange". Diese Aktionen werden unter Lock ausgeführt, um die Datenkonsistenz zu gewährleisten. Möchte die FLC ihre Ausgangsdaten im Indication-Buffer U aktualisierten, muss sie zunächst prüfen, ob IND-N-Valid = 1 ist (d.h. ob gültige Ausgangsdaten im Indication-Buffer N eingetragen sind). Ist dies der Fall, kann die FLC durch tauschen der Indication-Buffer N und U ihre Ausgangsdaten aktualisieren. Außerdem muss die FLC im DEFAULT-SAP das Flag IND-N-Valid = 0 zurücksetzen. Diese Aktionen müssen von der FLC unter Lock ausgeführt werden.

Im Reply-Update-Buffer U stellt die FLC die Eingangsdaten zusammen und tauscht anschließend den U-Buffer mit dem Reply-Update-Buffer N.

Außerdem muss die FLC im DEFAULT-SAP das Flag RUP-N-Valid = 1 setzen, wenn die Reply-Update-Ptr U und N getauscht werden. Diese Aktionen müssen von der FLC unter Lock ausgeführt werden. Fordert der DP-Master über ein Request-Telegramm Eingangsdaten an, antwortet der SPC 4-2


• entweder mit den "alten" Eingangsdaten des Reply-Update-Buffer D (d.h. die Reply-Update-Buffer D und N werden vor dem Senden der Response nicht getauscht). Dies ist der Fall, wenn keine gültigen Eingangsdaten im Reply-Update-Buffer N eingetragen sind (d.h. RUP-N-Valid = 0 im DEFAULT-SAP) oder die Eingangsdaten im Reply-Update-Buffer D eingefroren sind (DIAG.FREEZE-Mode = 1, siehe Kapitel 6.2.4).

• oder mit den "neuen" Eingangsdaten, wenn vor dem Senden der Response die Reply-Update-Buffer D und N getauscht werden. Die Buffer werden getauscht, wenn RUP-N-Valid = 1 und DIAG. FREEZE-Mode = 0 ist. Der SPC 4-2 setzt anschließend im DEFAULT-SAP das Flag RUP-N-Valid = 0. Das Tauschen der Buffer und das Zurücksetzen des Flags RUP-N-Valid erfolgt unter Lock.

DP-Schnittstelle


6.2 Produktiv-Dienste

6.2.1 Data-Exchange

Beschreibung

Das Steuerwerk für das PROFIBUS DP Protokoll ist von der FLC zu realisieren. Der SPC 4-2 darf als DP-Slave nur im Zustand "Data-Exchange" des DP-Steuerwerks Request-Telegramme vom DEFAULT-SAP des DP-Masters an den eigenen DEFAULT-SAP empfangen. Die FLC muss deshalb im DEFAULT-SAP

Request-SA = Stationsadresse des DP-Masters

parametrieren. In allen anderen DP-Zuständen (z.B. Wait-PRM, Wait-Config) ist der DEFAULT-SAP von der FLC mit

Request-SA = 7FH

zu deaktivieren. Ein Request-Telegramm des DP-Masters an den DEFAULT-SAP würde in diesem Fall mit "No-Service-Activated (RS)" abgewiesen.

Im DEFAULT-SAP des SPC 4-2 ist im DP-Mode

Request-SSAP = FFH (für DEFAULT-SAP) Access-Value = 08H

zu parametrieren.


Access-Value = 08H filtert alle Request-Telegramme bis auf

• Send and Request Data low (SRD-low),

• Send and Request Data high (SRD-high),

• Send and Request Data with DDB (DDB-Request),

• DDB-Response low,

• DDB-Response high.

Die Durchlässigkeit für DDB-Response-low/high Telegramme ermöglicht dem SPC 4-2 als DP-Slave auch über den DEFAULT-SAP am Bus mitzuhören und die empfangenen Daten auszuwerten. Da der Publisher in der Regel nicht der DP-Master sein wird, ist der SDN-/DDB-Filter zu aktivieren. Ist das SDN-/DDB-Filter-Bit im Control-Byte des DEFAULT-SAP gesetzt, wird die Source-Adresse (SA) und SSAP ausschließlich in der SDN-/DDB-Teilnehmer-Liste plausibilisiert. Empfangene DDB-Response-Telegramme werden in die Indication-Queue eingetragen. Anschließend werden die Pointer "IND-WP-PRE" und "IND-WP" auf das nächste freie Segment gestellt und die Interrupts "IND-PRE" und "IND" generiert.

Wird ein SRD-low/high-Telegramm vom DP-Master empfangen und es sind keine Eingangsdaten vorhanden (d.h. Response-Buffer-Length = 0), antwortet der SPC 4-2

• entweder mit SC, wenn im Response-Status des DEFAULT-SAP 08H (d.h. low-prior) eingetragen ist.

• oder mit einem SD2-Telegramm mit Länge LE = 4 (d.h. Nettodatenlänge = 1), wenn im Response-Status des DEFAULT-SAP 0AH (d.h. high-prior) eingetragen ist. SPC4-1 und SPC4-2 senden als Dummybyte 00H, beim SPC4 wurde FFH gesendet.

Wird ein DDB-Request vom DP-Master empfangen und es sind keine Eingangsdaten vorhanden (d.h. Response-Buffer-Length = 0), antwortet der SPC 4-2 mit "No-Service-Activated (RS)" und setzt das RS-Flag im Control-Byte des DEFAULT-SAP.

DP-Schnittstelle


6.2.2 Read-Input-Data

Beschreibung

Read-Input-Data ist ein SRD-Telegramm ohne Requestdaten eines beliebigen Bus-Masters mit SSAP = 62 an den SAP 56 des DP-Slaves. Der SPC 4-2 darf als DP-Slave dieses Telegramm nur auswerten, wenn das DP-Steuerwerk im Zustand "Data-Exchange" ist. In allen anderen Zuständen (z.B. Wait-PRM, Wait-Config) ist SAP 56 mit Request-SA = 7FH von der FLC zu deaktivieren. Ein Read-Input-Data-Telegramm würde in diesem Fall mit "No-Service-Activated (RS) abgewiesen.

Im SAP 56 des SPC 4-2 ist im DP-Zustand "Data-Exchange" folgendes zu parametrieren:

Buffer-available > 0 Request-SA = FFH (all) Request-SSAP = SSAP (ungleich DEFAULT-SAP) Access-Value = 09H, 0AH, 0BH Reply-Update-Ptr / SDN-/DDB-Tln-Tab-Ptr = don’t care

Read-Input-Data Telegramme werden vom SPC 4-2 nicht indiziert und nicht in die Indication-Queue eingetragen. Im Control-Byte von SAP 56 wird Buffer-available nicht dekrementiert.

Werden mit Read-Input-Data Eingangsdaten angefordert, antwortet der SPC 4-2

• entweder mit den "alten" Eingangsdaten des Reply-Update-Buffer D (d.h. die Reply-Update-Buffer D und N werden vor dem Senden der Response nicht getauscht).

• Dies ist der Fall, wenn keine gültigen Eingangsdaten im Reply-Update-Buffer N eingetragen sind (d.h. RUP-N-Valid = 0 im DEFAULT-SAP) oder die Eingangsdaten im Reply-Update-Buffer D eingefroren sind (DIAG, FREEZE-Mode = 1, siehe Kapitel 2.7.4)

• oder mit den "neuen" Eingangsdaten, wenn vor dem Senden des Response die Reply-Update-Buffer D und N getauscht werden. Die Buffer werden getauscht, wenn im DEFAULT-SAP RUP-N-Valid = 1 und DIAG, FREEZE-Mode = 0 ist. Der SPC 4-2 setzt anschließend im DEFAULT-SAP das Flag RUP-N-Valid = 0. Das Tauschen der Buffer und das Zurücksetzten des Flags RUP-N-Valid erfolgt unter Lock. Ist im DEFAULT-SAP die Response-Buffer-Length = 0 parametriert, antwortet der SPC 4-2 mit SC. Ein SRD-Telegramm mit Request-Daten an den SAP 56 des DP-Slaves, wird vom SPC 4-2 mit "No-Ressource (RR)" abgewiesen.


6.2.3 Read-Output-Data

Beschreibung

Read-Output-Data ist ein SRD-Telegramm ohne Requestdaten eines beliebigen Bus-Masters mit SSAP =62 an den SAP 57 des DP-Slaves. Der SPC 4-2 darf als DP-Slave dieses Telegramm nur auswerten, wenn das DP-Steuerwerk im Zustand "Data-Exchange" ist. In allen anderen Zuständen (z.B. Wait-PRM, Wait-Config) ist SAP 57 mit Request-SA = 7FH von der FLC zu deaktivieren. Ein Read-Output-Data-Telegramm würde in diesem Fall mit "No-Service-Activated (RS)" abgewiesen.


Buffer-available > 0 Request-SA = 0FFH (all) Request-SSAP = SSAP (ungleich DEFAULT-SAP) Access-Value = 09H, 0AH, 0BH Reply-Update-Ptr / SDN-/DDB-Tln-Tab-Ptr = don’t care

Read-Output-Data Telegramme werden vom SPC 4-2 nicht indiziert und nicht in die Indication-Queue eingetragen. Im Control-Byte von SAP 57 wird Buffer-available nicht dekrementiert.

Read-Output-Data veranlasst den SPC 4-2 mit den Ausgangsdaten des Indikations-Buffer U zu antworten.

Ist im DEFAULT-SAP die Indication-Buffer-Length = 0 parametriert, antwortet der SPC 4-2 mit SC.

Ein SRD-Telegramm mit Request-Daten an den SAP 57 des DP-Slaves wird vom SPC 4-2 mit "No-Ressource (RR)" abgewiesen.

DP-Schnittstelle


6.2.4 Global-Control (Sync, Freeze, Clear-Data)

Beschreibung

Das Global-Control-Telegramm ist ein SDN-Telegramm mit 2 Byte Nettodaten vom DP-Master mit SSAP = 62 an den SAP 58 des DP-Slaves. Der SPC 4-2 darf als DP-Slave dieses Telegramm nur auswerten, wenn das DP-Steuerwerk im Zustand "Data-Exchange" ist. In allen anderen Zuständen (z.B. Wait-PRM, Wait-Config) ist SAP 58 mit Request-SA = 7FH von der FLC zu deaktivieren. Ein Global-Control-Telegramm (GCT) würde in diesem Fall mit "No-Service-Activated (RS)" abgewiesen.


Buffer-available > 0 Request-SA = Stationsadresse des DP-Masters Request-SSAP = SSAP (ungleich DEFAULT-SAP) Access-Value = 01H, 02H, 03H Reply-Update-Ptr / SDN-/DDB-Tln-Tab-Ptr = don’t care

Im Control-Byte von SAP 58 wird Buffer-available nicht dekrementiert. Ein Global-Control-Telegramm mit einer Nettodatenlänge ungleich 2 wird vom SPC 4-2 nicht ausgewertet, wenn im Mode-Register 2 "Check-GCT-Length-Off = 0“ parametriert ist.

Mit Check-GCT-Length-Off = 1 ist die Überwachung der Nettodatenlänge eines GCT ausgeschaltet.

Die Funktion Global-Control ermöglicht es, ein spezielles Steuerkommando an einen (single) mehrere (multi) oder alle (broadcast) DP-Slaves zu senden. Das Datenformat der beiden Nutz-Bytes zeigt folgendes Tabelle.

Adresse Bitposition Bezeichnun

g

7 6 5 4 3 2 1 0

Byte 0 Res Res Sync Unsync Freeze

Unfreeze Clear_Data

Res Control-Command

Byte 1 Select7

Select6

Select5

Select4 Select3

Select2 Select1

Select0

Group-Select


Byte 0: Control-Command

Bit Bezeichnung Bedeutung 0 Reserved Die Bezeichnung "Reserved" gibt an, dass diese Bits für zukünftige

Funktionserweiterungen reserviert sind und mit "logisch 0" vorzubelegen sind. Ist im Mode-Register 2 das Bit "Check-GCT-Resbits-Off = 0 werden die Reserved-Bits auf Null geprüft. Ist mindestens eines dieser reservierten Bits "logisch 1", führt der SPC 4-2 "Leave-Master“ aus. Ist Check-GCT-Resbits-Off = 1 sind die reservierten Bits für den SPC 4-2 don’t care.

1 Clear_Data Ausgangsdaten im Indication-Buffer werden gelöscht und der Interrupt Output_Data_Exchange erzeugt

2 Unfreeze Ist Unfreeze gesetzt, deaktiviert der SPC 4-2 den Freeze-Modus (DIAG.FREEZE-Mode = 0) und tauscht die Reply-Update-Buffer D und N, wenn im DEFAULT-SAP das Flag RUP-N-Valid = 1 ist. Anschließend setzt der SPC 4-2 RUP-N-Valid = 0. Diese Aktionen werden unter Lock ausgeführt. Ist DIAG.FREEZE-Mode = 0, antwortet der SPC 4-2 auf ein Requesttelegramm das Eingangsdaten anfordert, mit den "neuen" Eingangsdaten, d.h. der SPC 4-2 tauscht vor dem Senden der Response die Reply-Update-Buffer D und N, wenn im DEFAULT-SAP das Flag RUP-N-Valid = 1 ist

3 Freeze Ist Freeze gesetzt, aktiviert der SPC 4-2 den Freeze-Modus (DIAG, FREEZE-Mode = 1) und tauscht die Reply-Update-Buffer D und N, wenn im DEFAULT-SAP das Flag RUP-N-Valid = 1 ist. Anschließend setzt der SPC 4-2 RUP-N-Valid = 0. Der SPC 4-2 führt diese Aktionen unter Lock aus. Werden im Freeze-Modus vom SPC 4-2 mit einem Requesttelegramm Eingangsdaten angefordert, antwortet der SPC 4-2 mit den "alten" Eingangsdaten des Reply-Update-Buffer D, d.h. die Reply-Update-Buffer D und N werden vor dem Senden der Response nicht getauscht.

4 Unsync Ist Unsync gesetzt, deaktiviert der SPC 4-2 den Sync-Modus (DIAG.SYNC-Mode = 0) und tauscht die Indication-Buffer D und N, wenn gültige Daten im D-Buffer eingetragen sind. Außerdem setzt er im DEFAULT-SAP das Flag IND-N-Valid = 1 und generiert den Interrupt "Output-Data-Exchange" Ist DIAG. SYNC-Mode = 0, wenn ein Global-Control-Telegramm mit Unsync = 1 empfangen wird hat Unsync keine Wirkung. Ist DIAG.SYNC-Mode = 0, tauscht der SPC 4-2 die Indication-Buffer D und N sofort, wenn er neue gültige Ausgangsdaten empfangen hat.

5 Sync Ist Sync gesetzt, aktiviert der SPC 4-2 den Sync-Modus (DIAG.SYNC-Mode = 1), ohne die Indication-Buffer D und N zu tauschen. Ist DIAG.SYNC-Mode = 1, wenn ein Global-Control-Telegramm mit Sync = 1 empfangen wird, tauscht der SPC 4-2 die Indication-Buffer D und N, wenn gültige Ausgangsdaten im D-Buffer eingetragen sind. Außerdem setzt er im DEFAULT-SAP das Flag IND-N-Valid = 1 und generiert den Interrupt "Output-Data-Exchange". Der SPC 4-2 führt diese Aktionen unter Lock aus. Ist DIAG.SYNC-Mode = 1 trägt der SPC 4-2 neue Ausgangsdaten vom DP-Master in den Indication-Buffer D ein und generiert den Interrupt "Watch-Dog-Reset". Der SPC 4-2 wartet jedoch mit dem Tauschen der Indication-Buffer D und N bis zum nächsten "Sync"-Kommando

6,7 Reserved siehe Bit 0

Tabelle 6-2 : Global Control

DP-Schnittstelle


Byte 1: Group-Select

Group-Select bestimmt, welche Gruppen von DP-Slaves angesprochen werden sollen.

Das Group-Select-Byte eines empfangenen Global-Control-Telegramms wird vom SPC 4-2 mit dem Byte "Active-Group-Ident" des DEFAULT-SAP bitweise UND-verknüpft. Der DP-Slave ist angesprochen, wenn die bitweise UND-Verknüpfung an mindestens einer Stelle einen Wert ungleich Null liefert.

Ist das Group-Select-Byte = 00H werden alle DP-Slaves angesprochen. Ist das Control-Command eines Global-Control-Telegramms (GCT) ungleich dem Control-Command im DEFAULT-SAP trägt der SPC 4-2 das GCT in die Indication-Queue ein und generiert den Indication-Interrupt. Außerdem wird das empfangene Control-Command im DEFAULT-SAP abgespeichert.

6.2.5 Leave-Master

Beschreibung

Bei "Leave-Master" führt der SPC 4-2 folgende Aktionen aus

• Ausgangsdaten im Indication-Buffer D werden gelöscht, d.h. mit 00H beschrieben

• anschließend werden die Indication-Buffer D und N getauscht (unter Lock)

• das Byte „Control-Command“ im Default-SAP wird gelöscht (d.h. Control-Command :=FFH)

• der Interrupt "Output-Data-Exchange" wird nicht erzeugt

• DEFAULT-SAP, SAP 56, SAP 57, SAP 58 werden deaktiviert, d.h. unter Lock wird in allen 4 SAPs Request- SA = 7FH eingetragen.

• Interrupt "Leave-Master" erzeugen

Der SPC 4-2 führt "Leave-Master" aus, wenn

• im Mode-Register 1 das Bit Cmd-Leave-Master = 1 gesetzt ist:

• Am Ende von "Leave-Master" setzt der SPC 4-2 im Mode-Register 1 Cmd-Leave-Master wieder auf "logisch 0" zurück.

• im Control-Command eines GCT mindestens 1 Reserved-Bit "logisch 1" ist und im Mode-Register 2 Check-GCT-Resbits-Off = 0 parametriert ist.


• die empfangene Nettodatenlänge eines DP-Datentelegramms kleiner ist als die Indication-Buffer-Length im DEFAULT-SAP: Der SPC 4-2 antwortet mit den Eingangsdaten aus dem Reply-Update-Buffer D, bei DIAG.FREEZE-Mode = 0 und RUP-N-Valid = 1 werden vorher die Reply-Update-Buffer D und N getauscht.

• die empfangene Nettodatenlänge eines DP-Datentelegramms größer ist als die Indication-Buffer-Length im DEFAULT-SAP: Der SPC 4-2 antwortet mit "No-Ressource (RR)" und setzt das RR-Flag im Control-Byte des DEFAULT-SAPs auf "logisch 1".

Die Ausführungszeit tLM die der SPC 4-2 für "Leave-Master" benötigt, ist abhängig von der Indication-Buffer-Length n und der Baudrate:

• 12 MBaud: (25 + n) Bittakte < tLM < (30 + 1,5 n) Bittakte

• Für Baudraten ≤3 MBaud gilt: tLM ≈ (20 + n/2) Bittakte

Achtung

Bei "Leave-Master" besteht die Gefahr, dass Request-Telegramme, an den SPC 4-2 die während der Ausführungszeit tLM empfangen werden verloren gehen. Da der Receiver des SPC 4-2 während dieser Zeit tLM empfangsbereit ist, jedoch nicht entsorgt werden kann, ist ein Interrupt "FIFO-Overflow" möglich.

6.2.6 Baudraten-Suche

Beschreibung

Ist im Mode-Register 1 das Bit "Baudrate-Search" gesetzt, ist die automatische Baudraten-Suche eingeschaltet. In diesem Modus wertet der SPC 4-2 keine Telegramme aus, er prüft ausschließlich, ob ein Telegramm physikalisch fehlerfrei empfangen wurde oder nicht. Um auch Antwort-Telegramme empfangen zu können, wird die TSYN auf 10 Bittakte reduziert, unabhängig welcher Wert im SYN-Time Register parametriert wurde. Ist der Empfang fehlerhaft, wird der Interrupt "Wrong-SD" generiert. Wird SD4 oder ein vollständiges SD1/SD2/SD3-Telegramm fehlerfrei empfangen, wird der Interrupt "Correct-SD" erzeugt. Ein fehlerfrei empfangenes SC wird ignoriert.

Die jeweils zu prüfende Baudrate muss durch die FLC parametriert werden.


ASIC-Schnittstelle 7


Übersicht

Im folgenden werden die Register beschrieben, die sowohl die Hardwarefunktion des ASIC als auch die Telegrammverarbeitung bestimmen.

Parameter, die direkt in die Steuerung eingreifen, oder Semaphore, die direkt von der Steuerung gesetzt werden, sind im SPC 4-2 in einem Parameter-Latch-Array hinterlegt. Alle anderen Parameter liegen im unteren Bereich des RAM. In den Parameterzellen übergibt die FLC dem SPC 4-2 Betriebsdaten. Die Parametrierung erfolgt nur im Offline-Zustand (z.B. nach dem Einschalten). Erst nachdem alle Parameter geladen sind, darf der SPC 4-2 den Offline-Zustand verlassen (START-SPC 4-2 = 1, Mode-Register 1). Einige Steuerbits müssen aber fortlaufend während des Betriebs geändert werden. Diese sind in einem speziellen Register (Mode-Register 1) zusammengefasst und können unabhängig voneinander gesetzt bzw. gelöscht werden.

ASIC-Schnittstelle


7.1 Latch-Parameter

7.1.1 Slot-Time-Register

(schreibbar, nur in Offline änderbar):

Adresse Bitposition Bezeichnung

Steuer- register

7 6 5 4 3 2 1 0

304H (Intel)

TSL7

TSL6

TSL5

TSL4

TSL3

TSL2

TSL1

TSL0

TSLOT 7..0


Steuer- register

15 14 13 12 11 10 7 8

305H (Intel)

TSL13

TSL 12

TSL 11

TSL 10

TSL9

TSL8

TSLOT 13..8

Tabelle 7-1 : Slot-Time-Register

Die Warte-auf-Empfang-Zeit TSL ist max. 14 Bit breit und in Übertragungsbitschritten anzugeben. Sie wird benötigt um die Timeout zu berechnen.

7.1.2 Baudrate-Register


Adresse Bitposition Bezeichnung Steuer- register

7 6 5 4 3 2 1 0

306H (Intel)

BR7 BR6 BR5 BR4 BR3 BR2 BR1 BR0 BR-Reg 7..0


Steuer- register

15 14 13 12 11 10 7 8

307H (Intel)

BR10 BR9 BR8 BR-REG 10..8

Tabelle 7-2 : Baudrate-Register


Im Baudrate-Register wird der Teilungsfaktor für den Baudrate-Generator parametriert. Der Teilungsfaktor G berechnet sich nach folgender Formel:

1−∗

=ABTASTBRCLKG

CLK = Taktversorgung in MHz BR = Baudrate G = Teilungsfaktor

ABTAST ergibt sich aus den Bits FILTER-AN/AUS und SYN/ASYN des Mode-Registers 0:

SYN/ASYN FILTER-

AN/AUS ABTAST

0 0 16

0 1 16

1 0 4

1 1 16

In der nachfolgenden Tabelle sind die Teilungsfaktoren für die einzelnen Baudraten für beide Betriebsarten aufgeführt.

CLK Baudrate (BR)

Teilungsfaktor (G) für ABTAST = 4

Teilungsfaktor (G) für ABTAST = 16

48 MHz 12,0 MBd 0 -

48 MHz 6,0 MBd 1

48 MHz 3,0 MBd 3 0

48 MHz 1,5 MBd 7 1

48 MHz 500,00 kBd 23 5

48 MHz 187,50 kBd 63 15

48 MHz 93,75 kBd 127 31

48 MHz 45,45 kBd 263 65

48 MHz 31,25 kBd 383 95

48 MHz 19,2 kBd 624 -

48 MHz 9,6 kBd 1249 -

Tabelle 7-3 : Teilungsfaktoren

ASIC-Schnittstelle


7.1.3 BEGINN-PTR-Register



Steuerregister 7 6 5 4 3 2 1 0

319H BPTR7

BPTR6

BPTR5

BPTR4

BPTR3

BPTR2

BPTR1

BPTR0

BEGIN-PTR 7..0

Tabelle 7-4 : BEGINN-PTR-Register

Der BEGINN-PTR ist die Adresse des 1. Segments der Indication-Queue.

7.1.4 UMBR-PTR-Register




310H UPTR7

UPTR6

UPTR5

UPTR4

UPTR3

UPTR2

UPTR1

UPTR0

UMBR-PTR-Reg 7..0

Tabelle 7-5 : UMBR-PTR-Register

Der UMBR-PTR zeigt auf die Adresse des 1. Segments das nicht mehr zur Indication-Queue gehört .

7.1.5 BASE-PTR-Register

(schreibbar):


Steuer- register

7 6 5 4 3 2 1 0

314H BASE-PTR7

BASE-PTR6

BASE-PTR5

BASE-PTR4

BASE-PTR3

BASE-PTR2

BASE-PTR1

BASE-PTR0

BASE-PTR-Reg 7..0

Tabelle 7-6 : BASE-PTR-Register

Der Basepointer adressiert den Beginn des 256 Byte großen Speicherfensters.


7.1.6 TRDY-Register

(schreibbar):



315H (Intel) TRDY7

TRDY6

TRDY5

TRDY4

TRDY3

TRDY2

TRDY1

TRDY0

TRDY-Reg 7..0

Tabelle 7-7 : TRDY-Register

Die Zeit TRDY muss vor dem Aussenden eines Antworttelegramms als Ruhezeit auf dem Bus verstreichen. Sie ist max. 8 Bit breit und ist in Übertragungsbitschritten angegeben.

Die FLC darf TRDY auch dann ändern, wenn die MAC-Zustandsmaschine nicht im Offline-Zustand ist.

Im DP-Mode kann TRDY dynamisch geändert werden. Dazu schickt der DP-Master dem DP-Slave ein Parametriertelegramm mit dem neuen Wert von TRDY. Da der SPC 4-2 Parametriertelegramme nicht auswertet, muss dies die FLC übernehmen. Der von der FLC zu parametrierende Wert von TRDY ergibt sich aus

TRDY für SPC 4-2 = TRDY vom Parametriertelegramm + 2.

7.1.7 PREAMBLE-Register




316H (Intel) PREAB1

PREA0

PREAMBLE 7..0

Tabelle 7-8 : PREAMBLE-Register

PREAB: Anzahl der PREAMBLE-Bytes 00 = 1 01 = 2 10 = 4 11 = 8

Im synchronen Mode der seriellen Schnittstelle kann hier die Anzahl der PREAMBLE-Bytes eingestellt werden.

ASIC-Schnittstelle


7.1.8 SYN-Time-Register

(schreibbar, nur in Offline änderbar)):


Steuerregister

7 6 5 4 3 2 1 0

317H (Intel)

TSYN5

TSYN4

TSYN3

TSYN2

TSYN1

TSYN0

TSYN-Reg

7..0

Tabelle 7-9 : SYN-Time-Register

Im asynchronen Mode (RS485) ist immer 33 Bit zu parametrieren

Im synchronen Mode ist hier die TIFG (Interframe GAP-Time) zu parametrieren (4...32 Bit)

7.1.9 Delay-Timer-Register

(lesbar)


Steuerregister

7 6 5 4 3 2 1 0

306H (Intel)

TDEL7

TDEL6

TDEL5

TDEL4

TDEL3

TDEL2

TDEL1

TDEL0

DELAY 7..0


Steuerregister

15 14 13 12 11 10 7 8

307H (Intel)

TDEL15

TDEL 14

TDEL13

TDEL 12

TDEL 11

TDEL 10

TDEL 9

TDEL8

DELAY 15..8

Tabelle 7-10 : Faktor-Delay-Timer-Clock-Reg

Das Delay-Timer-Register enthält den aktuellen Zählerstand des Delay-Timer


7.1.10 Faktor-Delay-Timer-Clock-Register

(schreibbar)


Steuerregister

7 6 5 4 3 2 1 0

30AH (Intel)

TFAK7

TFAK6

TFAK5

TFAK4

TFAK3

TFAK2

TFAK1

TFAK0

TFAKOT 7..0


Steuerregister

15 14 13 12 11 10 7 8

30BH (Intel)

TFAK 10

TFAK 9

TFAK8

TSLOT 13..8

Tabelle 7-11 : Faktor-Delay-Timer-Clock-Register

Das Register Faktor-Delay-Timer-Clock bestimmt den Teilungsfaktor in Abhängigkeit des Eingangstaktes für den Delay-Timer (siehe Kapitel SPC 4-2-Timer).

7.1.11 Mode-Register

Mode-Register 0

Mode-REG0, schreibbar, nur in Offline änderbar): In Mode-Register 0 werden Festparameter übergeben, die nur einmal - nach dem Reset - geladen werden müssen:

ASIC-Schnittstelle



Steuer- register

7 6 5 4 3 2 1 0

311H FILTER_AN/AUS

EARLY-

READY

INT-

POL

XPB/

PA

XRTS/

ADD

SYN/

ASYN

DP-Mode

DIS-START-

CONTROL

Mode-Reg0

7..0

Bit 0 DIS-START-CONTROL Startbitüberwachung ausschalten (Hamming-Distanz4 Prüfung im UART) 0 = im Receiver ist die Startbitüberwachung freigegeben (Zustand nach Reset) 1 = im Receiver ist die Startbitüberwachung abgeschaltet Bit 1 DP-Mode DP-Mode einstellen 0 = keine DP-Funktionen werden unterstützt (Zustand nach Reset) 1 = folgende Produktivdienste werden unterstützt:

- Data-Exchange - Read-Input-Data - Read-Output-Data - Global-Control-Telegramm (Sync, Freeze, Clear-Data)

Bit 2 SYN/ASYN Umschaltbit für Synchron- bzw. Asynchronmodus der seriellen Schnittstelle 0 = Synchron-Modus (Zustand nach Reset) 1 = Asynchron-Modus Bit 3 XRTS/ADD Umschaltung Ausgang XRTS/ADD für unterschiedliche Treiberansteuerung 0 = RTS (Zustand nach Reset) 1 = ADD Bit 4 XPB/PA Layer2 Einstellung 0 = PROFIBUS-Mode (Zustand nach Reset) 1 = PA-Mode Bit 5 INT-POL Polarität der Interrupt-Ausgänge 0 = die Interrupt-Ausgänge sind low-aktiv (Zustand nach Reset) 1 = die Interrupt-Ausgänge sind high-aktiv Bit 6 EARLY-RDY Vorgezogenes Ready-Signal 0 = Ready wird generiert, wenn die Daten gültig sind (Read) bzw. wenn die Daten übernommen

werden (Write).(Zustand nach Reset) 1 = Ready wird um einen Takt vorgezogen Bit 7 FILTER_AN/AUS Receive-Filter zuschalten 0 = Filter ausgeschaltet (Zustand nach Reset) 1 = Filter eingeschaltet

Achtung: Wird bei asynchroner Übertragung das Filter eingeschaltet, reduziert sich die maximale Baudrate von qclk-in/4 auf qclk-in/16 (Beispiel: 48 MHz/4 = 12 M Baud bzw.48 MHz/16 =3 M Baud).

Tabelle 7-12 : Mode-Register 0


Mode-Register 1

(schreibbar, START-SPC 4-2, nur in Offline änderbar; EOI, SM-MODE im Betrieb änderbar)

Einige Steuerbits müssen aber fortlaufend während des Betriebs geändert werden. Diese sind in einem speziellen Register (Mode-Register 1) zusammengefasst und können unabhängig voneinander gesetzt (Mode_Reg_S) bzw. gelöscht (Mode_Reg_R) werden. Zum Setzen und Löschen werden verschiedene Adressen verwendet. Dabei ist eine log.'1' auf die Bitposition zu schreiben, die gesetzt bzw. gelöscht werden soll.

ASIC-Schnittstelle



Steuer- register

7 6 5 4 3 2 1 0

312H Baudrate Search

DEL-TIM SM-Mode

Mode-Reg1-Reset 7..0

313H Cmd-Leave-Master

Baudrate Search

DEL-TIM Go- Offline

SM-Mode

EOI STARTSPC 4-2

Mode-Reg1-Set 7..0

Bit 0 START-SPC 4-2 verlassen des Offline-Zustands 1 = Der SPC 4-2 verlässt Offline und wechselt nach Passiv-Idle oder SM-Mode je nachdem, ob SM-

Mode-Bit zusätzlich gesetzt wurde, und zusätzlich wird der Idle- und Syni-Timer gestartet. Bit 1 EOI End of Interrupt 1 = End of Interrupt, der SPC 4-2 schaltet die Interrupt-Ausgänge inaktiv und setzt EOI wieder auf

log.'0' Bit 2 SM-Mode SM-Mode 1 = Wird dieses Bit und START-SPC 4-2 gesetzt so geht der SPC 4-2 in den Zustand SM-Mode-

State. Im SM-Mode-State akzeptiert der SPC4-2 ausschliesslich SM-Telegramme. Bit 3 Go-Offline In den Offline-Zustand gehen 1 = Der SPC 4-2 geht, nachdem der aktuelle Auftrag beendet ist, in den Offline-Zustand Bit 4 DEL-TIM Delay-Timer 1 = Der Delay-Timer wird angehalten(SET) bzw. zurückgesetzt (RESET) Bit 5 Baudrate-Search automatisches Baudratensuchen 1 = automatische Baudraten-Suche ist eingeschaltet:

Wird SD4 oder ein vollständiges SD1/SD2/SD3-Telegramm fehlerfrei empfangen, wird der Interrupt "Correct-SD" erzeugt. Ein fehlerfrei empfangenes SC wird ignoriert. Ist der Empfang fehlerhaft, wird der Interrupt "Wrong-SD" erzeugt.

Bit 6 Cmd-Leave-Master wird nur ausgewertet, wenn DP-Mode = 1 im Mode-Register 0 gesetzt ist. 1 = Ausgangsdaten im Indication-Buffer D werden gelöscht (d.h. mit 00H beschrieben)

Indication-Buffer D und N werden getauscht sperren folgender SAPs mit Request-SA = 7FH: - DEFAULT-SAP (für Data-Exchange) - SAP-38 (für Read-Input-Data) - SAP-39 (für Read-Output-Data) - SAP-3A (für Global Control-Telegramm) Interrupt "Leave-Master" wird erzeugt und Cmd-Leave-Master = 0 zurückgesetzt

Tabelle 7-13 : PREAMBLE-Register


Mode-Register 2

Das Mode-Register 2 des SPC 4 ist beim SPC 4-1, und damit auch beim SPC 4-2, um drei Bits (7..5) erweitert:

Moderegister 2 (nur schreibbar)


Steuerregister

7 6 5 4 3 2 1 0

31AH EN-DDB-MODE

EN-CLOCK-SYNC

SPEC-CLEAR-MODE

CHECK-GCT-RESBITS-OFF

CHECK-GCT-LENGTH-OFF

X86 XINTCI

XHOLDTOKEN

Mode-Reg2

7..0

ASIC-Schnittstelle


Bit 0 XHOLDTOKEN Hier kann der Pegel des Ausgangspins XHOLDTOKEN eingestellt werden. Dieser Ausgang existiert nur

aus Pinkompatibilitätsgründen zum SPC2. 0 = Low 1 = High (Resetwert) Bit 1 XINTCI Hier kann der Pegel des Ausgangspins XINTCI eingestellt werden. Dieser Ausgang existiert nur aus

Pinkompatibilitätsgründen zum SPC2 0 = Low 1 = High (Resetwert) Bit 2 X86 Dieses Bit beeinflusst nur den Mode Intel asynchron 0 = Löscht man dieses Bit, werden Zugriffe über die fallende Flanke des ALE gestartet und sind nur

möglich während ALE = 0 gilt. Dies ermöglicht eine sehr schnelle Zugriffsfolge für z.B. den 80C165

1 = Nach Reset hat es den Wert 1 und sorgt dafür, dass der Eingang ALE gesperrt ist (d.h. der Pegel an diesem Pin ist egal). Der SPC 4-2 befindet sich damit im X86-Modus und Zugriffe werden durch Flanken auf XRD/XWR gestartet

Bit 3 Check-GCT-Length-Off Überprüfung der Telegrammlänge eines Global Control Telegramms 0 = die Datenlänge eines Global-Control-Telegramms wird überwacht, ist sie ungleich 2 wird das

GCT ignoriert 1 = keine Überwachung der Datenlänge Bit 4 Check-GCT-Resbits Off Überprüfung der reserved Bits eines Global Control Telegramms 0 = die reservierten Bits im Command-Byte eines Global-Control-Telegramms werden überwacht. 1 = keine Überwachung der reservierten Bit im Command-Byte eines Global-Control-Telegramms Ist

mindestens eines dieser reservierten Bits logisch 1, führt der SPC 4-2 Leave-Master aus. Bit 5 SPEC-CLEAR-MODE Im Spec_Clear_Mode (Fail Safe Mode), akzeptiert der SPC 4-2 im Clear Mode des PROFIBUS Masters

Datentelegramme mit der Nettodatenlänge 0. 0 = Fail Safe Mode ausgeschaltet 1 = Fail Safe Mode freigegeben Bit 6 EN-CLOCK-SYNC (Uhrzeitsynchronisierung) XPB/PA = 0 (PROFIBUS-Modus): 0 = keine Uhrzeitsynchronisation (Zustand nach Reset), d.h. SM2-Time0/1-Telegramme werden

gefiltert 1 = Uhrzeitsynchronisation für mehrere Uhrzeit-Master ist eingeschaltet XPB/PA = 1 (PA-Modus): 0 = Uhrzeitsynchronisation des SPC 4 ist eingestellt. 1 = Uhrzeitsynchronisation für mehrere Uhrzeit-Master ist eingeschaltet Bit 7 EN-DDB-MODE XPB/PA = 0 (PROFIBUS-Modus): 0 = alle DDB-Telegramme werden gefiltert (Zustand nach Reset). 1 = DDB-Verfahren ist freigegeben XPB/PA = 1 (PA-Modus):

Zustand von EN-DDB-MODE beliebig, DDB-Verfahren ist immer freigegeben.

Tabelle 7-14 : Mode-Register 2

Die Erweiterung des Mode-Registers 2 im SPC 4-1 bzw. SPC4-2 ist softwarekompatibel zum SPC 4, da die aktuelle Server-Software bei der


Parametrierung dieses Registers die Bits 5 bis 7 des Datenbusses jeweils mit 0 belegt .

Mode-Register 3

Moderegister 3 (nur schreibbar) Adresse Bitposition Bezeichnung

Steuer- register

7 6 5 4 3 2 1 0

31BH FF-Mode

RXD-Pegel

XHOLDTOKEN-Mode

Segment16

Quick-Sync-New

Debug

Impuls-Modulation

Mode-Reg3 7..0

ASIC-Schnittstelle


Bit 0 Impulsmodulation Hier kann die Impulsmodulation für die stromsparende Kopplung zwischen SPC4-1 bzw. SPC4-2 und

dem ASIC SIM1 aktiviert werden.

0= Impulsmodulation ist ausgeschaltet (Resetwert) 1= Impulsmodulation ist freigegeben

Bit 1 Debug

Der SPC4-1 bzw. SPC4-2 löst einen Interrupt (Write-Violation) aus, sobald ein vorher spezifizierter Mikro-Seqenzer-Befehl ausgeführt wird.

0 = Debug Interrupt gesperrt (Resetwert) 1 = Debug Interrupt freigegeben Bit 2 Quick-Sync-New

Aktivierung des verbesserten Schnell-Synchronisierers im Manchester-Empfänger

0= Verbesserung ist inaktiv (Resetwert) 1= Verbesserung aktiv

Bit 3 Segment16

Aktivierung der 16 Byte Segmente zur Adressierung des 3k-RAM des SPC4-2

0= 8 Byte Segmente (Resetwert) 1= 16 Byte Segmente, d.h. Adressierung des 3k-RAM ist komplett möglich.

Bit 5..4 XHOLDTOKEN-Mode

Funktion des Ausgangspins XHOLDTOKEN

00=

nach Reset; Funktion XHOLDTOKEN wie bei SPC4/SPC4-1 (siehe Mode-Register 2)

01=

Fehlertriggersignal bei Empfangsfehler, Impuls

10=

Fehlertriggersignal bei Sendefehler Vergleich mit Pegel an TXD_TXS, Impuls

11=

Fehlertriggersignal bei Sendefehler Vergleich mit Pegel an RXD_RXS, Impuls

Bit 6 RXD_RXS-Pegel

RXD_RXS-Pegel für XHOLDTOKEN-Mode „11“

0= keine Invertierung im Vergleich zu TXD_TXS (Resetwert) 1= das Sendesignal wird auf dem Weg von TXD_TXS nach RXD_RXS invertiert. Bit 7 FF-Mode

Aktivierung des FF-Mode (siehe Abschnitt 7.7)

0= kein FF-Mode (Resetwert)

1= FF-Mode aktiv

Tabelle 7-15 : Mode Register 3


Mode-Register 4

Das Mode-Register 4 ist beim SPC 4-2 neu und enthält folgende Bits: Adresse Bitposition Bezeichnung

Steuer- register

7 6 5 4 3 2 1 0

31CH Enable-SPC 4-2

Abtast-Mode

Enable-Takt-Sync

Start_FF-Send

Mode-Reg4 7..0

Bit 0 Start-FF-Send

Startsignal zum Aussenden eines Telegramms (nur im FF-Mode möglich)

0= Senden deaktiviert (Resetwert) 1= Der SPC 4-2 beginnt sofort mit dem Senden eines Telegramms, es sei denn, er

ist gerade mit einem Empfang beschäftigt. Dann sendet er das Telegramm nach Abschluss des Empfangs. Voraussetzung ist allerdings, dass im Mode-Register 3 das Bit FF-Mode aktiv ist.

Bit 1 Enable-Takt-Sync

Taktsynchronisierung

0= Resetwert 1= Der SPC 4-2 reagiert auf Global-Control-Telegramme. Bit 3..2 Abtast-Mode

Grösse des Unsicherheitsfensters für die Impulsdemodulation

00=

Unsicherheitsfenster 2,5µs bis 3,0µs wie beim SPC 4-1

01=

Unsicherheitsfenster 3,0µs bis 3,5µs (Resetwert)

10=

Unsicherheitsfenster 3,5µs bis 4,0µs

11=

Unsicherheitsfenster 4,0µs bis 4,5µs

Bit 7 Enable-SPC 4-2

SPC4-2 Erweiterungen freischalten

0= Zustand nach Reset. Das Lesen der Versionsnummer im Status-Register liefert Versionsnummer „01“ des SPC 4-1. Bei Lese-Zugriffen auf die Parameter-Register wertet der SPC 4-2 die Adressbits 7 bis 5 nicht aus (wie der SPC4/SPC4-1).

1= Das Lesen der Versionsnummer liefert die SPC 4-2-Versionsnummer „10“.

Tabelle 7-16 : Mode Register 4

ASIC-Schnittstelle


7.1.12 Status-Register

Das Status-Register spiegelt den aktuellen SPC 4-2-Zustand wieder und ist nur lesbar.


Steuer- register

7 6 5 4 3 2 1 0

304H (Intel)

Enable-Receiver

MEM- LOCK

EARLY-READY

IND-PRE Stored

IND-Stored

Passive-Idle

SM- State

Offline

Status-Reg 7..0


Steuer- register

15 14 13 12 11 10 9 8

305H (Intel)

Chip Version Stn-Typ

Idlemux SYNI-/ XSLOT

Status-Reg 15 .. 8

0 1 x x 1 0

x x Versionsnummer je nach Einstellung Bit 7 im Mode 4-Register unterschiedlich

0 1 Betrieb im SPC4-1-Mode

1 0 Betrieb im SPC4-2-Mode


Bit 0 Offline/Passive-Idle Offline-/Passive-Idle-Zustand 0 = Der SPC 4-2 befindet sich in Offline 1 = Der SPC 4-2 befindet sich in Passive-Idle Bit 1 SM-State SM-Zustand 0 = der SPC 4-2 befindet sich nicht im SM-Mode 1 = der SPC 4-2 befindet sich im SM-Mode Bit 2 Passiv-Idle Passiv-Idle-Zustand 0 = der SPC 4-2 befindet sich nicht im Pasiv-Idle-Zustand 1 = der SPC 4-2 befindet sich im Passiv-Idle-zustand Bit 3 IND-Stored Indication zwischengespeichert 0 = keine Indication zwischengespeichert 1 = eine Indication zwischengespeichert Bit 4 IND-PRE-Stored IND-PRE-InterruptModus aktiviert 0 = Eine Indication wird mit Beginn des nachfolgenden Telegramms (keine Wiederholung) generiert 1 = Eine Indication wird vorzeitig generiert (direkt nach fehlerfreiem Empfang) Bit 5 EARLY-READY Vorgezogenes Ready-Signal 0 = Ready wird generiert, wenn die Daten gültig sind 1 = Ready wird einen Takt bevor die Daten gültig sind generiert Bit 6 MEM-LOCK sperren der Buszugriffe 0 = es ist kein MEM-LOCK gesetzt 1 = der Prozessor hat ein MEM-LOCK gesetzt Bit 7 Enable-Receiver Freigabe des Empfängers 0 = der Empfänger ist gesperrt 1 = der Empfänger ist freigegeben Bit 8 SYNI-/XSLOT Zustand des SYNI/Slot-Timer 0 = der Timer läuft als SLOT-Timer 1 = der Timer läuft als SYNI-Timer Bit 9, Idle-Mux1..0: 10 Zustand Idle-Multiplexer 00

= der Idle-Mux steht auf TSYN

01=

der Idle-Mux steht auf Baudratensuchen

10 =

der Idle-Mux steht auf TID1

11=

der Idle-Mux steht auf TRDY

Bit 11 Stn-Typ Station-Typ 0 = passiver Teilnehmer

ASIC-Schnittstelle


1 = Teilnehmer im SM-Mode Bit 12, Version 13 Versionkennung des SPC 4-2 01 = Versionskennung im Kompatibilitätsmode (wie SPC4-1) 10 = Versionskennung für SPC 4-2 erweiterter Mode Rest nicht möglich Bit 14, Chip 15 Codierung 01 = Dieser Code steht für den SPC 4-1 und SPC 4-2 Rest nicht möglich

Tabelle 7-17 : Status-Register


7.2 Failsafe-Mode

Ein zusätzliches Mode-Registerbit ”Spec-Clear-Mode” (Bit 5 im Mode-Register 2) gibt den Failsafe-Mode frei. Mit der Parametrierung ”Spec-Clear-Mode = 1” wird der Failsafe-Mode freigegeben.

Dem Accessbyte des Default-SAP werden die Bits ”IND-N-Cleared” und IND-U-Cleared hinzugefügt: Accessbyte(3..0) := Access-Value Accessbyte(4) := RUP-N-Valid Accessbyte(5) := IND-N-Valid Accessbyte(6) := IND-N-Cleared Accessbyte(7) := IND-U-Cleared


7 6 5 4 3 2 1 0

IND-U-Cleared IND-N-Cleared

IND-N Valid

RUP-N Valid

Access-Value Access-Byte

Bit 0-3 Access-Value Bit 4 RUP-N-Valid (Nur bei DEFAULT-SAP) Bit 5 IND-N-Valid (Nur bei DEFAULT-SAP) Bit 6 IND-N-Cleared (Nur bei DEFAULT-SAP) Das Bit ”IND-N-Cleared” darf nur bewertet werden, wenn ”IND-N-Valid = 1” ist.

Ist ”IND-N-Valid = 1” gilt

wenn die Ausgangsdaten im Indication-Buffer N übernommen werden können.

wenn die Ausgangsdaten im Indication-Buffer N durch die entsprechende Clear-Kodierung zu ersetzen sind. Im Indication-Buffer N sind die zuletzt empfangenen Ausgangsdaten eingetragen

Bit 7 IND-U-Cleared (Nur bei DEFAULT-SAP) Das Bit ”IND-U-Cleared” ist vom Anwender beim Eintritt in den Failsafe-Zustand zu

setzen bzw. beim Verlassen des Failsafe-Zustands zurückzusetzen. Der SPC 4-2 verändert dieses Bit nicht. Der SPC 4-2 fragt es jedoch ab, wenn ”Spec-Clear-Mode=1” ist und im DP-Mode ein Telegramm ”Read-Output-Data” empfangen wird.

wenn sich die Anwendung nicht im Failsafe-Zustand befindet, d.h. die Anwendung als Ausgangsdaten die Daten des Indication-Buffer U verwendet. Ist ”Spec-Clear-Mode = 1” muss der Anwender ”IND-U-Cleared=0” zurücksetzen, wenn er seine Ausgangsdaten aktualisieren will und ”IND-N-Valid=1” und ”IND-N-Cleared=0” ist.

wenn sich die Anwendung im Failsafe-Zustand befindet, d.h. die Anwendung als Ausgangsdaten die Clear-Kodierung verwendet. Die Daten im Indication-Buffer U sind dann ungültig. Ist ”Spec-Clear-Mode = 1” muß der Anwender ”IND-U-Cleared=1” setzen, wenn er seine Ausgangsdaten aktualisieren will und ”IND-N-Valid=1” und ”IND-N-Cleared=1” ist.

Tabelle 7-18 : Failsafe Mode

ASIC-Schnittstelle


Mit der Parametrierung ”Spec-Clear-Mode = 1” akzeptiert der SPC 4-2 im Zustand ”Data-Exchange” des DP-Steuerwerks auch Datentelegramme ohne Ausgangsdaten. Dies gilt unabhängig vom Wert der parametrierten Indication-Buffer-Length im Default-SAP des SPC 4-2. Ist ”Spec-Clear-Mode = 1” führt der SPC 4-2 nach dem Empfang eines solchen Telegramms mit Nettodatenlänge = 0 folgende Aktionen aus (wenn parametrierte Indication-Buffer-Length > 0): - Interrupt ”Watch-Dog-Reset” erzeugen. - Interrupt ”Output-Data-Exchange” erzeugen. - mit Eingangsdaten antworten. - IND-N-Valid := 1 und IND-N-Cleared := 1 setzen

Aktualisiert der Anwender seine Ausgangsdaten durch Tauschen der Indication-Buffer N und U, so erkennt er an ”IND-N-Valid = 1” und ”IND-N-Cleared = 1”, dass die Ausgangsdaten durch die entsprechende Clear-Kodierung zu ersetzen sind. Auch die als Subscriber empfangenen Daten von DDB-Response Telegrammen in der Indication-Queue sind durch die entsprechende Clear-Kodierung zu ersetzen. Die Ausgangsdaten werden vom SPC 4-2 im Clear-Zustand nicht gelöscht, d.h. nicht mit 00H überschrieben.

Empfängt der SPC 4-2 ein Telegramm ”Read-Output-Data” prüft er das Bit ”IND-U-Cleared”. Ist ”IND-U-Cleared=1” antwortet der SPC 4-2 mit 00H als Ausgangsdaten.

Mit der Parametrierung ”Spec-Clear-Mode = 1” löscht der SPC 4-2 die Ausgangsdaten auch dann nicht, wenn er Leave-Master ausführt bzw. ein Global-Control-Telegramm mit ”Clear-Data = 1” empfängt. Zur Kennzeichnung des Clear-Zustandes setzt der SPC 4-2”IND-N-Valid = 1” und ”IND-N-Cleared = 1”.

Ist ”Spec_Clear_Mode = 0” verhält sich der SPC 4-2 wie der SPC 4 . Failsafe-Telegramme werden nicht erkannt, im Clear-Zustand werden die Ausgangsdaten mit 00H überschrieben. IND-N-Cleared wird nicht gesetzt. IND-U-Cleared ist don’t care.

Achtung

Die Ausführungszeit tCLR, die der SPC 4-2 für das Löschen der Ausgangsdaten benötigt, ist abhängig von der Indication-Buffer-Length n und der Baudrate. Für 12 MBaud gilt näherungsweise (15 + n) Bittakte < tCLR < (20 + 1,5n) Bittakte. Für Baudraten kleiner gleich 3 MBaud gilt näherungsweise tCLR = (20 + 0,5n) Bittakte. Damit braucht der SPC 4-2 bei 31,25 kBaud für das Löschen von 256 Byte ca. 150 Bittakte. Da der Busparameter TID1 (= 37 Bittakte) bei dieser Baudrate wesentlich kürzer ist, können Request-Telegramme an den SPC 4-2 verloren gehen.


7.3 Uhrzeitsynchronisation

Der SPC 4-2 unterstützt zwei Verfahren der Uhrzeitsynchronisation. Mit dem Parameterbit "En-Clock-Sync" (Bit 6 im Mode-Register 2) wird das gewünschte Verfahren ausgewählt.

Mit ”En-Clock-Sync := 0” (Zustand nach Reset) verhält sich der SPC 4-2 bei der Uhrzeitsynchronisation wie der SPC 4. Die Uhrzeitsynchronisation steht dann nur im PA-Modus (XPB/PA = 1) zur Verfügung. Im PROFIBUS-Modus (XPB/PA = 0) werden die SM2-Time0/1-Telegramme vom SPC 4-2 gefiltert. Dieser Mode sollte deshalb nicht mehr verwendet werden.

Mit ”En-Clock-Sync := 1” unterstützt der SPC 4-2 ein Uhrzeitsynchronisations-Verfahren, das auch den Betrieb von mehreren Uhrzeit-Master zulässt. Dieses Verfahren steht sowohl im PA-Modus als auch im PROFIBUS-Modus zur Verfügung.

Der im SPC 4-2 integrierte Delay-Timer wird auf 24 Bit vergrößert (SPC 4: 16 Bit Delay-Timer). Jeder Überlauf des integrierten Delay-Timer erzeugt beim SPC 4-2 (wie schon beim SPC 4) einen Interrupt ”Del-Tim-Overrun” (= Bit 4 des Interrupt-Register). Dieser Interrupt ermöglicht dem Anwender den internen Delay-Timer beliebig zu erweitern.

Um kompatibel zum SPC 4 zu sein, wird der Delay-Timer des SPC 4-2 im PA-Modus (XPB/PA = 1) auf 16 Bit begrenzt, d.h. der Interrupt ”Del-Tim-Overrun” wird generiert, wenn der 16 Bit Timer überläuft.

Im PROFIBUS-Modus (XPB/PA = 0) ist der Delay-Timer 24 Bit breit. Der Interrupt ”Del-Tim-Overrun” wird erzeugt, wenn der 24 Bit Timer überläuft. Die Bits 23 bis 16 des Delay-Timer können unter der Adresse 310H ausgelesen werden.

Die Zeitbasis des Delay-Timer ist beim SPC 4 32 us. Das Parameter-Register ”Faktor-Delay-Timer-Clock” bestimmt den Teilungsfaktor für den Delay-Timer. Damit lassen sich beliebig andere Zeitbasen einstellen. Um eine höhere Auflösung bei der Uhrzeitsynchronisation zu erhalten, ist neben 32 us eine Zeitbasis von 1 us im Gespräch. Dazu sind folgende Teilungsfaktoren zu parametrieren:

Quarz Fakt-Del-CLK Auflösung 48 MHz 1535 32 us 20 MHz 639 32 us 2 MHz 63 32 us 48 MHz 47 1 us 20 MHz 19 1 us 2 MHz 1 1 us

ASIC-Schnittstelle


7.4 DDB-Verfahren

Freigegeben wird das DDB-Verfahren im PROFIBUS-Modus (XPB/PA = 0) des SPC 4-2 mit ”En-DDB-Mode := 1” (Bit 7 im Mode-Register 2). Ist dieses Bit nicht gesetzt, werden alle DDB-Telegramme gefiltert.

Im PA-Modus (XPB/PA = 1) des SPC 4-2 ist das DDB-Verfahren immer freigegeben, das Parameterbit ”En-DDB-Mode” ist in diesem Modus ohne Bedeutung.

Das DDB-Verfahren beschränkt sich beim SPC4/4-1 und beim SPC 4-2 auf den Default-SAP. Alle anderen SAPs können nicht mit DDB betrieben werden. Der Default-SAP ist der einzige SAP der im DP-Mode getrennte Ressourcen für die SDN/DDB-Teilnehmertabelle und für Antwortdaten (Reply-Update-Buffer D, N, U) zur Verfügung stellt. Ist DP-Mode = 0 stehen auch für den Default-SAP (wie für die übrigen SAPs) entweder die Teilnehmertabelle zum filtern von SDN- oder DDB-Response- Telegrammen oder ein Reply-on-Indication-Buffer für Antwortdaten zur Verfügung.


7.5 Aktivierung der Erweiterungen

Die Erweiterungen des SPC 4-2 werden alle über bisher unbenutzte Parameter-Register aktiviert. Der SPC4/SPC4-1 wertet bei Zugriffen auf die Parameter-Register die Adressbits 7 bis 5 nicht aus, so dass alle Register unter mehreren Adressen erreichbar sind. Dies gilt sowohl für das Schreiben als auch das Lesen. Innerhalb des so zugänglichen Adressraums von 0x300 bis 0x31F liegen alle SPC4/SPC4-1-Register und 4 neue SPC 4-2-Register. Eines davon ist das neue Mode4-Register (siehe Kapitel 7.1.11). Aktiviert man dort das Bit Enable-SPC 4-2 wertet der SPC 4-2 alle Adressbits aus. Damit sind echte Zugriffe auf Adressen jenseits von 0x31F möglich, wo sich weitere neue Register des SPC 4-2 befinden.

Solange Enable-SPC 4-2 nicht aktiv ist, liefert das Lesen des Versionsregisters die Version „SPC 4-1“.

ASIC-Schnittstelle


7.6 Speichererweiterung auf 3kByte

Der SPC 4-2 besitzt eine erweiterte Betriebsart (einstellbar über Mode-Register 3, siehe Kapitel7.1.11), bei der die Speicher-Segmentgröße des internen RAMs von 8 auf 16 Byte erhöht ist. Dann kann bei Zugriffen auf dieses RAM über den Basepointer anstelle der bisher maximal möglichen 2 kByte theoretisch bis zu 4 kByte adressiert werden, implementiert sind allerdings nur 3 kByte:

8 Bit Basepointer-Register (Segmentadresse)

+ 8 Bit Adressbus

= 12 Bit RAM-Adresse

Bild 7-19 Speichererweiterung auf 3kByte

Bei Zugriffen auf Datenstrukturen innerhalb dieses RAMs im neuen Modus muss deshalb jetzt genau beachtet werden, wie die Daten sich beim Wechsel auf die 16 Byte Segmente im Speicher verschieben. Für die einzelnen Datenstrukturen gilt folgendes:Datenstrukturen bei 16 Byte Segmenten

• SAP-Liste: Beim SPC4/SPC4-1 und auch beim SPC 4-2 beginnt dieser Bereich an der Adresse 24 (018h). Die SAP-Liste ist also nicht segmentorientiert aufgebaut, d.h. die Bytes aller 64 SAPs folgen lückenlos aufeinander. Dieser Aufbau wurde gewählt, weil auf diesen Speicherbereich des internen RAMs direkt zugegriffen werden kann, ohne dass eine Adressierung über Basepointer erforderlich ist.

• Indication-Blöcke: Jeder Indication-Block beginnt an einer Segmentgrenze. Er enthält vor den Daten den Response-Header und den Request-Header mit zusammen 8 Byte. Die eigentlichen Daten folgen erst im nächsten freien Segment. Damit ergibt sich beim SPC 4-2 mit 16 Byte-Segmenten zwischen den Headern und den folgenden Daten eine Lücke von 8 Byte. Die Daten selbst folgen lückenlos aufeinander.

• Reply-On-Indication-Blöcke: Jeder dieser Blöcke muss an einer Segmentgrenze beginnen. Zusätzlich zu den Daten enthält jeder dieser Blöcke am Anfang 2 Byte Header-Information. Im Gegensatz zu den Indication-Blöcken folgen hier die Daten lückenlos.


7.6.1 Speicherverschnitt bei 16 Byte Segmenten

Jeder Indication-Block erzeugt aufgrund des separaten Segments für den nur 8 Byte großen Header 8 Byte Verschnitt. Am Ende der Daten kann er im Vergleich zur 8 Byte Segmentierung noch einmal 8 Byte zusätzlichen Verschnitt auslösen.

Auch jeder Reply-on-Indication-Block kann am Ende zusätzliche 8 Byte Verschnitt auslösen.

Bei einer Indication-Queue mit Speicher-Platz für 2 Telegramme und 20 Reply-On-Indication Blöcken ergibt sich deshalb ein maximaler Verschnitt von 2*16 + 20*8 = 192 Bytes.

7.6.2 Mem-Overflow-Interrupt bei 16 Byte Segmenten

Der Mem-Overflow-Interrupt wird bei 8 Byte Segmenten aktiv, sobald ein Zugriff jenseits der 2 kByte stattfindet.

Der Mem-Overflow-Interrupt wird bei 16 Byte Segmenten aktiv, sobald ein Zugriff jenseits der 3 kByte stattfindet.

ASIC-Schnittstelle


7.7 FF-Mode

Nach der Aktivierung des FF-Mode über das Bit FF-Mode des Moderegister 3 (der FF-Mode ist eine Variante des PA-Betriebs, im DP-Betrieb funktioniert er nicht !) muss der Anwender wie auch beim SPC4/SPC4-1 im Moderegister 1 das Bit Start-SPC4 aktivieren. Damit wechselt das Mikroprogramm des SPC 4-2 in einen Zustand, in dem es auf einen FF-Sendeauftrag bzw. auf einen FF-Empfang wartet. Aus diesem Zustand kann der SPC 4-2 nur durch einen Reset wieder herausgeholt werden. Für das Senden und für den Empfang besitzt der SPC 4-2 jeweils einen Puffer im internen RAM.

7.7.1 Sende- und Empfangs-Pufferaufbau

Beide Puffer beginnen mit je 2 Byte Längeninformation. Im ersten Byte des Puffers steht das niederwertige Byte, im zweiten das höherwertige Byte der Telegrammlänge. Anschließend folgen die Daten (Achtung: Im Sendepuffer enthält das Längenwort bei einem Telegramm mit 10 Byte Daten auch den Wert 10, im Empfangspuffer steht bei einem solchen Telegramm aber der Wert 12, da hier auch die 2 empfangenen CRC-Bytes mit enthalten sind). Die Puffer müssen an einer Segmentgrenze beginnen, sind selbst aber byteorientiert aufgebaut, d.h. sie besitzen bei keiner Segmentgröße Lücken.

7.7.2 Senden

Der Anwender kann das Senden auslösen, indem er in das Mode-Register4-Bit Start-FF-Send eine 1 schreibt. Anschließend benötigt der SPC 4-2 6 Bitzeiten, bis das Telegramm auf dem Bus beginnt. Wurde das Start-FF-Send-Bit bei noch laufendem Empfangs aktiviert, ergibt sich eine Telegrammlücke von 23 Bitzeiten auf dem Bus. Eine halbe Bitzeit nach dem Ende des gesendeten Telegramms aktiviert der SPC 4-2 den Interrupt MAC_Reset, nach einer weiteren Bitzeit öffnet er seinen Empfänger. Im Pointer IND_RD muss der Anwender die Startadresse des Sende-Puffers als Segment-Nummer hinterlegen.

7.7.3 Empfang

Im RAM-Speicherplatz IND_WP_PRE hinterlegt der Anwender die Start-Adresse des Empfangspuffers wiederum als Segmentnummer. Im RAM-Speicherplatz IND_WP definiert der Anwender das Ende des Empfangspuffers über die größte erlaubte Segmentnummer.

Versucht das Mikroprogramm, in den nicht zum Empfangspuffer gehörigen Speicherbereich zu schreiben, wird das Schreiben unterdrückt, aber trotzdem weiter empfangen.

Bei Empfang eines gültigen Startdelimiters wird der Interrupt CORRECT_SD aktiv. Dieser Interrupt dient damit der Carriererkennung.


Bei einem Empfangsfehler des Manchester-Receivers kann dieser den Enddelimiter und damit das Telegramm-Ende nicht mehr sicher erkennen. Der Empfang könnte also für immer weiterlaufen. Deshalb wird bei einem erkannten Fehler der Empfang durch das Mikroprogramm beendet. Bei einem CRC-Fehler (wird beim letzten Datenbyte erkannt) werden auch die zwei noch folgenden CRC-Bytes im Empfangsspeicher hinterlegt, während bei einem Datenbit-Fehler (Manchesterverletzung) das fehlerhafte Datenbyte als letztes oder als vorletztes im Empfangsspeicher landet (hängt vom Füllstand des internen Empfangs-Fifos ab). In beiden Fällen legen die Längenbytes fest, welches Byte als letztes im Empfangspuffer gespeichert wurde, egal ob es ein CRC- oder ein Daten-Byte war.

Nach dem Empfangsende trägt der SPC 4-2 die Empfangslänge in die Längenbytes des Empfangspuffers ein und aktiviert bei fehlerfreiem Empfang den Interrupt „Telegramm fehlerfrei empfangen“. Trat ein Empfangsfehler auf, wird der Interrupt „Telegramm fehlerhaft empfangen“ aktiviert. In diesem Fall kann der Anwender anhand des Bits 11 des Statusregisters (Station-Typ) entscheiden, ob es sich um einen CRC-Fehler (Station-Typ=1) oder einen Manchesterfehler (Station-Typ=0) handelt.

Fand der Empfang wegen eines Empfangspuffer-Überlaufs schon nur noch ins „Leere“ statt, enthält die Längeninformation zwar die korrekte Telegrammlänge, der Empfangspuffer ist aber nur bis zu seinem definierten Ende gefüllt (es sind also weniger Bytes im Empfangspuffer, als die Längenbytes aussagen!). In diesem Fall wird der Interrupt „Empfangspuffer-Überlauf“ aktiviert (Bei Empfangspufferüberlauf kann nicht unterschieden werden, ob das Telegramm mit oder ohne Empfangsfehler übertragen wurde).

Den jeweiligen Interrupt aktiviert der SPC 4-2 ca. 17 Bitzeiten nach dem Ende des Telegramms. In der Zwischenzeit leert er das 3-stufige Fifo des Manchester-Empfängers und aktualisiert die Längenbytes.

ASIC-Schnittstelle


7.8 Fehler-Trigger-Signal

Dieses Signal soll verwendet werden, um im Fall eines Übertragungsfehlers ein Oszilloskop zu triggern. Es soll entweder von Empfangs- oder von Sende-Fehlern aktiviert werden. Empfangsfehler bedeutet, dass der SPC 4-2-Empfänger im Bitstrom einen Fehler erkennt. Sendefehler bedeutet, dass das vom SPC 4-2 gesendete Telegramm vom gleichzeitig empfangenen Telegramm abweicht. Das Fehlertrigger-Signal wird über den Pin XHOLDTOKEN herausgeführt, ist nullaktiv und besitzt in allen Fällen eine minimale Breite von 1/4 Bitzeit (außer dem Betrieb mit Impulsmodulation; dort entspricht die minimale Breite der Impulsbreite).

Empfangsfehler:

Sowohl im PA- als auch im DP-Betrieb wird dazu das Fehlerbit jedes Zeichens verwendet (im PROFIBUS PA- oder im FF- Mode sind dies Manchester-Bit-Fehler, im PROFIBUS DP-Mode Startbit-, Parity-, Stopbit- Fehler). Dieses Bit wird nach dem Empfang jedes Zeichens aktualisiert. Im PA-Betrieb wird zusätzlich das CRC-Fehler-Signal geprüft, das nur einmal während jedem Telegramm-Empfang am Telegramm-Ende aktiv werden kann. Im DP-Betrieb gilt das gleiche für das Checksum-Fehler-Signal. Auch ein FIFO-Overflow gilt als Empfangsfehler.

Sendefehler:

Der Sendepin des SPC 4-2 ist bidirektional, d.h. der SPC 4-2 kann überprüfen, welcher Pegel beim Senden an seinem Sende-Pin TXD_TXS erscheint. Anstelle dieses Pegels kann er zur Überprüfung auch den Wert verwenden, den der Eingangspin RXD_RXS liefert.

Damit ergeben sich 4 verschiedene Modi für den SPC 4-2-Pin XHOLDTOKEN :

0. Normaler Betrieb wie beim SPC 4-1

1. Fehler-Trigger-Signal für den Empfang

2. Fehler-Trigger-Signal für das Senden (Vergleich mit Pegel an TXD_TXS)

3. Fehler-Trigger-Signal für das Senden (Vergleich mit normalem oder invertiertem Pegel an RXD_RXS; einstellbar über Bit RXD_RXS-Pegel von Mode Register 3); in diesem Fall muss die externe Laufzeit vom Sendepin TXD_TXS bis zum eigenen Empfangspin RXD_RXS beachtet werden, für sie gibt es abhängig von der Betriebsart eine obere Schranke:

4. PROFIBUS DP: 1 Bitzeit PROFIBUS PA/FF-Mode ohne Impulsmodulation: 0.5 Bitzeiten PROFIBUS PA/FF-Mode mit Impulsmodulation: 1 Periodendauer von QCLK_IN

Welcher Modus aktiv ist, wird über die Bits XHOLDTOKEN-Mode des Mode-Registers 3 eingestellt.


Fehlerzähler:

Der Fehlerzähler ist ein neues SPC 4-2-16Bit-Register. Es muss vom Host byte-weise gelesen werden (High Byte Adresse 0x328, Low Byte Adresse 0x329), d.h. es sind keine Wortzugriffe erlaubt (kein automatisches Swappen zwischen „high“- und „low“-Byte bei Intel bzw. Motorola-Zugriffen).

Jede Aktivierung des Fehler-Trigger-Signals inkrementiert den Zählerstand. Sobald der Zählerstand FFFF erreicht ist, bleibt der Zähler stehen und muss vom Host gelöscht werden, indem er einen Schreibzugriff auf das higher oder das lower Byte durchführt. Das geschriebene Datum ist ohne Bedeutung, der Fehlerzähler wird durch den Schreibzugriff immer gleichzeitig auf allen 16 Bit gelöscht.

Damit beim Auslesen des Fehlerzählers über den 8-Bit-Datenbus das gelesene höherwertige Byte immer zu dem ausgelesenen niederwertige Byte passt (Konsistenz des 16-Bit-Wertes), muss der Anwender immer zuerst das niederwertige Byte und anschließend das höherwertige Byte lesen (Mechanismus ist wie bei Timer 0 bis 3).

ASIC-Schnittstelle


7.9 Interrupt-Controller

Über den Interrupt-Controller werden dem Prozessor (uP) Indication-Meldungen und verschiedene Error-Events mitgeteilt. Insgesamt sind im Interrupt-Controller bis zu 16 Events hinterlegt, die auf einen Interrupt-Ausgang geführt sind. Der Controller besitzt keine Priorisierungsstufe und liefert keinen Interrupt-Vektor (nicht 8259A kompatibel!).

Er besteht aus einem Interrupt-Request-Register (IRR), Interrupt-Mask-Register (IMR), Interrupt-Register (IR) und Interrupt-Acknowledge-Register (IAR).

IRR IMR

IAR

S

R

FFS

R

SPC4uP

uP

uP uP uP

uP

INT_Pol

SEP_INT

IR

X/INT

Bild 7-20 Interrupt-Controller

Im IRR wird jeder Event abgespeichert. Über das IMR können einzelne Events unterdrückt werden. Der Eintrag in das IRR ist unabhängig von der Interrupt-Maske. Die Event-Signale, die im IMR nicht ausgeblendet werden, generieren über ein Summennetzwerk den X/INT-Interrupt. Zum Debuggen kann der Anwender jeden Event im IRR setzen.

Jeder Interrupt-Event, der vom Prozessor bearbeitet wurde, muss über das IAR gelöscht werden. Dabei ist eine logische '1' auf die entsprechende Bitposition zu schreiben. Liegt am IRR zur gleichen Zeit ein neuer Event und ein Acknowledge vom vorhergehenden Event an, so bleibt das Event gespeichert. Gibt der Prozessor eine Maske nachträglich frei, so muss sichergestellt werden, dass im IRR kein Eintrag aus der Vergangenheit vorliegt. Sicherheitshalber ist die Position im IRR vor der Maskenfreigabe zu löschen.

Vor dem Verlassen der Interrupt-Routine muss der Prozessor in Mode-Register 1 das "End of Interrupt-Signal (EOI) = 1" setzen. Mit diesem Flankenwechsel wird die Interrupt-Leitung inaktiv geschaltet. Sollte noch ein Event abgespeichert sein, so wird der Interrupt-Ausgang erst nach einer Interrupt-Inaktivzeit von mindestens 48 Taktperioden (d. h. bei 48 MHz = 1usec) wieder aktiv. Damit besteht die Möglichkeit bei der Verwendung eines flankengetriggerten Interrupt-Eingangs wieder in die Interrupt-Routine hineinzukommen.


Die Polarität des Interrupt-Ausganges ist über das Mode-Bit INT_Pol parametrierbar. Nach dem Hardware-Reset ist der Ausgang low-aktiv.

7.9.1 Interruptzuordnung


Steuer- register

7 6 5 4 3 2 1 0

302H (Intel)

Correct-SD/ Output-Data-Exchange

Wrong SD/ Watch-Dog-Reset

Syni-Error

Del-Tim-Overrun

Go-Passiv Idle

Go-SM-State

Rec-Frame Overflow

MAC_ Reset

Int-Reg (IR) 7..0


Steuer- register

15 14 13 12 11 10 9 8

303H (Intel)

IND

IND-PRE FIFO-Overflow

Reserved

Leave-Master

Write-Violation

Timeout

Mem-Overflow

Int-Reg (IR) 15..8

ASIC-Schnittstelle


Bit 0 MAC_Reset Der SPC 4-2 ist, nachdem er den aktuellen Auftrag abgearbeitet hat, in den Offline-Zustand gekommen

(durch setzen von 'Go-Offline' bzw. bei fatalem Fehler aus SM-Mode). Bit 1 REC-Frame-Overflow Der SPC 4-2 empfing bereits ein neues Telegramm, obwohl die Indication-Queue noch voll ist. Oder das

FIFO im UART hatte einen Overrun, was durch ein zu langes Locken des Busses vom Prozessor ausgelöst wurde.

Bit 2 Go-SM-State Der SPC 4-2 ist in den Zustand SM-Mode übergegangen. Bit 3 Go-Passiv-Idle Der SPC 4-2 ist in den Zustand Passiv-Idle übergegangen. Bit 4 Del-Tim-Overrun Der Delay-Timer ist übergelaufen. Dieser Interrupt ermöglicht es der FLC, den internen Delay-Timer (24

bzw. 16 Bit) beliebig zu erweitern. Bit 5 Syni-Error Der Syni-Timer ist abgelaufen. Bit 6 Wrong-SD /Watch-Dog-Reset Wrong-SD:

wenn Baudrate-Search = 1; bei eingeschalteter Baudraten-Suche fehlerhafter Empfang Watch-Dog-Reset: wenn Baudrate-Search = 0 und DP-Mode = 1: gültige Daten wurden vom DP-Master empfangen.

Bit 7 Correct-SD / Output-Data-Exchange: Correct-SD:

wenn Baudrate-Search = 1; bei eingeschalteter Baudraten-Suche fehlerfreier Empfang eines Telegramms. Output-Data-Exchange: wenn Baudrate-Search = 0 und DP-Mode = 1 Indication-Buffer D und N wurden getauscht. DP-Datentelegramm ohne Ausgangsdaten (d.h. mit Nettodatenlänge = 0) wurde empfangen.

Bit 8 Mem-Overflow Ein Zugriff auf das interne RAM mit einer Adresse außerhalb der 1.5 kByte hat stattgefunden. Bit 9 Timeout die Timeout ist abgelaufen. Keine weitere Aktion im SPC 4-2 Bit 10 Write-Violation Interne Parameterzellen im RAM wurden von extern überschrieben, der SPC 4-2 geht in den Zustand

Offline. Bit 11 Leave-Master Der SPC 4-2 verlässt den PROFIBUS DP Zustand Data_Exchange Bit 12 Ignore_Delay-Timer-Overrun Im Zustand W-T1 des SM2-Time-Slave Steuerwerks wurde ein SM2-Time0-Telegramm vom aktuellen

Uhrzeit-Master empfangen. Dieser Interrupt ist im PA-Modus immer maskiert. Bit 13 FIFO-Overflow Das interne FIFO ist übergelaufen. Der Telegrammempfang wurde abgebrochen. Bit 14 IND-PRE Der SPC 4-2 hat eine vorzeitige Indication erkannt. Bit 15 IND Der SPC 4-2 hat eine Indication ausgeführt.

Tabelle 7-21 : Interrupt-Register


7.9.2 Interruptzuordnung im FF-Mode

Sobald der FF-Mode aktiviert ist, werden die Interruptquellen umgeschaltet.

Die Bits des 16-Bit-Interrupt-Registers haben im FF-Mode folgende Bedeutung: Adresse Bitposition Bezeichnung

Steuer- register

7 6 5 4 3 2 1 0

302H (Intel)

Correct-SD

Timer 3

Syni-Error

Timer 2

Timer 1

Timer 0

Rec-Frame Overflow

MAC_ Reset

Int-Reg (IR) 7..0


Steuer- register

15 14 13 12 11 10 9 8

303H (Intel)

IND

Reserved

FIFO-Overflow

Reserved

Reserved

Write-Violation

Reserved

Mem-Overflow

Int-Reg (IR) 15..8

Die weiteren Register des Interruptcontroller sind in den Bitpositionen wie das IR belegt:

Adresse Register Reset Zustand Zuordnung

300H / 301H

Interrupt-Request-Register (IRR)

nur lesbar

300H / 301H

Interrupt-Mask- Register (IMR)

schreibbar, im Betrieb änderbar

alle Bits gelöscht Bit = 1 Bit = 0

Maske ist gesetzt und der Interrupt gesperrt. Maske ist gelöscht und der Interrupt freigegeben.

302H / 303H

Interrupt-Acknowledge-Register (IAR)

schreibbar, im Betrieb änderbar

alle Bits gelöscht Bit = 1 Bit = 0

Das IRR-Bit wird gelöscht. Das IRR-Bit bleibt unverändert.

Tabelle 7-22 : Weitere Interrupt-Register

ASIC-Schnittstelle


Bit 0 MAC_Reset Telegramm gesendet Bit 1 REC-Frame-Overflow Empfangspuffer Überlauf Bit 2 Timer 0 Timer 0 abgelaufen Bit 3 Timer 1 Timer 1 abgelaufen Bit 4 Timer 2 Timer 2 abgelaufen Bit 5 Syni-Error Telegramm fehlerhaft empfangen (CRC- oder Manchester-Fehler) Bit 6 Timer 3 Timer 3 abgelaufen Bit 7 Correct-SD Korrekter Startdelimiter empfangen Bit 8 Mem-Overflow Ein Zugriff auf das interne RAM mit einer Adresse außerhalb der 1.5 kByte hat stattgefunden. Bit 9 Reserved Bit 10

Write-Violation

Interne Parameterzellen im RAM wurden von extern überschrieben, der SPC 4-2 geht in den Zustand Offline.

Bit 11

Reserved

Bit 12

Reserved

Bit 13

FIFO-Overflow

FIFO-Overflow beim Empfang; kein Empfangsabbruch (sollte nie auftreten, da der SPC 4-2 im FF-Mode nie unter Lock auf das interne RAM zugreift).

Bit 14

Reserved

Bit 15

IND

Telegramm fehlerfrei empfangen

Tabelle 7-23 : Interrupt-Register im FF-Mode


7.10 Taktsynchronisierung

Beschreibung

Die Taktsynchronisierung wird von einem Global-Control-Telegramm (SD2 an SAP58) ausgelöst. Der SPC 4-2 behandelt zum einen alle Global-Control-Telegramme wie der SPC 4-1. Zusätzlich vergleicht er aber (bei fehlerfreiem GCT) die im Telegramm enthaltene Stationsadresse mit einer im internen RAM parametrierten Stationsadresse (Test auf gültigen Äquidistanzmaster). Außerdem vergleicht er das im Telegramm enthaltene Gruppen-Byte mit einer ebenfalls im internen RAM parametrierten Gruppenadresse. Liefern beide Vergleiche Übereinstimmung, wird ein Zähler getaktet. Erreicht der Zähler den im neuen Register „Zählerendwert“ parametrierten Endwert, wird der Zähler gelöscht und der Interrupt MEM-OVERFLOW aktiviert. Für den Zählerendwert besitzt der SPC 4-2 ein neues Register (Adresse 0x31F, nur schreibbar)

Zur Unterscheidung zwischen einem tatsächlichen Memory-Overflow und dem Taktsynchronisierereignis dient das Bit 5 des Statusregisters (Early-Ready): Nur wenn es auf 1 steht, handelt es sich bei dem Interrupt um eine Taktsynchronisierung. Die bisherige Funktion des Early-Ready-Bits ist deshalb im SPC 4-2-Mode nicht mehr verfügbar. Das (nur intern verfügbare) Interrupt-Register-Bit TAKT_SYNC wird ohne Maskierung auf den SPC 4-2-Ausgang XINTCI geschaltet und bleibt solange aktiv (nullaktiv), bis die Software den Interrupt löscht. XINTCI stellt also einen neuen, nicht maskierbaren Interruptausgang dar.

Zur Aktivierung der Taktsynchronisierung muss im Mode-Register 4 das Bit Enable-SPC 4-2 gesetzt sein, erst dann ist der Zugriff auf die 3 neuen Register möglich. Zusätzlich muss im Mode-Register 4 auch das Bit Enable-Takt-Sync gesetzt sein. Damit wird der neue Mikroprogrammteil aktiv und außerdem der Ausgang XINTCI mit dem Interrupt verbunden.

Die Stationsadresse des gültigen Äquidistanzmasters wird im RAM-Parameterblock unter der Adresse 0x006 hinterlegt. Das Gruppen-Auswahl-Byte wird im RAM-Parameterblock unter der Adresse 0x007 hinterlegt. Deshalb ändert sich der Überwachungsbereich des Write-Violation-Interrupt im SPC 4-2-Mode um zwei Byte-Adressen (bisher RAM-Adresse 6 bis 23dez, jetzt 8 bis 23dez).

Der Taktsynchronisierungs-Ausgang XINTCI des SPC 4-2 wird bei einem Taktsynchronisier-Ereignis frühestens Tdelay-min und spätestens Tdelay-max nach dem Ende des Telegramms (Ende des Enddelimiter bei PA bzw. Ende des Stopbits bei DP) aktiv. Die Differenz zwischen Tdelay-max und Tdelay-min wird als Jitter bezeichnet. Bei PA-Betrieb hängen beide Delay-Zeiten davon ab, welche GCT-Telegrammlänge verwendet wird, möglich sind LE = 6 und LE = 7.

Tbit ist die Periodendauer der verwendeten Baudrate.

Tspc4 ist die Periodendauer des SPC 4-2-Eingangstaktes.

ASIC-Schnittstelle


Damit ergibt sich:

Für DP:

Tdelay-min: 3,25 Tbit Jitter: 0,5 Tbit

Die Verwendung des digitalen Filters löst bei DP eine Erhöhung des Jitters um Tspc4 aus.

Für PA (LE = 6):


Für PA (LE = 7):


Die Verwendung der Impulsmodulation löst eine Erhöhung des Jitters um Tspc4 aus.

Zum Vergleich die Werte des DPC31 (siehe Spezifikation DPC31 Version 1.0):

Tdelay: 250ns Jitter: 0,25 Tbit + T48


7.11 SPC 4-2-Timer

7.11.1 Delay-Timer

Beschreibung

Der Delay-Timer beim SPC 4-2 ist als 24 Bit Timer realisiert. Um kompatibel zum SPC 4 zu sein, wird der Delay-Timer im PA-Modus (XPB/PA=1) auf 16 Bit begrenzt.. Er wird automatisch beim Empfang eines "first-Time-Telegramms" zurückgesetzt und gestartet. Der Zähler wird solange inkrementiert bis er ausgelesen wird. Bei jedem "Overrun" wird ein Interrupt (Del-Tim-Overrun) generiert und weitergezählt.

Der Zählerstand muss nach dem Auslesen zurückgesetzt werden, damit kein weiterer Delay-Timer-Overrun-Interrupt generiert wird und das Systemmanagement beim Eintreffen eines zweiten "second-SM-Time-Telegramm" (z.B. wenn "first-SM-Time-Telegramm" wegen einer Busstörung verloren ging) dies unterscheiden kann (siehe Systemmanagement (SM-Time)). Die möglichen Fehlerfälle wie z.B. zwei aufeinanderfolgende second-SM-Time-Telegramme von unterschiedlichen Time-Master muss vom Systemmanagement beherrscht werden.

Der Teiler FAKT_DEL_CLK hat einen Wertebereich von 64 bis 1536.

1_

__ −=CLKDEL

QuarzCLKDELFAKT

Quarz

FAKT_DEL_CLK DEL_CLK Auflösung=1/DEL_CLK

48 MHz 1535 31,25 kHz 32 µsec

20 MHz 639 31,25 kHz 32 µsec

2 MHz 63 31,25 kHz 32 µsec

Tabelle 7-24 : Berechnungsformel für FAKT_DEL_CLK

Hinweis

Nach PROFIBUS PA ist eine Auflösung von 32 µsec zu wählen, je nach gewünschter Quarzfrequenz muss der Teiler FAKT_DEL_CLK entsprechend parametriert werden. Bei der Auswahl der Quarzfrequenz ist die Tabelle für den Baudrategenerator zu beachten.

ASIC-Schnittstelle


CLK Teiler für

Delay-Timer

DEL_CLK

FAKT_DEL_CLK

Bild 7-25 Funktion Delay-Timer (1)

DEL_CLK

Delay-Timer

x 0 1 y y+n 0

letztes Bit "first"-SM-Time detektiert

RD1: Receive Delay Timer

RD1start

stopp

RD1-Zähler wird angehalten

Wird der max. Zählerstand erreicht, so wird ab 0 weitergezählt und ein Interrupt(Del-Tim-Overrung) ausgelöst.

y+1

RD1-Zähler wird zurückgesetzt

und ausgelesen

Bild 7-26 Funktion Delay-Timer (2)

7.11.2 Idle-Timer

Beschreibung

Dieser Timer kontrolliert unmittelbar auf der internen Busleitung RxD/RxA die Ruhephase (log. '1'). Je nach Telegrammart müssen folgende Zeiten überwacht werden:


TSYN

Die Synchronisationszeit TSYN ist die minimale Zeitspanne, über die jeder Teilnehmer Ruhezustand vom Übertragungsmedium empfangen muss, bevor er den Beginn eines Aufruf- oder Tokentelegramms akzeptieren darf.

Im asynchronen Mode beträgt die Syn-Time 33 Bit.

Im synchronen Mode ist die Syn-Time parametrierbar. Der gültige Wert steht im SYN-Time-Register und liegt zwischen 4 und 32 Bit. 3

TRDY

Die Bereitschaftszeit TRDY ist die Zeit, die beim Responder nach dem Empfang des Aufruftelegramms als Ruhephase auf dem Übertragungsmedium verstreicht, bevor er sein Antwort-/Quittungstelegramm senden darf. TRDY wird im TRDY-Register parametriert.4

7.11.3 Syni-Timer

Beschreibung

eser Timer dient zur Überwachung des Übertragungsmediums, ob innerhalb der Zeit TSYNI eine Empfängersynchronisierung zustande kommt. Der Timer wird mit der ersten Leitungsaktivität nach einer ablaufenden Idle-Time zurückgesetzt und mit dem BRCLK inkrementiert. Gestoppt wird er durch Ablauf des Idle-Timers. Der Idle-Timer steuert somit direkt den Syni-Timer. Läuft der Idle-Timer, so ist auch der Syni-Timer enabled und umgekehrt. Liegt ein Fehler auf dem Übertragungsmedium vor, z.B. dauernd log '0' oder dauernder Wechsel '0'/'1' im asynchronen Mode oder dauernde Aktivität im synchronen Mode, so kommt der Idle-Timer nicht mehr zum Stillstand (keine Synchronisierung mehr möglich). Somit läuft der Syni-Timer auf den Wert TSYNI = 11385 bit bzw. 8672 Bit bei synchroner Übertragung und bleibt stehen. Der SPC 4-2 generiert daraufhin den Error-Interrupt Syni-Error.

Nach Reset ist der Syni-Timer (14 Bit) disabled. Mit "START-SPC 4-2 = 1" (Mode Register 1) wird er nach der Initialisierung definiert gestartet.

3 Die PNO Richtlinie PROFIBUS PA Version 1.0 definiert TSYN=28...112 bit. Diese Definition umfaßt jedoch die Präambel und die Delimiter. Wird der IDLE-Timer jedoch mit dem Signal XRxA zurückgesetzt, dürfen diese Teile nicht mitgezählt werden. 4 Die hier definierte Zeit TRDY entspricht der Zeit "min TSDR", wie sie in DIN 19245 bzw. bei PROFIBUS PA definiert ist. Im synchronen Mode ist TRDY=TIFG (Interframe Gap Time).

ASIC-Schnittstelle


7.11.4 Slot-Timer

Beschreibung

Dieser Timer generiert die Zählintervalle für den Timeout-Timer.

LoadSyni /Slot

XSlot/Syni

TID0

Slot

TSL

1.Slot 2.Slot

Bild 7-27 Steuerung des Slot-Timer

Der Slot-Timer ist ein zyklischer Timer und zählt inkrementierend mit BRCLK. Beim Start wird er mit der Idle-Time geladen. Er läuft nur in den Phasen, wo der Syni-Ti-mer steht. Aus diesem Grund wird ein gemeinsamer Syni/Slot-Timer (14 Bit) verwendet.

Bei allen MAC-Zuständen (außer Offline) führt der Ablauf des Slot-Timer zum Inkrementieren des Timeout-Timer, zusätzlich wird der Slot-Timer mit dem Wert '0' geladen und wieder neu gestartet. Mit dem nächsten BRCLK hat er den Wert '1'.

Der Syni/Slot-Timer wird nach der Initialisierung als Syni-Timer gestartet ("START-SPC 4-2 = 1").

7.11.5 Time-Out-Timer

Beschreibung

Der Time-Out-Timer dient zur Überwachung der Busaktivität der seriellen Schnittstelle. Die TTIMEOUT ist ein Vielfaches der Slot-Time. Der SPC 4-2 berechnet diese Zeit nach der Formel "TTIMEOUT = (130 * 2 + 6)*TSLOT" für passive Teilnehmer bevor er Offline verlässt.


Der Timeout-Timer (9 Bit) ist ein One-Shot-Timer und zählt inkrementierend mit den Slot-Intervallen (TOCLK). Die Steuerung übernimmt das Zustandsbit XSlot/Syni. Läuft der Syni-Timer (XSlot/Syni = 1), so ist der Timeout-Timer gesperrt. Beim Wechsel von Syni auf Slot (XSlot/Syni = 0) wird der Timeout-Timer gelöscht, freigegeben und mit jedem TOCLK (Slot-Intervall) inkrementiert. Tritt auf dem seriellen Bus wieder Aktivität ein, bevor der Timeout-Timer abgelaufen ist (XSlot/Syni = 1), dann hält die Steuerung den Timer wieder an.

Beim Ablauf des Timers wird der Timeout-Zustandsmerker gesetzt und der Zähler angehalten.

RxD/XRxA

XSlot/Syni

T ID

Load TOT 0

TOCLK

Timeout

T Timeout

TIMEOUT stop TIMEOUT START TIMEOUT abgelaufen

Bild 7-28 Steuerung des Time-Out-Timer

7.11.6 Neue Timer im FF-Mode

Beschreibung

Der SPC 4-2 enthält 4 neue 16-Bit-Timer. Diese sind nur im FF-Mode nutzbar, da sie Interrupt-Bits verwenden, die nur im FF-Mode frei sind. Sie laufen alle mit dem Baudratentakt.

Im neuen Register Timer-Typ kann eingestellt werden, ob der jeweilige Timer als „One-Shot“- oder als „zyklischer“ Timer arbeitet.

Über das neue Register Timer-Control werden die Timer gestartet, gestoppt und zum Weiterzählen veranlasst.

ASIC-Schnittstelle


Jeder Timer darf erst gestartet werden, wenn sein Startwert ins Timer-Register geschrieben wurde. Jeder Timer lädt beim Start den Startwert aus seinem Startwert-Register und zählt rückwärts, bis er den Wert 0 erreicht. In diesem Moment gibt der Timer einen Interrupt aus. Der „zyklische“ Timer läuft anschließend sofort wieder mit seinem Startwert los, während der „One-Shot“-Timer auf 0 stehen bleibt.

Zum Neustart des „One-Shot“-Timer nach seinem Ablauf genügt es, wenn der Anwender ins Timer-Control-Register erneut einen Startbefehl schreibt. Will man einen noch nicht abgelaufenenen „One-Shot“-Timer retriggern, so ist der Timer zuerst anzuhalten und dann wieder zu starten. Dies gilt auch für den Betrieb als „zyklischen“ Timer. Der Anwender muss zuerst durch Schreiben einer „11“ in die entsprechenden Bits des Control-Register den Zähler anhalten, bevor der Timer mit einem Startbefehl (Schreiben der entsprechenden Bits mit „01“ oder „10“) starten oder weiterzählen kann.

Ein Weiterzähl-Befehl an einen vorher angehaltenen Zähler löst beim Zählerstand 0 einen Zählbeginn ab dem Startwert aus.

Damit beim Auslesen der Timer-Werte über den 8-Bit-Datenbus das gelesene „higher“ Byte immer zu dem ausgelesenen „lower“ Byte passt, muss der Anwender immer zuerst das „lower“-Byte und anschließend das „higher“ Byte lesen (beim Lesen des „lower“-Byte wird gleichzeitig das „higher“ Byte in ein Register kopiert, aus dem dann das „higher“-Byte gelesen wird). Deshalb sind auch keine Wortzugriffe auf diese Register zulässig.

Hinweis

Bei allen aufeinanderfolgenden Operationen mit Timern (z.B. anhalten und neu starten) ist immer eine Taktperiode des Timertaktes abzuwarten.

Register Timer-Typ (Adresse 0x31D; nur schreibbar):

Bit 0 0 Timer0 ist ein zyklischer Timer (Zustand nach Reset). 1 Timer0 ist ein „One-Shot“-Timer





Register Timer-Control (Adresse 0x31E; nur schreibbar):

Bit (1:0)

00 Zustand des Timer0 bleibt unverändert. 01 Timer0 wird mit dem Startwert neu gestartet. 10 Timer0 zählt weiter (wirkt nur, wenn der Timer vorher gestoppt wurde). 11 Timer0 wird angehalten.

Bit (3:2)

00 Zustand des Timer1 bleibt unverändert. 01 Timer1 wird mit dem Startwert neu gestartet. 10 Timer1 zählt weiter, (wirkt nur, wenn der Timer vorher gestoppt wurde). 11 Timer1 wird angehalten.

Bit (5:4)


Bit (7:6)


Adresse des

Zähler-Registers


7 6 5 4 3 2 1 0

0x320H T0_15

T0_14

T0_13

T0_12

T0_11

T0_10

T0_9 T0_8 Timer0-Reg Bit 15-8

0x321H T0_7 T0_6 T0_5 T0_4 T0_3 T0_2 T0_1 T0_0 Timer0-Reg Bit 7-0

0x322H T1_15

T1_14

T1_13

T1_12

T1_11

T1_10



0x324H T2_15

T2_14

T2_13

T2_12

T2_11

T2_10



0x326H T3_15

T3_14

T3_13

T3_12

T3_11

T3_10




Asynchrone Schnittstelle 8


8.1 Baudrate-Generator

Beschreibung

Der Baudrate-Generator (BRG) liefert alle auf dem SPC 4-2 benötigten Takte für die Übertragung von Daten im asynchronen UART-Format in den Datenraten:

9,60 kBit/s

19,20 kBit/s 93,75 kBit/s

187,50 kBit/s 500,00 kBit/s

1,50 Mbit/s 3,00 Mbit/s 6,00 Mbit/s

12,00 MBit/s.

Asynchrone Schnittstelle


8.2 Transmitter

Beschreibung

Der Transmitter setzt die parallele Datenstruktur in einen seriellen Datenstrom von einem Startbit, 8 Datenbits, ein gerades Paritybit und ein Stopbit um. Das niederwertige Datenbit wird zuerst gesendet. Vor dem ersten Zeichen wird Request-to-Send (RTS) generiert. Zum Anschluss eines Modems steht der XCTS-Eingang zur Verfügung. Der Transmitter muss nach RTS aktiv das erste Telegrammzeichen solange zurückhalten, bis das Modem XCTS aktiviert.


8.3 Transmitter

Beschreibung

Der Receiver setzt den seriellen Datenstrom in die parallele Datenstruktur um. Er tastet den seriellen Datenstrom mit der 4-fachen (bei 12 Mbit/s), bzw. der 16fachen Übertragungsgeschwindigkeit ab. Die Synchronisierung des Empfängers beginnt immer mit der negativen Flanke des Startbits. Das Startbit und die anderen Bits werden bei Datenraten ≤ 1.5 Mbit/s in der zeitlichen Bitmitte dreimal abgetastet. Beim Startbit müssen die Werte log '0' und beim Stopbit log '1' sein. Bei den Datenbits und dem Paritybit trifft der Receiver eine 2 aus 3 Mehrheitsentscheidung. Erkennt der Receiver bei der Abtastung des Startbits keine 3 'Nullen' in der Bitmitte, so bricht er die Synchronisierung ab. Das Stopbit mit 3 x log '1' schließt die ordnungsgemäße Synchronisierung ab. Sind nicht alle Abtastwerte gleich "1", so wird das als ERR-UART interpretiert. Des weiteren überprüft der Receiver das Paritybit und meldet bei Ungleichheit auch ERR-UART.



8.4 Serial-Bus-Interface PROFIBUS Schnittstelle (asynchron

8.4.1 Schnittstellensignale

Die Datenübertragung erfolgt in der Betriebsart RS485 (RS485 Physik).

Der SPC 4-2 ist mit den galvanisch getrennten Schnittstellentreiber über folgende Signale zu verbinden:

Signalnamen I/O Typ Bemerkung

TxD RxD RTS XCTS

O I O I

non Tristate non Tristate

Sendedaten Empfangsdaten Freigabe der Sendetreiber Senderfreigabe

Tabelle 8-1: Schnittstellensignale

Steckerbelegung

Wenn die Schnittstelle als normkonforme PROFIBUS-Schnittstelle mit einer 9 poligen SUB-D-Buchse ausgeführt werden soll, ist folgende Pinbelegung einzuhalten: Pin 1 - frei Pin 2 - frei Pin 3 - B-Leitung Pin 4 - Request to Send (RTS) Pin 5 - Datenbezugspotential (M5) Pin 6 – Versorgungsspannung Plus 5V (potentialfrei P5, Strom je nach anschl. Gerät, min. 10 mA) Pin 7 - frei Pin 8 - A-Leitung Pin 9 - frei

Der Leitungsschirm ist mit dem Gehäuse zu verbinden.

Der benötigte Strom an Pin 6 (P5) ist abhängig vom anschließbaren Gerät:

• Abschlusswiderstand in Busstecker / Busterminal (nach DIN19245): ca. 10 mA

• ET200 Handheld: ca. 50 mA

• optisches Busterminal SF/PF: ca. 90 mA

Die Pinbelegung der freien Pins ist optional entsprechend DIN E 19245 Teil 3 zu verwenden.


Achtung

• Die Bezeichnungen A und B der Leitungen am Stecker entsprechen den Bezeichnungen in der RS485 Norm und nicht der Pinbezeichnung von Treiber-ICs.

• Die Leitungslänge vom Treiber zum Stecker ist unbedingt so kurz wie möglich zu halten.

8.4.2 Timing RS 485

Beschreibung

Vor dem Senden setzt der SPC 4-2 das RTS Signal auf „1“ und lädt daraufhin den Sendepuffer des UART mit dem 1. Zeichen. Der UART verzögert das erste Telegrammzeichen solange, bis das Signal XCTS aktiv ist, während der Telegrammübertragung wird das CTS nicht mehr abgefragt. Beim Sendeabschluss (Puffer leer-Stoppbit wird gesendet) wird das RTS wieder zurückgesetzt. Der XCTS-Pin muss im Betrieb auf log.<0> gesetzt sein.

Schaltzeiten: No Symbol Parameter min. Unit

1 TsRTS (TXD) RTS ↑ to TXD (Setup-Time) 1,5 TBit*

2 ThRTS (TXD) RTS ↓ to TXD (Hold-Time) 1 TBit*

*: 1 TBit = 104µs bei 9,6kBd, 1 TBit = 83ns bei 12MBd

RTS

TXD

1 2

Bild 8-2 Timing RS 485



8.4.3 Beschaltungsvorschlag RS 485

75ALS176D

1 1

2

U+

EN1 G ND

EN2

100 1002P5 2M

68n

2P5 2M

680R1K

IN U-

U+ U-HCPL7101

U+U- U+

68n 68n

EN

2M

P5 P5

680R

1K

O UTEN

680R

300R

680R

HCPL0601

2P5&

274HC132

300R

U+ IN

300R

68n 68n

680R

OUTENU-U+

20K

M

M

HCPL7101

2P52M

300R

M

CT SRT S T XD RXD

B - Ltg.RT S2M 2P5 A - Ltg.

Caution: Potential isolation to bus P5 and 2 P5

Shield

Driver selectionDiff. voltage > 2V

1 2 3 4 5 6 7 8 9

Layout :Keep lines as short as possible

M

Bild 8-3 Schaltbild



Synchrone Schnittstelle 9


9.1 Überblick

Beschreibung

Die synchrone Schnittstelle ermöglicht die Datenübertragung nach IEC 61158-2 (voltage mode, 31,25 kbit/s). Sie umfasst Dienste des in dieser Norm definierten Interfaces zwischen Data Link Layer und Physical Layer (FDL-Ph Layer Interface), die Sublayer Ph DIS (DCE Independent Sublayer) und Ph MDS (Medium dependent Sublayer) für drahtgebundene Übertragung ("Wire Media"), sowie das entsprechende MDS-MAU Interface. Außerdem ist das Station Management-Physical Layer Interface (Teile der in der Norm IEC 61158-2 optional definierten Dienstprimitiven) realisiert. Nicht implementiert ist die sogenannte "Medium Access Unit (MAU) , welche den Sendeimpulsformer, den Leitungstreiber, den Empfangsverstärker, die Empfangsfilter und die Leitungsankopplung (gegebenenfalls mit Fernspeiseeinrichtung) umfasst. Der MAU ASIC SIM1 vereinfacht den Aufbau dieser synchronen Schnittstelle wesentlich (siehe Anhang bzw. eigene Beschreibung).

Receive Filter

Tx-Control/ FCS-

Generator

Tx-Register/ Tx-Buffer

Rx-Register/ Rx-Buffer

8

Manchester Encoder/ Delimiter Generator

Micro- Sequenzer

Rx-Control/ FCS-Check Clock

Recovery

Manchester Decoder/ Delimiter Detector

Transmitter

Receiver

Gap-Timer

Bild 9-1 Blockschaltbild der synchronen Schnittstelle

Synchrone Schnittstelle


9.2 Baudrate-Generator

Beschreibung

Im Baudraten-Generator kann die Datenrate 31,25 KBit/s generiert werden.


9.3 Transmitter

Beschreibung

Der Transmitter setzt die parallele Datenstruktur in einen seriellen Datenstrom um. Das synchrone Übertragungsverfahren nach IEC 1158-2 arbeitet mit Manchester-Codierung und Start- und Enddelimitern. Jedem Telegramm wird eine Präambel vorangestellt. Die Länge der Präambel ist im PREAMBLE-Register hinterlegt. Das höherwertige Datenbit wird (im Unterschied zur asynchronen Schnittstelle) zuerst gesendet 5. Der Transmitter generiert ein 16-bit-CRC-Feld und fügt es dem Datenfeld an.

PREAMBLE SD FC+DA+SA+Data FCS (CRC) ED

1...8 Byte 1 Byte 1..249 Byte 2 Byte 1 Byte

Bild 9-2 Frame-Struktur der seriellen Schnittstelle

Binäre "0" Binäre "1" NON DATA+ NON DATA-

Bild 9-3 Bit-Codierung der synchronen Schnittstelle

5Laut IEC 61158-2, Kapitel 7.



Bitgrenzen

Präambel(1...8 Byte)

Start-Delimiter

End-Delimiter

1 0 1 0 1 0 1 0

1 N+ N- 1 0 N- N+ 0

1 N+ N- N- 1 0N+ 1

Bild 9-4 Bit-Codierung der synchronen Schnittstelle

Der Transmitter stellt verschiedene Ausgangssignale zur Verfügung:

• RTS (Freigabe des Sendetreibers)

• TxS (Sendesignal)

• ADD (Addiersignal).

Mit der Kombination aus TxS und ADD lässt sich sehr leicht eine Addierschaltung zur Ansteuerung einer Current-Control-Einheit aufbauen, wie sie bei der Anschaltung eines eigensicheren Busteilnehmers verwendet wird. Die Kombination RxS/TxS ist bei der Ansteuerung eines Übertragers von Vorteil.

Die Signale RTS und ADD liegen an einem gemeinsamen Ausgang (RTS/ADD). Die Umschaltung zwischen den beiden Modi kann durch Parametrierung (Mode-Register 0) erfolgen.

Um die minimale Lücke zwischen zwei Telegrammen zu garantieren, wird nach Ende eines Telegramms der Transmitter für die Dauer einer Minimum Interframe Gap Time gesperrt. Der Gap Timer wird mit dem aktuellen Wert für die Interframe Gap Time aus dem SYN-Time-Register geladen.


1 0 1 0 1 0 1 0 1 N+ N- N- 1 0N+ 1

RTS

TxS

ADD

Bild 9-5 Ausgangssignale des synchronen Transmitter



9.4 Receiver

Beschreibung

Das Receive-Filter hat die Aufgabe, das Empfangssignal RxS für die Taktrückgewinnung und für die Decodierung aufzubereiten.

Der Machester Decoder gewinnt aus den gefilterten Empfangsignal die Daten.

Die Clock Recovery gewinnt aus dem gefilterten Empfangssignal und dem den Takt CLK1 zurück.

Der Data Decoder tastet das gefilterte Empfangssignal mit dem rückgewonnenen Empfangstakt RxC (positive Flanke) ab und gibt den Abtastwert gewichtet mit der von der Decoder State Machine übergebenen Polaritäts-Information (POL=1 oder POL=0) als Empfangssignal RxD weiter.


9.5 Impulsmodulation im SPC 4-2

Der SPC 4-2 hat Schaltungsteile für eine direkte Verbindung SIM1-Optokoppler-SPC 4-2 (PROFIBUS PA-Anschluss) unter Ausnutzung der stromsparenden Schnittstelle des SIM 1 integriert. Eine eigene Anpassschaltung ist nicht mehr notwendig.

Die Schaltung ist nur für einen einzigen Anwendungsfall ausgelegt:

PROFIBUS -PA

Betriebsfrequenz am SPC 4-2: 2 MHz

Baudrate: 31,25 kBaud

Beschreibung:

Die vom SIM1 empfangenen Telegramme werden an den SPC 4-2 nicht in originaler Form weitergereicht. Aus Stromspargründen wandelt der SIM1 das Telegramm in eine Reihe von kurzen Impulsen um. Am SPC 4-2 erscheint es deshalb in folgender Form:

Jede steigende Flanke im Telegramm ergibt einen High-Impuls der Breite 5µs, jede fallende einen High-Impuls der Breite 2µs; zwischen den Impulsen hat das Signal den Pegel 0.

Im Empfangsteil wird das ursprüngliche Telegramm zurückgewonnen.

Beim Aussenden eines Telegramms durch den SPC 4-2 findet eine Erzeugung dieser Impulsfolge aus dem zu sendenden Telegramm statt. Einziger Unterschied ist die invertierte Polarität: Zum Ansteuern der Optokoppler müssen Low-Impulse anstatt der High-Impulse erzeugt werden.

Aktivierung:

Um die Impulsmodulation einzuschalten, muss der Anwender das Bit Impuls-Modulation im Mode-Register-3 (Adresse 31BH) setzen.

Impuls-Modulation (Bit 0): 0: Impuls-Modulation ist ausgeschaltet (Zustand nach Reset). 1: Impuls-Modulation ist freigegeben.



9.6 Impulsdemodulation

Beschreibung

Die zulässigen Impulsbreiten der Impulsschnittstelle sind in der SIM 1-Spezifikation festgelegt. Dort wird für einen kurzen Impuls 2 µs ± 0,5 µs, für einen langen Impuls 5 µs –0,5 µs/+2 µs angegeben.

Die SIM1-Spezifikation spezifiziert für die Demodulation der Impulse ein Zeitglied, das eine Zeit von 2,9 µs bis 3,2 µs besitzt (t3, siehe Spezifikation SIM1). Implementiert wurde dieses Zeitglied allerdings digital, so dass der SIM1 Impulse kürzer als 3,0 µs und länger als 3,5 µs eindeutig erkennt. Impulsbreiten, die zwischen diesen Grenzen liegen, werden zufällig als „kurze“ oder als „lange“ Impulse erkannt.

Im SPC 4-2 ist das Fenster, in dem die Impulsbreite unsicher erkannt wird, verschiebbar implementiert:

Unsicherheitsfenster SPC 4-2:

2,5 µs bis 3,0 µs Abtast-Mode 00 3,0 µs bis 3,5 µs Abtast-Mode 01 (nach Reset) 3,5 µs bis 4,0 µs Abtast-Mode 10 4,0 µs bis 4,5 µs Abtast-Mode 11

Die Verschiebbarkeit vereinfacht die Auswahl der Optokoppler zwischen SIM 1 und SPC 4-2. Das Unsicherheitsfenster des SPC 4-2 ist über das neue Mode-Register 4 (siehe Kapitel 7.1.11) einstellbar. Nach Reset liegt es zwischen 3,0 µs und 3,5 µs.


9.7 Schnell-Synchronisierer im Manchester-Empfänger

Beschreibung

Unter Schnell-Synchronisierung versteht man das Finden der Bitmitte in der Präambel eines Manchester-Telegramms (PROFIBUS PA). Der SPC4 legt diesen Zeitpunkt auf die 4. Telegramm-Flanke in der Präambel. Der SPC 4-2 versucht, diesen Zeitpunkt genauer zu bestimmen, indem er die Dauer der letzten High- und Low-Phase vor der 4. Flanke bestimmt. Aus dem Mittelwert dieser beiden Zahlen errechnet er einen Korrekturwert, der bei der Festlegung der Bitmitte berücksichtigt wird. Aufgrund dieser Modifikation verkraftet der SPC 4-2 mehr systematische Verzerrung (alle steigende bzw. fallende Flanken sind um den gleichen Betrag verzögert) als der SPC 4.

Um diesen verbesserten Synchronisiermode zu aktivieren, muss der Anwender das Bit Quick_Sync_New im Mode-Register-3 (Adresse 31BH) setzen:

Quick_Sync_New (Bit 2): 0: Verbesserung ist inaktiv (Zustand nach Reset)

1: Verbesserung ist aktiv


Taktversorgung 10


Taktversorgung an QCLK-IN

Betriebsspannung Übertragungs-Betriebsart Takt max. = 1/T

5 V asynchron 48 MHz

5 V synchron 40 MHz

3,3 V asynchron 20 MHz

3.3 V synchron 16 MHz

Takt Timing:

Verzerrungen des Taktsignals sind bis zu einem Verhältnis vonTCLH:TCLL 40:60 zugelassen. Bei einer Schwelle von 1,5 bzw. 3,7V oder 0,7 bzw. 1,8V:

CLK

21TCLH TCLL

Bild 10-1 Takt-Timing

Quarzanschluss:

M P5

2

4

1300R

GU-U+

EN

3

48MHz

CLK 5

SPC4

ISCLK-Out CPU7

Bild 10-2 Quarzanschluss

Taktversorgung


Der Clockgenerator erzeugt aus einem angeschlossenen Quarz den internen CLK, aus dem wiederum alle auf dem SPC 4-2 benötigten Taktsignale generiert werden. Der Grundtakt wird über einen parametrierbaren Teiler für weitere Bauelemente (z.B. Prozessor) zur Verfügung gestellt (Pin 3 „0“=:4, „1“=:2 geteilter Takt).

Bei der Motorola Familie HC11 darf der E-Clock nur ¼ des Eingangstaktes des SPC 4-2 betragen (Osc.)

Motorola-CPUINTEL-CPU

E-Clock

:2 (intern) :4 (intern)

CLK CLK

ISCLK-Out 2 2

(2MHz,48MHz) (2MHz,48MHz)

(500kHz,12MHz)

(1MHz,24MHz)

Synchroner Bustakt zwischen CPU und SPC 4

(2MHz,48MHz)

Teiler Teiler

BIU BIU

RAM RAM

Bild 10-3 Übersicht Anschlussschema für INTEL- und Motorola-CPUs mit synchronem Bustiming



Prozessorschnittstelle 11


11.1 Universelle Prozessor-Schnittstelle

Beschreibung

Der SPC 4-2 besitzt eine parallele 8-Bit Schnittstelle mit einem 10-Bit Adressbus. Er unterstützt alle 8-Bit Mikrocontroller, deren CPU auf der 80C51/52 (80C32)-Linie von INTEL basiert, die MOTOROLA HC11- Familie, sowie 8-/16-Bit Mikrocontroller der Familie 80C166 von SIEMENS, X86-kompatible Prozessoren von Intel und die Familie HC16 und HC916 von MOTOROLA.

Zusätzlich ist ein Taktteiler integriert, der den durch 2 oder 4 geteilten internen Arbeitstakt extern zur Verfügung stellt und damit auch Low-cost-Systeme ermöglicht.

Da die Datenformate von Intel- und Motorola-Prozessoren nicht kompatibel sind, führt der SPC 4-2 bei Wortzugriffen automatisch ein ‘Byte swapping’ durch (nur beim Schreiben bzw. Lesen eines 16 Bit-Registers im Parameterbereich, auf alle anderen Parameter muss byteweise zugegriffen werden). Hiermit kann auch ein Motorola-Prozessor den 16 Bit-Wert korrekt lesen. Das Lesen oder Schreiben erfolgt, wie üblich, durch zwei Zugriffe (8-Bit-Datenbus). Über die zwei Konfigurations-Pins TYP und MODE kann die Schnittstelle wahlweise unterschiedliche Mikrocontrollertypen und deren Bustiming (Lese- und Schreibzyklen) unterstützen. Mit dem TYP-Pin wird das Datenformat für die entsprechende Mikrocontroller-Familie festgelegt und mit dem MODE-Pin das synchrone (starre) oder asynchrone Bus-Timing. Zusätzlich kann über den Pin "Teiler" ein durch 2 oder 4 geteilter Takt am Pin ISCLK-Out eingestellt werden.

Prozessorschnittstelle


TYP und MODE TYP , MODE Die SPC 4-2-Schnittstelle unterstützt folgende Mikrocontroller

1 1 (synchron Motorola)

MOTOROLA-Mikrocontroller mit folgenden Merkmalen:

• Synchroner (starrer) Bus; Timing ohne Auswertung des READY-Signals

• 8-Bit nicht gemultiplexter Bus: DB(7-0), AB(9-0) Anschließbar sind :

• HC11-Typen: K, N, M und F1

• HC16- und HC916-Typen mit programmierbaren ECLK-Timing Alle anderen HC11-Typen mit einem gemultiplexten Bus müssen die Adressen A(7-0) extern von den Daten D(7-0) selektieren. Adressdecoder ist im SPC 4-2 abgeschaltet; CS-Signal wird dem SPC 4-2 zugeführt:

• Bei Mikrocontrollern mit Chip-Selektierungs-Logik: K, F1, HC16, HC916 sind die Chip-Selektierungs-Signale programmierbar bezüglich des Adressbereiches, der Priorität, der Polarität und der Fensterbreite im Schreib- bzw. Lesezyklus.

• Bei Mikrocontrollern ohne Chip-Selektierungs-Logik: N, M und anderen wird eine externe Chip-Selektierungs-Logik benötigt. Dies bedeutet zusätzlichen Hardwareaufwand und feste Zuordnungen.

Bedingung: SPC 4-2-Takt (QCLK-IN) muss mindestens viermal größer als der gewünschte Bustakt (E-Takt) sein

1 0 (asynchron Motorola)

MOTOROLA-Mikrocontroller mit folgenden Merkmalen:

• Asynchroner Bus; Timing mit Auswertung des READY-Signals

• 8-Bit nicht gemultiplexter Bus: DB(7-0); AB(9-0) Anschließbar sind:

• HC16 und HC916 Typen Adressdecoder im SPC 4-2 ist abgeschaltet; CS-Signal wird dem SPC 4-2 zugeführt: Chip Selektierungs-Signal ist in allen Mikrocontrollern vorhanden und programmierbar

0 1 (synchron INTEL)

INTEL, CPU Basis 80C51/2 (80C32), Mikrocontroller diverser Hersteller

• Synchroner (starrer) Bus; Timing ohne Auswertung des READY-Signals

• 8-Bit gemultiplexter Bus ADB(7-0), Anschließbar sind:

• Mikrocontroller Familien z.B. INTEL, SIEMENS, PHILIPS ... Adressdecoder im SPC 4-2 ist eingeschaltet; CS-Signal wird intern erzeugt:

• Die unteren Adressbits A(7-0) werden mit dem ALE-Signal in einem internen Adresslatch gespeichert. Im SPC 4-2 wird der interne CS Dekoder aktiviert, der aus den Adressen A(9- 0) sein eigenes CS-Signal generiert.

• Der integrierte Adressdecoder ist fest verdrahtet, so dass der SPC 4-2 immer unter festen Adresse A(7...0)=0000 00xxb angesprochen werden muss, wobei der SPC 4-2 aus den Signalen A(1,0) das entsprechende Adressfenster selektiert.

• In dem Modus muss der CS-Pin (XCS) auf VDD (High-Potential) liegen Beschaltung: Anschlussbilder werden durch die Spezifikation festgelegt

• ADB(7-0) an SPC 4-2-Pin DB(7-0), AB(15-8) an SPC 4-2-Pin

• AB(7-0) und die SPC 4-2-Pin AB (9,8) auf VSS legen.

• SPC 4-2-Takt (QCLK-IN) muss mindestens viermal größer als der gewünschte Bustakt sein


TYP , MODE Die SPC 4-2-Schnittstelle unterstützt folgende Mikrocontroller

0 0 (asynchron INTEL)

INTEL und SIEMENS 16-/8-Bit Mikrocontroller Familien

• Asynchroner Bus; Timing mit Auswertung des XREADY-Signals

• 8-Bit nicht gemultiplexter Bus: DB(7-0); AB(9-0) Anschließbar sind:

• Mikrocontroller Familien z.B. SIEMENS, 80C16x und INTEL X86 Adressdecoder im SPC 4-2 ist abgeschaltet; CS-Signal wird dem SPC 4-2 zugeführt

• Externe Adressdekodierung ist immer notwendig Externe Chip-Selektierungslogik, wenn im Mikrocontroller nicht vorhanden Hinweis: Das Bit X86 im Mode-Register 2 muss für diesen Modus eingestellt werden.



11.2 Bus-Interface-Unit (BIU)

Beschreibung

Die Schnittstelle zum Mikrocontroller bildet die Bus Interface Unit. Sie erlaubt dem angeschlossenen Mikrocontroller die Zugriffe zum internen 3 kByte Dual Port Speicher. Abhängig von den angeschlossenen Mikrocontrollertypen generiert die BIU aus den Steuersignalen (ALE- mit intern generierten CS-Signal oder E-Takt mit extern anliegenden CS-Signal) die entsprechenden Request-Signale für den Dual-Port-RAM-Controller.


11.3 Dual-Port-RAM-Controller

11.3.1 Funktion

Das interne maximal 3kByte große RAM des SPC 4-2 ist ein Single-Port-RAM. Die Steuerung durch einen integrierten Dual-Port-RAM-Controller (DPC) erlaubt jedoch einen fast gleichzeitigen Zugriff von beiden Ports (Busschnittstelle und Mikrosequenzer-Schnittstelle MS). Da ein Zugriff über die externe Schnittstelle wesentlich länger dauert als der MS-Zugriff, lassen sich beide ineinander verschachteln, so dass der extern angeschlossene Prozessor keine Verzögerung bemerkt.

Ein externer Busrequest wird von der BIU generiert und an den DP-RAM-Controller weitergereicht. Ein Request wird je nach Modus unterschiedlich gebildet:

Im Konfigurations-Modus (1,1) für Motorola-Mikrocontroller wird die steigende Flanke des E-Taktes differenziert und als Request gewertet, wenn gleichzeitig das anliegende CS-Signal anliegt.

Im Konfigurations-Modus (1,0) Motorola asynchron wird die fallende Flanke von AS als Request gewertet, wenn zusätzlich das Chip-Select aktiviert wird.

Im Konfigurations-Modus (0,1), Intel 80C32 wird die fallende Flanke des einzusychronisierenden Read-Write Signals differenziert und als Request gewertet, wenn gleichzeitig der interne CS Dekoder ein CS-Signal generiert.

Im Konfigurations-Modus (0,0), Intel X86 wird die fallende Flanke des einzusynchronisierenden Read-Write-Signals differenziert, wobei hier jedoch das anliegende CS-Signal ausgewertet wird.

Im Konfigurations-Modus (0,0) 80C165 löst die fallende Flanke von ALE die Zugriffe aus, dabei wird das anliegende Chipselect-Signal ausgewertet.

Achtung

Das lokale uP-Interface ist mit einem Buffer und über den DPRAM-Controller entkoppelt vom eigentlichen DPRAM. Bei Schreibzugriffen auf das DPRAM liegt die Information im DPRAM erst dann physikalisch vor, wenn mindestens vier aktive 0-1-Flanken des SPC4-2-Taktes nach der aktiven Write-Flanke des lokalen Interface aufgetreten sind (unabhängig vom lokalen uP-Interface). Somit dürfen Back-to-Back-Zugriffe auf das DPRAM nur so schnell sein, dass zwischen zwei aufeinanderfolgenden Write-Flanken mindesten vier Taktperioden des internen Taktes aufgetreten sind. Dasselbe gilt für den Fall, dass auf einen Schreibzugriff Daten unmittelbar aus der selben Zelle gelesen werden sollen



11.3.2 Zugriffe auf den SPC 4-2 unter LOCK

Beschreibung

Im Dual-Port-RAM werden einige Bereiche sowohl von der FLC als auch vom MS modifiziert, dies sind Zellen in der SAP-Liste. Um Datenkonflikte bei Write- und Read-Modify-Write-Zugriffen auf diese Speicherzellen zu vermeiden, bietet der SPC 4-2 einen Lock-Mechanismus (siehe auch HW-Beschreibung, Kapitel 5.1.2). Will die FLC auf diesen Bereich zugreifen, muss sie zunächst prüfen, ob der Speicher vom MS 'gelockt' ist. Hierzu gibt es im Adressbereich der Parameter-Latches eine symbolische Speicherzelle 'Mem-Lock' (d.h. eine reservierte Adresse). Der Wert dieser Zelle wird durch einen Lesezugriff auf das Bit(0) des Datenbusses geschaltet.

Ist der Wert = 'log. 0', so ist der Speicherbus nicht vom Mikrosequenzer gelockt und die FLC kann im nächsten Zyklus auf das RAM zugreifen. Durch das Lesen der Zelle wird gleichzeitig ein internes Lock-Flag gesetzt. Durch dieses Flag erkennt der Dual-Port-RAM-Controller, dass von der Schnittstelle unter LOCK zugegriffen wird. Will der MS zu diesem Zeitpunkt ebenfalls unter LOCK zugreifen, so wird der Dual-Port-RAM-Controller (DPC) den MS anhalten. D.h., liest die FLC eine 'log. 0' beim Zugriff auf die Mem-Lock-Zelle, so laufen die nächste Zugriffe automatisch unter Lock, solange das Flag nicht zurückgesetzt wird.

Spiegelt die Mem-Lock-Zelle beim Lesen eine 'log. 1' zurück, so greift der MS gerade unter LOCK auf das RAM zu. In diesem Fall muss die FLC die Mem-Lock-Zelle pollen, bis sie eine 'log. 0' zurückliest. In der Regel wird beim zweiten Lesen das Bit zurückgesetzt sein, da der MS-Zugriff wesentlich schneller ist, wie ein Lesezugriff über die externe Schnittstelle.

Achtung

Insbesondere in den Fällen, in denen der lokale Mikroprozessor wesentlich schneller getaktet ist wie der der SPC 4-2, kann man nicht davon ausgehen, dass lokale Mikrosequenzer-Zugriffe schneller sind als Zugriffe des uP. Ein Polling der Mem-Lock-Zelle ist hier unerlässlich.

Der Zustand des MEM-LOCK-Bit wird im Statusregister eingetragen. Nach dem Zugriff unter Lock muss das Bit wieder zurückgesetzt werden. Dies geschieht durch einen Schreib-Zyklus auf die Mem-Lock-Zelle, wobei die Daten don't care sind.

Hinweis

Die Lockdauer muss kleiner als die max. vorgesehene TID1 bzw. TSLOT der Masterstation eingehalten werden. Wird diese Anforderung nicht erfüllt kann es passieren, dass der SPC 4-2 ein Telegramm nicht mehr erkennt.


11.4 Sonstige Pins

11.4.1 Testpins

Beschreibung

Über einen Testpin XTEST0 können alle Ausgangs- und I/O-Pins in den hochohmigen Zustand geschaltet werden. Zur Prüfung des Bausteins durch Testautomaten (nicht in der Ziel-Hardware-Umgebung!) ist ein zusätzlicher Eingang (XTEST1) vorgesehen. Dieser Eingang in Verbindung mit verschiedenen anderen Pins ermöglicht dem Hersteller den Baustein über einen Prüfbus zu testen. Ferner sind die integrierten Speicher (RAM und ROM) prüfbar. Im Betrieb müssen die Testeingänge auf VDD gelegt werden.

11.4.2 XHOLDTOKEN

Beschreibung

Dieser Pin wird im Kompatibilitätsmode nicht benutzt, kann jedoch mit Moderegister 2, Bit 0 gesteuert werden.

Im erweiterten SPC 4-2-Mode kann hier ein Fehlertriggersignal zu Messzwecken erzeugt werden (abhängig von Mode-Register 4, Bit 5..4.



11.5 Interrupt Timing

Interrupts Nr. Parameter MIN MAX Einh.

1 Interrupt-Inactiv-Time 48 Perioden des SPC 4-2 Taktes (bei 48MHz = 1us)

1

µs

1µsXINT

EOI

Bild 11-1 Interrupt Timing


11.6 Reset Timing

Beschreibung

Damit der SPC 4-2 korrekt zurückgesetzt wird, benötigt er einen Puls von min. 100ns Dauer.

Reset Min 100 ns

Bild 11-2 Reset Timing



11.7 Intel /Siemens 8051(synchron) etc.

11.7.1 Schaltbild

A / D 7...0

(0000 00XXBIN)

WRRD

INT0

Takt -Generator48 MHz

80C3220/16MHz

Port 0

Port 2

CLKXWRXRDX/INT

AB8AB9TYP

80C32-System mit ext. Speicher (C32-Mode)

1K 1K 3K3

Mode

GND VDD

SPC4Reset

RTS

TxD

RxD

XCTS

1K

GND

ALE

Adreß-Latch

EPROM64kB

RAM32kB

Adreß-Dekoder

AB 15...0

Reset

PSEN

SPC4

RD WR

AB 0..1Fenster-Sel.AB 2..7CS-Dekoder

DB 7..0DatenDB 7..0Adreß-Latch

AB 15...8

1K

20MHz

XCS3K

3

CPU

Bild 11-3 Schaltbild

Typ Mode 0 1 (synchron INTEL)

INTEL, CPU Basis 80C51/2 (80C32), Mikrocontroller diverser Hersteller • Synchroner (starrer) Bus; Timing ohne Auswertung des READY-Signals • 8-Bit gemultiplexter Bus ADB(7-0), Anschließbar sind: • Mikrocontroller Familien z.B. INTEL, SIEMENS, PHILIPS ... Adressdecoder im SPC 4-2 ist eingeschaltet; CS-Signal wird intern erzeugt: • Die unteren Adressbits A(7-0) werden mit dem ALE-Signal in einem internen

Adresslatch gespeichert. Im SPC 4-2 wird der interne CS Dekoder aktiviert, der aus den Adressen A(9-0) sein eigenes CS-Signal generiert.

• Der integrierte Adressdecoder ist fest verdrahtet, so dass der SPC 4-2 immer unter festen Adresse A(7...0)=0000 00xxb angesprochen werden muss, wobei der SPC 4-2 aus den Signalen A(1,0) das entsprechende Adressfenster selektiert.

• In dem Modus muss der CS-Pin (XCS) auf VDD (High-Potential) liegen Beschaltung: Anschlussbilder werden durch die Spezifikation festgelegt • ADB(7-0) an SPC 4-2-Pin DB(7-0), AB(15-8) an SPC 4-2-Pin • AB(7-0) und die SPC 4-2-Pin AB (9,8) auf VSS legen.


11.7.2 Timing 80C32

In diesem Modus werden alle Zugriffe von der fallenden Flanke auf XRD oder XWR gestartet.

AB

Read:XRD

DB

Write:

XWR

DB

Data valid

t9 t10

t12

DB

ALEt1

t2 t3

t5

t4 t6

t7

t8

t11

t13

Bild 11-4 Timing 80C32



Businterface-Timing Intel synchron

Min. Max. Einheit

t1 ALE Impulsbreite 10 ns

t2 Setup-Zeit DB vor ALE↓ 5 (8) ns

t3 Hold-Zeit DB nach ALE↓ 8 (12) ns

t4 ALE↓ bis XRD↓ 20 (30) ns

t5 Setup-Zeit AB vor XRD↓ 20 (30) ns

t6 XRD↓ bis DB niederohmig 18 (27) ns

t7 Zugriffszeit von XRD↓ bis DB gültig T SPC 4-2 + 52 (77)

ns

t8 XRD↑ bis DB hochohmig 18 (27) ns

t9 XWR Impulsbreite 10 ns

t10 Hold-Zeit AB gegenüber XWR↑ 0 ns

t11 AB bis XWR↑ 20 (30) ns

t12 Setup-Zeit DB vor XWR↑ 10 (15) ns

t13 Hold-Zeit DB nach XWR↑ 5 (8) ns

Tabelle 11-5: Businterface-Timing Intel synchron

Zeiten in Klammern gelten bei 3.3 V. Für das Write-Timing sind die Angaben in Kapitel 11.3 zu beachten.


11.8 Intel X86 (asynchron)

11.8.1 Schaltbild

Im X86 Modus muss im Mode Register 2 der X86 Modus eingestellt werden.

Wird der SPC 4-2 an einen 80286 o.ä. angeschlossen, so ist zu berücksichtigen, dass der Prozessor Wortzugriffe macht. D.h. entweder ist ein Swapper notwendig, der beim Lesen die entsprechenden Zeichen aus dem SPC 4-2 an die entsprechende Byteposition des 16Bit-Datenbusses schaltet oder das niederwertige Adressbit wird nicht angeschlossen und der 80286 muss Wortzugriffe fahren und entsprechend nur das untere Byte auswerten, wie in Bild dargestellt.

WRRD

INTR

READY


80286+Buscontr.(82288) +82244

DB

AB

CLKXWRXRDX/INT

XREADY

80286-System (X86-Mode)

3K3

Mode TYP

GND

SPC4Reset

RTS

TxD

RxD

XCTS

1K

GND

EPROM64kB

RAM32kB

Adress-Dekoder

Reset

SPC4

12/24 MHz

Teiler :2/4

AB 23...0 AB 10...1

DB 15...0 DB 7...0

XCS

CSCSRAM

CSEPROM

Treiber, Ansteuerlogik

DB(7..0)

AB(9..0)

RD WR

3K3

GND




Typ Mode 0 0 (asynchron INTEL)

INTEL und SIEMENS 16-/8-Bit Mikrocontroller Familien • Asynchroner Bus; Timing mit Auswertung des XREADY-Signals • 8-Bit nicht gemultiplexter Bus: DB(7-0); AB(9-0) Anschließbar sind: • Mikrocontroller Familien z.B. SIEMENS, 80C16x und INTEL X86 Adressdecoder im SPC 4-2 ist abgeschaltet; CS-Signal wird dem SPC 4-2 zugeführt • Externe Adressdekodierung ist immer notwendig • Externe Chip-Selektierungslogik, wenn im Mikrocontroller nicht vorhanden Hinweis: Das Bit X86 im Mode-Register 2 muss für diesen Modus eingestellt werden.

11.8.2 Timing x86

In diesem Modus werden alle Zugriffe von der fallenden Flanke auf XRD oder XWR ausgelöst. Der Eingang ALE darf beliebige Werte annehmen, da er intern gesperrt wird.

AB

XCS

Read:

XRD

DB

XREADY (early)

XREADY (normal)

Write:XWR

DB

Data valid

XREADY (early, normal)

t2t14

t1

t3

t5

t4

t6t7

t8

t9 t10

t11 t12

t13 t13

Bild 11-7 Businterface-Timing Intel asynchron (X86)


Min. Max. Einheit

t 1 Setup-Zeit AB vor XRD↓ und XCS↓ aktiv

20 (30) ns

t2 Hold-Zeit AB nach XWR↑ 0 ns

t3 XCS, XRD↓ bis DB niederohmig 18 (27) ns

t4 XCS, XRD↑ bis DB hochohmig 18 (27) ns

t5 Zugriffszeit von XRD↓ bis Daten gültig

T SPC 4-2 + 52 (77) ns

t6 XCS, XRD↓ bis XREADY↓ (early) 0 TSPC 4-2+ 18 (27) ns

t7 XCS, XRD↑ bis XREADY↑ (early, normal)

0 17 (26) ns

t8 XCS, XRD↓ bis XREADY↓ (normal) TSPC 4-2 2 T SPC 4-2 + 18 (27) ns

t9 Impulsbreite XWR 10 ns

t10 Hold-Zeit XCS nach XWR↑ 0 ns



t13 XWR bis XREADY (early, normal) 0 16 (24) ns

t14 Setup-Zeit AB vor XWR↑ 20 (30) ns

Tabelle 11-8: Businterface-Timing Intel synchron




11.9 Siemens 80C165 (asynchron)

11.9.1 Schaltbild

WRRD

Port

READY


80C165

DB

AB

CLKXWRXRDX/INT

XREADY

80C165-System

3K3

Mode TYP

GND

SPC4Reset

RTS

TxD

RxD

XCTS

EPROM64kB

RAM32kB

Reset

SPC4

12/24 MHz

Teiler :2/4

AB 23...0 AB 9...0

DB 15...0 DB 7...0

XCS

Treiber, Ansteuerlogik

DB(7..0)

AB(9..0)

RD WR

3K3

GND

Port CS


Typ Mode 0 0 (asynchron INTEL)

INTEL und SIEMENS 16-/8-Bit Mikrocontroller Familien • Asynchroner Bus; Timing mit Auswertung des XREADY-Signals • 8-Bit nicht gemultiplexter Bus: DB(7-0); AB(9-0) Anschließbar sind: • Mikrocontroller Familien z.B. SIEMENS, 80C16x und INTEL X86 Adressdecoder im SPC 4-2 ist abgeschaltet; CS-Signal wird dem SPC 4-2 zugeführt • Externe Adressdekodierung ist immer notwendig • Externe Chip-Selektierungslogik, wenn im Mikrocontroller nicht vorhanden Hinweis: Das Bit X86 im Mode-Register 2 muss für diesen Modus eingestellt werden.


11.9.2 Timing 80C165

Beschreibung

Dieser Modus wird nur erreicht, wenn im Mode-Register 2 das Bit X86 gelöscht wird (X86 =0). Der dazu nötige Schreibzugriff darf zwar gleich mit 80C165-Timing durchgeführt werden, vor weiteren Zugriffen muss aber eine Wartezeit von 5 TSPC 4-

2 eingehalten werden. Alle später folgenden Zugriffe werden dann von einer fallenden Flanke auf ALE gestartet. Dabei darf die ALE-High-Phase kürzer als die Taktperiode TSPC 4-2 sein.

Werden in diesem Modus die für XRD und XWR spezifizierten Werte T4 und T16 nicht eingehalten, beginnen die Zugriffe erst mit der fallenden Flanke von XWR oder XRD und es gelten die Zugriffszeiten aus der Tabelle für Intel asynchron (X86).

ALE

AB

XCS

Read:

XRD

DB

XREADY (early)

XREADY (normal)

Write:XWR

DB

t1 t2

t3 t15

t4

t5

Data valid

t6

t7

t8t9

t10

XREADY (early, normal)

t16 t11 t12

t13 t14

t17

t17

t18

Bild 11-10 Timing 80C165



Min. Max. Einheit

t1 Impulsbreite ALE 10 ns

t2 ALE-Low-Phase 5 TSPC 4-2 -t1 ns

t3 Setup-Zeit AB vor ALE ↓ 20 (30) - TSPC 4-

2 ns

t4 XCS↓, XRD↓ nach ALE ↓ TSPC 4-2 ns

t5 XCS↓, XRD↓ bis DB niederohmig 18 (27) ns

t6 XCS↑, XRD↑ bis DB hochohmig 18 (27) ns

t7 Zugriffszeit von ALE↓ bis Daten gültig: 2 TSPC 4-2 + 52 (77)

ns

t8 ALE↓ bis XREADY↓ (early): TSPC 4-2 + 4 (6) 2 TSPC 4-2 + 18 (27)

ns

t9 XRD↑, XCS↑, ALE↑ bis XREADY↑ (early, normal)

17 (26) ns

t10 ALE↓ bis XREADY↓ (normal) 2 TSPC 4-2 + 4 (6)

3 TSPC 4-2 + 18 (27)

ns

t11 Impulsbreite XWR 10 ns

t12 Holdzeit XCS nach XWR↑ 0 ns



t15 Hold-Zeit AB nach XWR↑ 0 ns

t16 XWR↓ nach ALE↓ TSPC 4-2 ns

t17 XWR↑, XCS↑, ALE↑ bis XREADY (early, normal)

0 16 (24) ns

t18 ALE↓ bis XREADY↓ (early, normal) TSPC 4-2 2 TSPC 4-2 ns

Tabelle 11-11: Businterface-Timing Intel asynchron (80C165)

Zeiten in Klammern gelten bei Betriebsspannung 3.3 V. Für das Write-Timing sind die Angaben in Kapitel 11.3 zu beachten.


11.10 Timing 68HC16 (asynchron)

11.10.1 Timing 68HC16

In diesem Modus werden alle Zugriffe durch eine fallende Flanke auf AS gestartet.

AB

XCS

Read:

DB

Write:

DB

t1

t5

Data valid

t6

t7

t13 t14

AS

R/W

XDTACK (early)

XDTACK (normal)

R/W

XDTACK (early, normal)

t2 t17

t4

t3

t8

t9t10

t11

t12

t15

t16t10

Bild 11-12 Businterface-Timing Motorola asynchron



Min. Max. Einheit

t1 Inaktiv-Zeit AS 10 ns

t2 AS↓ bis AB valid 2 TSPC 4-2 - 20 (30)

ns

t3 AS↓ bis XCS↓ 2 TSPC 4-2 - 10 (15)

ns

t4 AS↓ bis R/W TSPC 4-2 - 10 (15) ns

t5 XCS↓, R/W↑ bis DB niederohmig 18 (27) ns

t6 XCS↑, R/W↓ bis DB hochohmig 18 (27) ns

t7 Zugriffszeit von AS↓ bis DB gültig 3 TSPC 4-2 + 52 (77)

ns

t8 XCS↓, R/W↑ bis XDTACK↓ (early) 0 TSPC 4-2 + 18 (27) ns

t9 AS↓ bis XDTACK↓ (early) 2 T SPC 4-2 3 TSPC 4-2 + 18 (27)

ns

t10 AS↑ bis XDTACK↑ (early, normal) 0 16 (24) ns

t11 XCS↓, RWX↑ bis XDTACK↓ (normal) T SPC 4-2 2 TSPC 4-2 ns

t12 AS↓ bis XDTACK↓ (normal) 3 T SPC 4-2 + 4 (6)

4 TSPC 4-2 + 18 (27)

ns

t13 Setup-Zeit DB vor AS↑ 5 (8) ns

t14 Hold-Zeit DB nach AS↑ 12 (18) ns

t15 XCS↓ auf XDTACK↓ (early, normal) 18 (27) ns

t16 AS↓ auf XDTACK↓ (early, normal) T SPC 4-2 2 TSPC 4-2 + 18 (27)

ns

t17 Hold-Zeit AB nach AS↑ 10 (15) ns

Tabelle 11-13: Businterface-Timing Motorola asynchron



11.11 Motorola 68HC11 (synchron)

11.11.1 Timing 68HC11

In diesem Modus werden Zugriffe durch eine steigende Flanke auf E-Clock gestartet. Der Takt des SPC 4-2 (QCLK-IN) muss dabei mindestens 4 mal so groß wie der E-Clock sein.

Hinweis

Bei E-Clock = 3 MHz muss CLK schon 24 MHz betragen.

AB

Read:

DB

Write:

DB

Data valid

t2

t9 t10

t1

t4

t6 t7

E-Clock

t3

XCS

R/W

t5

t8

R/W

Bild 11-14 Timing 68HC11



Min. Max. Einheit

t1 Periodendauer E-Clock 333 ns

t2 Setup-Zeit AB vor E-Clock↑ 20 (30) ns

t3 Hold-Zeit AB nach E-Clock↓ 15 (22) ns

t4 Setup-Zeit XCS, R/W E-Clock↑ 15 (22) ns

t5 Hold-Zeit XCS, R/W nach E-Clock↓ 0 ns

t6 XCS↓, R/W↑ bis DB niederohmig 18 (27) ns

t7 Zugriffszeit von E-Clock↑ bis DB gültig T SPC 4-2 + 57 (85)

ns

t8 XCS↑, R/W↓ bis DB hochohmig 18 (27) ns

t9 Setup-Zeit DB vor E-Clock 10 (15) ns

t10 Hold-Zeit DB nach E-Clock 20 (30) ns

Tabelle 11-15: Businterface-Timing Motorola synchron




Technische Daten 12


12.1 Maximale Grenzwerte

Parameter Bezeichnung Grenzen Einheit

DC-Versorgungsspannung VDD -0,3 bis 7,0 V

Eingangsspannung VI -0,3 to VDD +0,3 V

Ausgangsspannung VO -0,3 to VDD +0,3 V

DC Ausgangsstrom IO siehe Tabelle mA

DC Versorgungsstrom IDD, ISS ca. 60 mA

Umgebungstemperatur Topt -40 bis +85 °C

Lagertemperatur TBD

Verlustleistung Pmax 300 mW/5 V/12 Mbit/s

Verlustleistung Pmax 20 mW/3,3 V/31,25 kbit/s

Tabelle 12-1: Maximale Grenzwerte

Achtung

Längerer Betrieb mit diesen Werten reduziert die Lebensdauer.

Technische Daten


12.2 Erlaubte Betriebswerte

Parameter Bezeichnung MIN. MAX. Einheit

DC-Versorgungsspannung VDD 4,5 5,5 V

(VSS=0V)

DC-Versorgungsspannung VDD 3,0 3,6 V

(VSS=0V)

Eingangsspannung VI 0 VDD V

Eingangsspannung (High-Level)

VIH 0,7 VDD

VDD V

Eingangsspannung (Low-Level)

VIL 0 0,3 VDD V

Ausgangsspannung VO 0 VDD V

Umgebungstemperatur TA -40 +85 °C

DC Versorgungsstrom typ. 55 5 V/12 Mbit/s

DC Versorgungsstrom typ. 3,6 3,3 V/31,25 kbit/s

Tabelle 12-2: Erlaubte Betriebswerte


12.3 Leistungsaufnahme

Die Leistungsaufnahme eines hochintegrierten digitalen Bausteins wie z.B. des SPC 4-2 ist sehr abhängig von der jeweils gewählten Betriebsart. Versorgungsspannung, externe Taktfrequenz, Datenübertragungsrate und die Art und Häufigkeit des Zugriffs auf das Speicherinterface bestimmen den vom Baustein aufgenommenen Strom. Die in der nachfolgenden Tabelle gemachten Angaben zum Stromverbrauch können deshalb nur als Orientierung dienen, die tatsächlichen Werte sind im Einzelfall zu ermitteln.

Versorgungsspannung VDD = 5 V (mit Ausnahme der Angabe in der untersten Zeile, dort VDD = 3,3 V)

Alle Angaben zur Stromaufnahme in [mA]

Taktfrequenz /Betriebsart 2 MHz 4 MHz 8 MHz 24 MHz 48 MHz

Reset 0,25 0,7 1,4 2,9 5

Memory Access 4 7 11 23 43

Data Exchange 9,6 kbit/s 5,4 - - - -

Data Exchange 19,2 kbit/s - 4,5 - - -

Data Exchange 500 kbit/s - 5,5 - - 32

Data Exchange 1,5 Mbit/s - - - - 38

Data Exchange 12 Mbit/s - - - - 55

Data Exchange 31,25 kbit/s VDD = 3,3 V

3,6 - - - -

Tabelle 12-3: Stromaufnahme

Die in der Tabelle angegebenen Werte sind typische Werte, sie wurden durch Messungen an mehreren Bausteinen in verschiedenen Betriebsarten ermittelt:

• Reset Eingang RESET aktiv, Baustein befindet sich im Reset-Zustand

• Memory Access Die angeschlossene CPU führt zyklisch Read- und Write-Zugriffe auf das SPC 4-2 interne RAM durch.

• Data Exchange Der SPC 4-2 befindet sich im Zustand Data Exchange, ein externer Master tauscht zyklisch Daten mit dem Slave. Die Ein-/Ausgabedaten werden von der angeschlossenen CPU zyklisch aus dem SPC 4-2 Speicher gelesen bzw. in den Speicher geschrieben.

Technische Daten


12.4 DC-Spezifikation der Pad-Zellen

Parameter BEZ. MIN. TYP MAX. Einheit

Schwellspannung 0-Pegel V+ 0 1.8 V

Schmitt-Trigger bei 3,3 V

Schwellspannung 1-Pegel V- 0.7 VDD V


Schwellspannung 0-Pegel V+ 0 3,7 V


Schwellspannung 1-Pegel V- 1.5 VDD V


Eingangsleckstrom II 1 uA

Ausgangsleckstrom IOZ 10 uA

Ausgangsstrom 0-Pegel IOL 4 (1) mA

4mA-Zelle

Ausgangsstrom 1-Pegel IOH -4 (2) mA

4mA-Zelle

Ausgangsstrom 0-Pegel IOL 10 (1) mA

10mA-Zelle

Ausgangsstrom 1-Pegel IOH -10 (2) mA

10mA-Zelle

Kurzschlussstrom IOS TBD(3) mA

Eingangskapazität CIN 5 pF

Ausgangskapazität COUT 5 pF

I/O-Kapazität CI/O 5 pF

(1) VOL = 0.5 V (2) VOH = VDD-0.5 V (3) bei <1sec. Tabelle 12-4: Pad-Zellen


12.5 Kenndaten der Ausgangstreiber

Signalleitung Richtung Treibertyp Treiberstärke kap.

Last Pullup

DB 0-7 I/O Tristate 4mA 50pF min. 50kΩ

RTS-ADD O Tristate 4mA 50pF

TxD O Tristate 4mA 50pF

X/INT O Tristate 4mA 50pF

X/INTCI O Tristate 4mA 50pF

XREADY O Tristate 10mA 50pF

XHOLD-TOKEN O Tristate 4mA 50pF

ISCLK-Out O Tristate 10mA 50pF

Tabelle 12-5: Kenndaten der Ausgangstreiber


Gehäuse 13


1 11

2233 23

34

44

B A

C D

F

G H J

K

L

M P

A = 12,0 ±0,2 mm B = 10,0 ±0,2 mm C = 10,0 ±0,2 mm D = 12,0 ±0,2 mm F = typ. 1,0 mm G = typ. 1,0 mm H = 0,37 ±0,08 mm J = 0,8 mm L = 0,6 ±0,15 mm M = 0,15 ±0,05 mm (Pin-Dicke) P = 1,4 ±0,15 mm θ = 0° bis 10° R = max. 1,6 mm S = 0,1 ±0,05 mm

R

θ

S

Bild 13-1 Gehäuse 44-Pin LQFP

Gehäuse


13.1 Verarbeitungshinweise

! Warnung Grundsätzlich müssen bei allen elektronischen Bauelementen EGB-Schutzmaß-nahmen eingehalten werden.

! Warnung Beim SPC 4-2 handelt es sich um ein Cracking gefährdetes Bauteil, das entsprechend behandelt werden muss.


• Vor dem Verarbeiten des SPC 4-2 muss dieser einem Trockenprozess zugeführt werden, wenn der Baustein länger als 48 Stunden ohne Dry-Pack-Umverpackung gelagert wurde.

• Das Bauteil muss dann bei 125 oC für 24 Stunden getrocknet und dann innerhalb 48 Stunden verarbeitet werden. Dieser Trockenprozess darf wegen der Lötbarkeit des Bauteils nur ein einziges mal durchlaufen werden.

• Weiterhin ist darauf zu achten, dass die Anschlüsse des SPC 4-2 nicht verbogen werden. Eine einwandfreie Verarbeitung kann nur dann gewährleistet werden, wenn die Coplanarität der Pins von kleiner 0,1 mm bis zur Aufbringung auf die Leiterplatte sichergestellt ist.

• Der SPC 4-2 ist für das Infrarot-Löten mit dem Lötprofil gemäß CECC00802 freigegeben.

• Lead Finish: Sn-Ag

• Der bleifreie Infrarot-Lötprozess darf eine maximale Temperatur der Gehäuseoberfläche von 260 °C nicht überschreiten und über einen Zeitraum von 30 bis 50 Sekunden oberhalb von über 230 °C liegen.

Bild 13-2 Beispiel eines Temperaturprofils

Gehäuse


13.2 Bedruckung 2

Die Bedruckung des SPC 4-2 LF trägt folgende Informationen, die im Bild 13-3 symbolisch dargestellt sind:

Hersteller: Siemens AG

Typenbezeichnung: SPC 4-2 LF

Typenkodierung: Firmeninterne Bezeichnung; 190C580EF003

Produktionsinformation: Kodierte Kennung der Produktion, so dass bei Fehlern die Charge ermittelt werden kann.

SIEMENS SPC 4-2 LF

190C580EF003

“Produktionsinformation“

Bild 13-3 Bedruckung des SPC 4-2 LF


13.3 Verpackungen der ASIC

Die ASIC SPC 4-2 werden geliefert in zwei Verpackungsformen:

• Kleinverpackung (5 Stück)

• Single Tray (160 Stück)

Schachtel

Diese Verpackungsform ist geeignet für den Laborbedarf. Da die Positionierung nicht reproduzierbar ist, ist sie nicht geeignet für eine automatische Bestückung.

Tray

Die Tray-Form ist geeignet für die automatische Bestückung. Die Maßzeichnung ist in Bild 13-4 spezifiziert.

Gehäuse


Bild 13-4 Tray Spezifikation



Literaturverzeichnis 14• DIN 19245 Teil 1 (Beuth-Verlag)

• DIN 19245 Teil 2 (Beuth-Verlag)

• DIN E 19245 Teil 3 (Beuth-Verlag)

• PNO-Richtlinie PROFIBUS PA (PNO)

• EN50170 Volume 2

• IEC 61158:2000 part 2, 3, 4, 5, 6



Anschriftenverzeichnis 15


15.1 PNO

PROFIBUS Nutzer Organisation Geschäftsstelle Haid- und Neu- Straße 7 76131 Karlsruhe Tel.: (0721) 9658-590 Fax.: (0721) 9658-589

Anschriftenverzeichnis


15.2 Technische Ansprechpartner im Schnittstellencenter

Siemens AG ComDeC

Briefadresse: Postfach 2355 90713 Fürth

Hausadresse : Würzburgerstr.121 90766 Fürth

Tel.: (0911) 750 – 2080 Fax: (0911) 750 - 2100

E-Mail: [email protected]



Anhang 16


16.1 Serversoftware für den SPC 4-2

Bild 16-1 und Bild 16-2 zeigen den prinzipiellen Aufbau.

Hilfsenergie3,3 V 5 V

SPC 4Siemens

PROFIBUSController

Prozessordes

Feldgerätesz.B. :

M 377 xx80c165

80c32 / 8051

local RAM

local Flash

SIM 1SiemensIEC H1Medium

AttachmentUnit

Betriebs-spannung

weitereInterfaces

Bild 16-1 Hardware-Architektur mit SIM 1/SPC 4-2 bei Hilfsenergie-Auskopplung (bei konstanter Stromaufnahme zusätzlich 6,6 V)

Anhang


Anwendungs-Programm

SPC 4 - Interface

ALI PROFIBUS

Application Layer Interface

FMSPROFIBUS

Fieldbus MessageSpecification

LLIPROFIBUSLower Layer

Interface

DP

PROFIBUS Dezentrale Peripherie

Bild 16-2 Systemumgebung der PROFIBUS PA/FMS/DP Server-Software

Geeignete Server-Software wird von dem SIMATIC NET-Provider, Firma TMG, angeboten.


16.2 SIM 1

Beschreibung

Der ASIC SIM 1 ergänzt die ASIC-Linie für die Protokoll-ASIC SPC 4-2 und DCP 31.

Der Kommunikations-Interface-Baustein SIM 1 ist für den Einsatz in eigensicheren Feldbus-Systemen mit 31,25 kbit/s vorgesehen und erbringt dort die Funktionen einer Medium Attachment Unit für IEC H1 (identisch PROFIBUS PA und Foundation Fieldbus™) gemäß IEC 61158-2.

Es werden nur wenige externe Bauelemente außer dem ASIC SIM 1 benötigt, um für PROFIBUS PA und FF Baugruppen oder Feldgeräte an ein eigensicheres Netz anzuschließen.

In Verbindung mit dem SPC 4-2 (dem Siemens PROFIBUS Controller für Slave-Anwendungen) können die Funktionen eines PROFIBUS und FF Slaves von der physikalischen Anbindung bis hin zur Kommunikationssteuerung optimal abgewickelt werden.

PROFIBUS

IEC H1

MeßumformerStellglied

Regler StellgliedDezentr.

Peripherie

S P SASPC 2

I P CASPC 2

ProzeßleitsystemASPC 2

Segment-koppler

ReglerSPC 4SIM 1SS

WW SPC 4SIM 1SS

WWSPC 4SIM 1SS

WW

SPC 4SSWW SPC 4SS

WW SPC 4SSWW

SIM 1

Bild 16-3 Einsatzumgebung des ASIC

Anhang


Das folgende Bild zeigt eine Anschlussmöglichkeit des SPC 4-2 an den ASIC SIM 1.

SPC 4

TxS

TxE

Reset

RxS

M

Dioden-Brücke

Transistor

3,3 V 5 VM

zumSensorbzw.Aktor

Widerstand

SIM 1

Bild 16-4 Anwendungsbeispiel

SIM 1 im Constant Current Mode mit SPC 4-2 ohne galvanische Trennung.


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PROFIBUS Controller SPC 4-2 LF - Siemens AG · PROFIBUS Controller SPC 4®-2 LF C79000-G8900-C157-3 3 Marken SIMATIC®, SIMATIC NET®, SINEC® und SIMATIC NET Networking for Industry®