VHDL - Einleitung

Dr.-Ing. Matthias Sand

Lehrstuhl für Informatik 3 (Rechnerarchitektur)Friedrich-Alexander-Universität Erlangen-Nürnberg

WS 2007/2008

VHDL - Einleitung– 1/17– 2007-10-15

Inhalt

Entwurfsebenen und -sichtenMethodikWas ist VHDL?Entwurfssichten in VHDLEntwurfsebenen in VHDLElemente von VHDL-Beschreibungen

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Entwurfsebenen und -sichten

Bei der Entwicklung elektronischer Systeme der Digitaltechnikkann man verschiedene Entwurfssichten und Entwurfsebenenunterscheiden:

EntwurfssichtenStrukturVerhaltenGeometrie

EntwurfsebenenSystemebeneAlgorithmische EbeneRegister-Transfer-EbeneLogikebeneSchaltkreisebene

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Entwurfsebenen – Systemebene

SystemebeneStruktur: große, funktionale Blöcke (CPU, Speicher, ...),Verhalten: Spezifikationen für Schnittstellen oder Protokolle,Geometrie: erste Grob-Partitionierung in Chips,keine Aussagen über Signale, detailliertes Verhalten etc.

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Entwurfsebenen – Algorithmische Ebene

Algorithmische EbeneStruktur: über Signale verbundene Blöcke,Verhalten: nebenläufige Algorithmen (Prozesse undFunktionen),Geometrie: „Cluster“.

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Entwurfsebenen – Register-Transfer-Ebene

Register-Transfer-Ebene(auch: Register-Transfer-Level (RTL))

Struktur: Register, Codierer, Multiplexer etc.,Verhalten: endliche Automaten,Geometrie: „Floorplan“,bereits relativ genau definierte zeitliche Eigenschaften (Clock,Reset).

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Entwurfsebenen – Logikebene

LogikebeneStruktur: Gatter, Flip-Flops etc.,Verhalten: Boolesche Gleichungen,Geometrie: Abbildung auf Zellen der Zieltechnologie,Grundelemente aus (herstellerspezifischen) Bibliotheken.

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Entwurfsebenen – Schaltkreisebene

SchaltkreisebeneStruktur: Netzlisten elektronischer Bauteile,Verhalten: Differentialgleichungen,Geometrie: Polygonzüge, Masken.

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Entwurfsmethodik

Spezifikation

AlgorithmischeBeschreibung

RTL-Beschreibung

Netzliste (Logikebene)(herstellerunabh.)

Netzliste (Logikebene)(herstellerabh.)

Layout

Synthese

Technologie-Mapping

Placement,Routing, Layout

Verfeinerung

Anforderungs-analyse

man

uell

auto

mat

isch

Fertigung

Entwurf Ebenen Verifikation

manuelle Prüfung

Sim

ulat

ion

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Was ist VHDL?

VHDList eine von der IEEE standardisierteHardware-Beschreibungssprache für den Entwurf elektronischerSysteme. Sie ermöglicht Struktur- und Verhaltensbeschreibungenvon der System- bis zur Logikebene.

AkronymeVHDL VHSIC Hardware Description LanguageVHSIC Very High Speed Integrated Circuit

IEEE Institute of Electrical and Electronics Engineers

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Entwurfssichten in VHDL

SichtenVerhaltensmodellierung beschreibt die Reaktion einer Komponente

auf Änderungen ihrer Eingangssignale;zwei Ausprägungen:

sequentielle Anweisungen,nebenläufige Anweisungen.

Strukturale Modellierung beschreibt die Komponente durch ihreninneren Aufbau aus Unterkomponenten.

Achtung!VHDL fordert keine strikte Trennung beider Sichten; es dürfen inderselben Architektur Elemente beider Beschreibungsartenvorkommen!

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Entwurfsebenen in VHDL

Aus den Entwurfsebenen von oben wird VHDL insbesonderegenutzt für die

Algorithmische Ebene,Register-Transfer-Ebene,Logikebene.

Systemebene wird oft noch natürlichsprachlich oder semiformaldargestellt,

Schaltkreisebene in VHDL kaum möglich.

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Elemente von VHDL-Beschreibungen

Das VHDL-Modell einer Komponente besteht typischerweise ausden folgenden drei Teilen:

Schnittstellenbeschreibung: EntityImplementation: ArchitectureKonfiguration: Configuration

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VHDL-Beschreibungen – Entity

EntitySchnittstelle mit allen Ein- und Ausgängen,weitere Vereinbarungen (Konstanten, Unterprogramme etc.).

Beispiel

ENTITY and2 ISPORT ( x , y : IN b i t ;

z : OUT b i t ) ;END and2 ;

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VHDL-Beschreibungen – Architecture

ArchitectureBeschreibung der Funktionalität einer Entity,als Struktur- oder Verhaltensbeschreibung oder Kombinationaus aus beidem,mehrere Architekturen pro Entity möglich, aber nichtumgekehrt.

Beispiel

ARCHITECTURE arch0 OF and2 ISBEGIN

z <= x AND y ;END arch0 ;

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VHDL-Beschreibungen – Configuration

Configurationordnet die zu benutzenden Architekturvarianten den Entitieszu,legt Parameterwerte fest.

Beispiel

CONFIGURATION con f0 OF and2 ISFOR arch0END FOR ;

END con f0 ;

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Übersicht

Im Folgenden werfen wir einen genaueren Blick auf:

Objekte und Typen,Grundelemente des Modells,Struktur-Modellierung,Verhaltensmodellierung,Simulation,Synthese.

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