Analog-Digital Wandler

1Ausgewählte Themen des analogen Schaltungsentwurfs

Analog-Digital Wandler Integrating single-slope and dual-slope ADCs Flash ADC ADCs basiert auf sukzessiven Approximationen Subranging ADCs Zyklischer ADC Sigma-Delta ADC

ADC Eigenschaften ADC Eigenschaften: 1) Geschwindigkeit 2) Genauigkeit (Accuracy) max Signal / max (INL, DNL, Noise) 3) Leistungsverbrauch 4) Auflösung (Resolution) (number of output bits)

0 1 2 3 Vin

Analoges Mittelwert für Code 0

Vin-Code*Slope Perfekt

Realistisch

Flash ADC Schnell Hoher Leistungsverbrauch ~ SNR3

Flash ADC

KomparatorWiderstände

Einfacher komparator Geschwindigkeit ~ Ibias/C Fehlerquelle: Mismatch zwischen

Transistoren

InN InP Out

Matching Matching hängt von Transistorfläche ab!

)('ThGSox VV

(4' ThiGSoxges

2/4 ThiThi VV

WLVThi ~

Rauschen

Die Zahl der Freiheitsgrade eines Systems spielt in der Thermodynamik eine Rolle, da sich die Energie gleichmäßig auf die einzelnen Freiheitsgrade verteilt

21CuE kTE

kTuCE21

CkTu 2

Ein Freiheitsgrad!

Single-Slope ADCs Einfach Gute Genauigkeit Langsam

ANDClk

VIn Ramp

Zeit wird “gezählt”

Integrating single-slope ADCs

Thr ANDClk

TV inth

Integrating dual-slope ADC

ANDClk

TV ref

Tref Tmeas

refref

measin V

ADC basiert auf sukzessiven Approximationen

Komparator

ADC basiert auf sukzessiven Approximationen - Algorithmus

B(n-i) = 1VDA+=Vref/2i

B(n-i) = 0

i = i +1

neinVin>VDA

i=1VDA=0

B(n-i) = 1VDA-=Vref/2i

DAC – Realisierung mit Stromquellen

DAC - Matching

)('ThGSox VV

)( ThGS

WLdVTh /1~

Realisierung der Logik

State Maschine

If(Ready&Start) D=1If(Eval) D=comp

Else D=Q

StartIn

StartOut

StartInReady Eval Stop

Ready Eval Stop

0 1 1/0

StartIn

StartOut

ADC mit gewichteten Kondensatoren

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

-Vin+Vre/2

Vref0 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vre/2

Vref0!

KCC2C4C8C

Vin Vref

KCC2C4C8C

Vin Vref

-Vin+Vref/4

00 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vref/4

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

00 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

00 oder 1

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

KCC2C4C8C

Vin Vref

-Vin+Vref/4+Vref/8

ADC = 0111

Asynchroner ADC

KC2C4C8C

StartInComp

Finish

~Reset

0StartIn & ~ Finish & ~Done

DoneDone & Hi & ~Finish

Res StartOutRes

InSample

Res Res

Bit1 Bit0

Asynchroner ADC: Komparator

res res

InP OutP OutNInN

Asynchroner ADC

KC2C4C8C

StartInComp

Finish

~Reset

0StartIn & ~ Finish & ~Done

DoneDone & Hi & ~Finish

Res StartOutRes

Res Res

Bit1 Bit0

C2C4C8C

Evaluate

Sample

4-bit Subranging ADC

SH 2bit ADC 2bit DAC+

2bit ADC

0 1 2 3

ErrRNRNIn LSBLSB 21 )(4

4/)4/( 21 ErrRNNIn LSB

Vin, Vdac

Err 4/)4/)22(22( 00

11 ErrRccbbIn LSB

2bit ADC 2bit DAC 2bit ADCX4

0 1 2 3 Vin

Vin, Vdac

4/)4/)22(22( 00

11 ErrRccbbIn LSB

ErrRNRNIn LSBLSB 21 )(4

2bit ADC 2bit DAC 3bit ADCX2

ErrRNRNIn LSBLSB 2/)(2 21

0 1 2 3 Vin

Vin, Vdac

2/)4/)222(22( 00

11 ErrRcccbbIn LSB

1.5bit ADC 1.5bit DAC 1.5bit ADC

-1 0 1

Vin ErrRNRNIn LSBLSB 21 )(2

Vin, Vdac

2/)2/)()(( 2211 ErrRcbcbIn LSB

1.5bit ADC 1.5bit DAC 1.5bit ADC

-1 0 1

Vin ErrRNRNIn LSBLSB 21 )(2

Vin, Vdac

2/)2/)()(( 2211 ErrRcbcbIn LSB

Algorithmischer ADC

1.5bit ADC 1.5bit DACX2

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

Algorithmischer ADC

-1 0 1

Vin, Vdac

ErrRNRNRNRNIn LSBnLSBnLSBLSB )...))(2(2...(2 121

ErrNRIn

)2)((2

ErrcbRIn

Pipeline and Cyclic ADC

Ck1 Ck2 Ck1 Ck2 Ck1 Ck2 Ck1 Ck2

Ck1 Ck2

InPipeline

Cyclic Needs two iputs and sample signal

SC – Multiply by two circuit

Vin Ck1

Ck1del

Ck2 Ck1

Ck1del

Subtraction of Reference Voltage

Vin Ck1

Ck1del

Ck2 Ck1

Ck1del

2Vin+aVref-bVref

-Vref +Vref

ADC Cell

Vin Ck1

Ck1del

-Vref +Vref-Vref/4

+Vref/4

Ld=Ck2

En -Vref

En +Vref

Cyclic ADC Cell

Ck1del

-Vref +Vref

To Comp

Cyclic ADC Cell

Ck1delCk2

-Vref +Vref

Cyclic ADC Cell

-Vref +Vref

Cyclic ADC Cell

-Vref +Vref

Schnellere Schaltung

-Vref +Vref

Cyclic ADC Cell with parallel S+A

-Vref +Vref

Ck1del

In Ck2

Ck2del

-Vref +VrefCk2

To Comp

Types of Amplifier

Single Input, Single Output

Fully Differential

Symmetry of the Differential CircuitVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

Ground in Single endend c. is mid point in differential circ.

Fully Differential AmpVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

Common Mode BiasVinP

-Vref +Vref

Ck1del

InP Ck2

Ck2del

-Vref +Vref

To Comp

Ck2Ck1del

InNInN

Ck2delCk1

To Comp

SCM CM

Zyklische AD Konversion - Algorithmus

Vin=2(Vin-Ref/4) Vin=2(Vin+Ref/4)

B(n-i) = 0B(n-i) = 1

i = i +1

neinVin>0

Algorithmischer ADC

1bit ADC 1bit DAC

Vin, Vdac

ErrbRIn

Algorithmischer ADC

1bit ADC 1bit DAC

Vin, Vdac

ErrbRIn

1bit ADC 1bit DAC

Vin, Vdac

1bit ADC 1bit DAC

Vin, Vdac

1bit ADC 1bit DAC

Vin, Vdac

1bit ADC 1bit DAC

Vin, Vdac

1bit ADC 1bit DAC

Vin, Vdac

1bit ADC 1bit DAC

Vin, Vdac

in1 - b1R + in2

in1 - b1R

1bit ADC 1bit DAC

Vin, Vdac

in1 - b1R + in2

in1 - b1R

1bit ADC 1bit DAC

ErrRbRbInIn nn ...... 11

Vin, Vdac

nErrRbbIn n )...( 1

1bit ADC 1bit DAC+ +

1bit ADC 1bit DAC+

Ladungspumpe

V2* V2*

Ladungspumpe

V2* V2*

Q=(V1-V2)CQ=(V1-V2)C

1/R=-C

Ladungspumpe

V2* V2*

1/R=-C

V2* V2*

Analog-Digital Wandler

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