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Teil VInverter

Schaltverhalten, VerlustleistungTreiberschaltungen

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• Zusammenfassung letzte VL:– Idealisiertes Logikelement– Pegeldefinition (UIL, UIH, UOL, UOH), Pegelregeneration– Störabstände (NML, NMH)

– Inverter (Pegelregeneration, Invertierung, Treiber)– NMOS-Inverter (ratioed Logik, hohe Verlustleistung)

• NMOS mit passiver Last• NMOS mit aktiver Last (Verarmungstyp)• Pseudo-NMOS mit PMOS als Last

– CMOS-Inverter (ratioless Logik, geringe Verlustleistung)– UDD/UT ↓ für Störsicherheit,

aber UDD/UT klein geringe Stromergiebigkeit

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• Schaltverhalten

• Verlustleistung

• Treiberschaltungen

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Schaltverhalten

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• Grenzfrequenzen:– fun - Unity-Gain-Frequenz

• Spannungsverstärkung = 1• = Verstärkungs-Bandbreiteprodukt bei einer Polstelle

(fun=Av,DC*f3dB)

• Für CMOS-Inverter mit , :

– fT - Transitfrequenz• Stromverstärkung =1:• Einzelner Transistor:

– fMAX - Maximale Oszillationsfrequenz• Leistungsverstärkung = 1• (Maximum-Available-Gain: Power Match am Ein- und Ausgang)

f (log)

|Av| [dB]

|Av,DC| [dB]

f3dB (fp) fun

0

mpmnm ggg +=GDLL CCC +=*

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• Transitfrequency fT

– Für Geschwindigkeitssättigung:µ/L ist ungefähr konstant:

genauer:

mit

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Skalierungseffekte von integrierten analogen Schaltungen

Der Ausgangsleitwert gDS wird bei maximaler Steilheit gm angegeben.gm/gDS = gm*r0

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• Bedeutung von gm– Verstärkung abhängig von gm– Maximale Frequenz abhängig von gm– Rauschen eines Verstärkers bezogen auf den

Eingang umgekehrt proportional zu gm• Fazit:

– Hohes gm bei niedriger Verlustleistung– Vorteil für Bipolar-Transistoren– Flächenminimierung (Kostenreduktion) machen

CMOS attraktiver ⇒ Integration von digitalen und analogen Schaltungen auf eine Chip

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Schaltverhalten im GroßsignalbetriebDefinition:• Am Eingang:

Anstiegszeit tr und Abfallzeit tf definiert zwischen den 10-%- und 90-%-Punkten des Spannungsverlaufs eines Signals

• Am Ausgang:Anstiegszeit tLH

Abfallzeit tHL

• Verzögerung (tPHL bzw. tPLH ):(„propagation delay“)Zeitintervall zwischen den 50-%-Werten der Eingangs- und Ausgangssignale

• Signalfrequenz (fS):fS=1/tcycTaktfrequenz fT=2*fsDatenrate: DR = fT

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• Kennlinieneigenschaften:– Kennlinie sollte symmetrisch sein

• Lastkapazität wird genau so schnell aufgeladen wie entladen!⇒ schnelles Schaltverhalten, weniger Jitter (Flankenstreuung)

– Schaltschwelle UM sollte bei UDD/2 liegen!

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Verzögerungszeit tp• Mittlere Verzögerungszeit (Gatterlaufzeit):

• Symmetrische Kennlinie:

• Berechnung (einfach ):Entladevorgang der Lastkapazität CLvon UDD (t1=0) nach UDD/2 (t2=tp)

( )pHLpLHp ttt +⋅=21

pHLpLHp ttt ==

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Verzögerungszeit tp• Bessere Approximation:

Entladen über äquivalenten Widerstand Ron:

mitTransformationspaare:

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Verzögerungszeit tp – äquivalenter Widerstand• Bei unsymmetrischer Kennlinie

muss Faktor βR berücksichtigt werden!

– sollte möglichst klein sein (geringe Fläche)• Wechsel am Eingang von UDD nach 0 V

– äquivalente Widerstand Ronp

– Es folgt: mit

• Mittlerer Widerstand Ri bzw. Ron:

DDU

onnR

onpR

S

SLC

Schaltermodell eines CMOS-Inverters

=n

pR W

Wβ

DSatp

DDonp I

UR =

onn

onp

R RRr

=β

p

nrµµ

=

( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛+⋅⋅=+⋅=

Ronnonponni

rRRRRβ

121

21

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Verzögerungszeit tp – äquivalenter Widerstand

• Für die Verzögerungszeit ergibt sich:

• Als nächstes muss CL bestimmt werden

( )pLHpHLp ttt +=21

⎟⎟⎠

⎞⎜⎜⎝

⎛+⋅⋅⋅=

⎟⎟⎠

⎞⎜⎜⎝

⎛+⋅⋅=⋅⋅+=

RDSatn

DDLp

RLonnLonponnp

rIUCt

rCRCRRt

β

β

169,021

1269,02ln)(

21

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Verzögerungszeit tp – äquivalente Kapazität

• Einfache Modellierung der Lastimpedanz:

• Detailliertes Modell:CjSperrschichtkapazität eines minimal dimensionierten n-Kanal-Transistors.

CWKapazität von langen Leitungen (l > 30µm)

CVKapazität der Verdrahtung zu benachbarten Gattern

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• Auftrennung der CGD (Miller-Effekt)

• Mit |AV|=1 folgt: Cin = 2 CGD und Cout = 2 CGD

CGDIin

Uin Uout

Iout

⇒

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Verzögerungszeit tp – äquivalenten Kapazität

• Fo: Anzahl der angeschlossenen Transistoren bzw. Stufen („fan out“)

• Gesamtkapazität (äquivalenten Kapazität ) CL:

intern extern

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Verzögerungszeit tp• Weitere Vereinfachungen:

mit

• Es gilt:

– mit erhält man:

– Wenn die Verdrahtungskapazität vernachlässigt werden kann, sollte:

– gleichzeitig symmetrische Übertragungskennlinie und optimale Gatterlaufzeit nicht realisierbarWenn der Einfluss der Verdrahtungskapazität überwiegt, sollten größere Werte für βR gewählt

( ) ( )[ ] '121 WjGSOOGDRL CCCFFCC ++⋅+++= β

VOWW CFCC ⋅+='

⎟⎟⎠

⎞⎜⎜⎝

⎛+⋅⋅⋅=

RDSatn

DDLp

rIUCt

β169,0

21

0/ =∂∂ Rpt β ( )⎟⎟⎠

⎞⎜⎜⎝

⎛

⋅+⋅++⋅+⋅=

GDGSOjGD

WR CCFCC

Cr22

1'

β

32 bisrR ≈=β

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Verzögerungszeit tp• Unterteilung nach internen und externen Kapazitäten:

– Definition der Gatterlaufzeit tP0 ohne externe Last(intrinsische Gatterlaufzeit):

– Eingangskapazität eines Inverters Cinv entspricht sehr gut der internen Lastkapazität CL,intern

• Gatterlaufzeit tP ist eine lineare Funktion von CL,extern/Cinv

• CL,extern/Cinv wird effektives „fanout“ f genannt• lange Leitungsstücke verschlechtern dramatisch die

Gatterlaufzeit!

)/1()/1(69,0

)(69,0

int0

intint

int

ernLLexternP

ernLLexternernLeq

LexternernLeqP

CCtCCCR

CCRt

+⋅=

+⋅⋅⋅=

+⋅⋅=

)1()1( 00 ftC

Ctt Pinv

LexternPP +⋅=+⋅=

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Intrinsische Verzögerungszeit tp0• PMOS-Transistor zweimal so weit: βR=2

⇒ Cinv=CLinter,n=3·CGate,n (~ 3·CGS + Gate-Drain- und Sperrschichtkapazitäten)mit Req = UDD/IDS,sat ergibt sich:

• kleines Verhältnis von UT/UDD für kurze Schaltzeit – kleinere Einsatzspannungen

• erhöhten Leckströme• geringere Störsicherheit

– größe Versorgungspannung• DIBL und Zuverlässigkeitsprobleme• höhere Verlustleistung

• minimal zulässige Transistorlänge L verwenden• Strukturverkleinerung (Effekt von L ↓ dominiert über UDD↓)

( )2

2

20

121

3

21

3

⎟⎟⎠

⎞⎜⎜⎝

⎛−⋅⋅⋅

⋅=

−⋅⋅⋅⋅

⋅⋅=

DD

TnDDn

TnDDoxn

DDGatenp

UUU

L

UUL

Wc

UCt

µµ

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Messung der Gatterlaufzeit• Bestimmung mit Ringoszillatoren:

– ungerade Zahl von Invertern

⇒kein stabiler ZustandSchaltung schwingt mitPeriodendauer T :

• Definierte Startbedingung mit NAND-Gatter:– Keine Schwingung wenn Start=0

• Laufzeit abhängig von Temperatur– Lösung: Bestimmung beim ZTC-Punkt

(Zero Temperature Coefficient Point)

ptNT ⋅⋅= 2

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Layoutbetrachtungen• schnellere Schaltungen

durch Faltung der Transistoren– Reduzierung des

Gatewiderstandes (Faktor 4)– Drain-Gebiete nur halb

so groß (Cj bzw. CDB↓)

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Verlustleistung

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• Verlustleistung= in den Transistoren in Wärme umgesetzte Leistung

• Zwei Arten:– dynamisch PDyn

• Umladung der Lastkapazitäten PC

• Durch Querstrom verursachte Verlustleistung PSC

– statisch PStat• Verursacht durch Leckströme Pleak (CMOS)• Verursacht durch statische Ströme (CML, NMOS –Logik)

• Gesamtverlustleistung:

LeakSCC PPPP ++=

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Dynamische Verlustleistung PC• CL mit p-Kanal-Transistor

von 0 V nach UDD laden:– Entnahme von Energie von der

Versorgung!– Teil im p-Kanal-Transistor

in Wärme umgesetzt– Rest wird auf der Kapazität

gespeichert

• CL mit n-Kanal-Transistorvon UDD nach 0 V entladen:– gespeicherte Energie im

n-Kanal-Transistor verbraucht

DDU

onnR

onpR

S

SLC

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Dynamische Verlustleistung PC

Berechnung der entnommenen Energie:– Aufladung von u1 nach u2

– Integration der Leistung über die Zeit

( )122

1

2

1

2

1

)(

uuUCduCU

dtdt

duUCdtUtiE

DDL

u

u aLDD

t

ta

DDL

t

t DDUU DDDD

−⋅⋅=⋅⋅=

=⋅⋅⋅=⋅⋅=

∫

∫∫

Es sei: 12 uuu −=∆222

uUu DD ∆+= 221

uUu DD ∆−=

uUCE DDLU DD∆⋅⋅=

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Dynamische Verlustleistung PC• Energie EC, die auf dem Kondensator gespeichert wird:

⇒ EC=1/2 EUDD

damit wird genau die Hälfte der Energie im p-KanalTransistor verbraucht!

( )21

222

1

)()(

2

1

2

1

2

1

uuCduuC

dtudt

duCdttutiE

La

u

u aL

aat

t L

t

t aUC DD

−⋅⋅=⋅=

⋅=⋅⋅=

∫

∫∫

uUCE DDLC ∆⋅⋅⋅=21

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Dynamische Verlustleistung PC• Für vollen Signalhub ergibt sich für die Energie:

• Und damit für die Verlustleistung:

– α wird die Wahrscheinlichkeit für einen 0→1 Signalwechsel pro Taktperiode fT

– Durchschnittliche Signalfrequenz: fS= αfT(max. Signalfrequenz fs,max=0.5 fT)

2

2

21

DDLC

DDLU

DD

UCE

UCE

Uu

DD

⋅⋅=

⋅=

=∆

2DDLTC UCfP ⋅⋅⋅= α

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Dynamische Verlustleistung PCGütekriterien:• Verlustleistungs-Verzögerungszeit-Produkt PDP = PC·tp

– beschreibt nur die für die Ausführung einer Logikfunktion notwendige Energie

• Energie-Verzögerungszeit-Produkt EDP = PDP·tp = PC·tp2

– beschreibt, wie viel Energie für eine bestimmte Laufzeit aufgewendet werden muss

• Gütemaß PC2·tp

– Bewertet die Energie stärker

ABER: Alle Gütemaße beinhalten keine Fläche!

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Dynamische Verlustleistung PSC• PSC : dynamische Verlustleitung aufgrund von Querströmen• Während des Umschaltens leiten p- und n-Kanaltransistoren und es

fließt ein Querstrom• Je länger der Umladeprozess, desto höher Verlustleistung PSC:

pJ806Etot .=HLr TT <<⋅

HLr TT ≈⋅

HLr TT >>⋅

inV outV

C

outV

outV

inVV

inVV

outV

inVV

t

t

t

I

I

I

t

t

t

totddI ,

CI

SCI

totddI ,

CI

SCI

totddI ,

CISCI

%..57

pJ510ESC==

pJ097Etot .=

%..

211pJ800ESC

==

pJ989Etot .=

%..

936pJ693ESC

==

2VVttkkocessCMOSm01

ddtfrpn /Pr.

,, ===−µ

fF250C

m8wm4w pn

=

== µµ ,

! ! !

inUC aU

HLr tt <<

HLr tt ≈

HLr tt >>

inU

aU

aU

aU

inU

inU

U

U

U

t

t

t

t

t

t

I

I

I

DDI

DDI

DDI

SCI

SCI

SCICI

ozessPrµmCMOS0.1 −2/UU,tt,kk DDtfrpn ===

µm8W,µm4W pn ==fF250C =

pJ80.6Etot =pJ51.0ESC =

%5.7=

pJ09.7Etot =pJ80.0ESC =%2.11=

pJ98.9Etot =pJ69.3ESC =%9.36=

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Verlustleistung PLeak aufgrund von Leckströmen• Mit immer feineren Strukturen nehmen die Leckströme zu

• Sind abhängig von den zeitlichen Verläufen der Gate-, Drain- und Source-Spannungen

• Schwer zu messen, da sehr klein im Gegensatz zu PC und PSC

• Notwendigkeit von technologischen und schaltungstechnischen Maßnahmen zur Minimierung der Verlustleistung bei modernen Technologien (z.B.: Mikroprozessoren, Schaltungen für mobilen Einsatz)

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Gesamtverlustleistung• Gesamtverlustleistung ist

mit

– Bestimmung der Ladung QSC über die Integration des Querstroms ISC über die Schaltzeit

( ) DDSCLeakCT UQQQE ⋅⋅++= 2

( )DCACTT

DDLeakDDSCDDLTtot

PEfUIUQUCfP

+⋅⋅=⋅+⋅⋅+⋅⋅⋅=

,

2αα

ACTEslope ,

totP

f1f 2f

1ftotP @

2ftotP @

DCP

t

Vout

DDVI

t

CQSCQ LQ

11 1 fT /=

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Treiberschaltungen

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Inverterkette - Treiben von großen Lasten• Jeder Inverter treibt einen um den Faktor f größeren Inverter!

Für die Gesamt-Laufzeit tpK ergibt sich(Vernachlässigung der Lastkapazitäten der Verbindungsleitungen) :

ftNftNt pppK ⋅⋅≈+⋅⋅= 00 )1(tp0 intrinsische Verzögerungszeit CLextern=0f Vergrößerungsfaktor CLextern,i+1/Cinv,i≈Wi+1/Wi für minimales LN Anzahl der Stufen

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Inverterkette - Treiben von großen Lasten

• Bestimmung der Anzahl der Stufen– Viele Stufen: Verzögerungszeit pro Stufe klein– Wenig Stufen: Verzögerungszeit pro Stufe groß

– Die Verzögerungszeit der Kette ist für f=e=2,71 minimal:

N

i

i

inv

LN

WW

CCf ⎟⎟

⎠

⎞⎜⎜⎝

⎛≈= +1

(min)

⇒f

CC

N inv

L

ln

lnmin,=

0(min),

0 ln

ln

pinv

L

p tff

CC

tfN ⋅⋅⎟⎟⎠

⎞⎜⎜⎝

⎛

=⋅⋅

min,

lninv

L

CCN =

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Inverterkette - Treiben von großen Lasten• Berücksichtigung der

VerlustleistungWählt man einen größeren Faktor f, verringert sich die Zahl der notwendigen Stufen⇒ Verlustleitung sinkt

• Unterschiedliches fEingänge sollen wegen des Querstroms schneller schalten als die Ausgänge. ⇒ f1<f2<f3 …

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Regeln für die Schaltungserstellung:• Erzwinge Lokalität

– Für häufig wechselnde Signale sollten lange Leitungen vermieden werden.

– Logisch zusammengehörende Gatter sollten auf dem Chip nebeneinander liegen.

• Reduziere die Zahl der Pegeländerungen am Ausgang eines Gatters bis der Endwert erreicht ist. – Dies kann zum Beispiel dadurch erreicht werden, dass die

verschiedenen Eingangssignale gleichzeitig eintreffen.• Verwende, wann immer es möglich ist, minimal dimensionierte

Transistoren.• Wähle für den Vergrößerungsfaktor f Werte zwischen 10 und 12,

sowie eine Zunahme des Faktors f von Stufe zu Stufe.

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Tristate-Treiber• Bussystem mit mehreren Sendern und Empfängern• Ausgewählter Sender soll Informationen an einen oder mehrere

Empfänger übermitteln.• Empfänger belasten das Bussystem nur kapazitiv• Nicht benötigte Sender dürfen dem gewünschten Signalwechsel

nicht entgegenwirken!– Lösung: Treiberausgang hochohmig schalten (3. Zustand)!– Enable-Leitung lässt beide Transistoren sperren!

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Tristate-Treiber

• Weitere Varianten:1. Verhalten wie zuvor jedoch mit weniger Transistoren:

2. VerriegelungstechnikSSU

DDUaU

aU

inU

inU

W R

writeenable enable

read

Bus

Sender+Empfänger: