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Teil II2.3 Schaltwerke und Speicherbausteine

Themen

Abgrenzung zu Schaltnetzen

Modellierung von Schaltwerken/Moore-Automaten

Aufbau von Schaltwerken

Elementare Schaltwerke der Digitaltechnik

– Flipflops

– Register

– Speicherbausteine (RAM)

– Zählwerke

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Schaltnetze vs. SchaltwerkeRückblick: Schaltnetze: In einem Schaltnetz gibt es einen gerichteten Signalfluss, von der

Eingabe zur Ausgabe hin. Abgesehen von den physikalischen Gatter-Schaltzeiten spielt dabei der

Begriff Zeit keine Rolle. Im idealisierten Schaltnetz erfolgt die Ausgabe quasi gleichzeitig mit dem

Einspeisen der Eingabewerte.=> Bei Schaltnetzen hängt die Ausgabe nur von der aktuellen Eingabe ab.

Ein Schaltwerk ist ein Schaltnetz mit Rückkopplung

Ausgabe at+1 zum Zeitpunkt t+1 hängt ab von der Eingabe e und der rückgekoppelten Ausgabe at

, die zum Zeitpunkt t vorlag. at+1 = f(e , at

)

S-Netz

e1 ... en

a1 ... em Neue Fragestellung: Was passiert, wenn man eine Rückkopplung einbaut?

S-Netz

at+1

atZeitpunkt t e

Zeitpunkt t+1

3

Schaltnetze vs. SchaltwerkeSchaltwerke: Schaltwerke sind im Wesentlichen rückgekoppelte Schaltnetze. Die Rückführung der Ausgabe erfolgt dabei über ein sog.

Verzögerungsglied ( „tau“). Die Verzögerungszeit wird dabei so gewählt, dass sie deutlich über den Gatterschaltzeiten liegt, so dass Schaltzustände klar erkennbar sind.

Verzögerungsglied

SchaltnetzF

f (e(t), z(t))g(e(t),z(t))z(t)e(t)

Schaltwerk W

Schaltwerke haben eine Art Gedächtnis. Sie besitzen „innere Zustände“, mit denen sie sich vorangegangene Eingaben und vorangegangene Ausgaben „merken“ können.=> Bei Schaltwerken kann man die Ausgabe zusätzlich von endlich

vielen vorausgegangenen Eingaben abhängig machen.

4

Stabile vs. instabile Schaltwerke Schaltverhalten ist „sequentiell“. Zustand eines Schaltwerkes heißt

– stabil, falls f(e, z) = z (Rückführung ohne Verzögerungsglieder mögl.)– instabil, falls f(e, z) z

Schaltwerk W2

Schaltwerk W1

Fall 1: Eingabe e = 1 (ständig):=> f(e, z) = ... 0|1|0|1|0|1| ... ;Zustand des Schaltwerkes: instabil

Fall 2: Eingabe e = 0 (ständig):f(e, z) = 1 (immer);Zustand des Schaltwerks: stabil

Schaltwerk W2

Falls einmal e = 1dann immer f(e, z) = 1,d.h. Schaltung merkt sich:„e=1 kam einmal 1 vor“

(so was nennt man „Fangregister“)

e a = f(e, z)z

Schaltwerk W1

τ

& ez

τ1

a = f(e, z)

5

Modellierung einer zeitlichen Abfolge von Zuständen

Motivation Ein Schaltwerk lässt sich durch die zeitliche Abfolge der Zustände z1,

z2, ..., zn beschrieben, die es einnehmen kann. Das lässt mittels eines Zustandsübergangsdiagramms übersichtlich

grafisch darstellen, wobei man folgende Notation verwendet:

z

e=1

zi zk

Zustand z wird als Kreis dargestellt:

Zustandsübergang von zi nach zk als Pfeil(Beachte: zk kann gleich zi sein)

zi

Belegung einer Ausgabeleitung a=0 im Zustand z gibt man so an:

za=0

Ob ein Zustandsübergang erfolgen darf, steuert man über die Belegung von Schaltvariablen. Zum Beispiel: Übergang von zi nach zk nur wenn e=1.

zi

a=0zk

a=1

6

Modellierung einer zeitlichen Abfolge von Zuständen

Beispiel: Steuerung einer Lauflicht-Kette mit 3 Lampen L1, L2, L3 Zusätzlich

gibt es einen Ein/Ausschalter S. Schalter S=1 bedeutet Gerät an. Modellierung durch insgesamt 4 Zustände z0 , z1, z2, z3.

S=1

„eingeschaltet, L1 leuchtet“

L1

L2

L3

S

z1

L1=1, L2=0, L3=0

S=1

z0

L1=0, L2=0, L3=0

S=1

z2

L1=0, L2=1, L3=0

z3

L1=0, L2=0, L3=1

S=1

S=0

S=0

„alles ausgeschaltet“

„eingeschaltet, L2 leuchtet“

„eingeschaltet, L3 leuchtet“

S=0

7

Modellierung eines Schaltwerks als Zustandsübergangsdiagramm / Automat

Die grafische Notation zur Beschreibung des Verhalten eines Schaltwerks nennt man auch „Moore-Automat“ (nach E.F. Moore)

Ob in einem Moore-Automat ein Zustandsübergang erfolgt, hängt vom aktuellen Zustand des Schaltwerks und der Eingabesignale ab.

Übergänge als Tabelle:

Automat für W1

Beispiel Zustände z1 und z2 4 Übergänge:

– von z1 nach z2 falls e = 1– von z1 nach z1 falls e = 0– von z2 nach z1 falls e = 0– von z2 nach z1 falls e = 1

Schaltwerk W1

z1

a=1z2

a=0e=1

e=1

e=0

e=0z\e 0 1 z1 z1 z2

z2 z1 z1

ea= f(e, z)z

τ

&

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Grundlegende Schaltwerke der Digitaltechnik

Elementare Speicherelemente (Flipflop-Schaltungen) – asynchrone RS-Flipflop

– synchrone RS-Flipflop– D-Flipflop– synchrone JK-Flipflop– RS-Master-Slave-Flipflop

Register– Register und Schieberegister– Zählwerke– Verwendung in Scannern und Digitalkameras

Computer-Speicherbausteine– 1-Bit-Schreib-Lese-Speicherzellen– adressierbare Speicherzellen (RAM)

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Elementare SpeicherelementeMotivation: Ein elementares Speicherelement ist ein Bauteil, das zwischen zwei

verschiedenen Zuständen z1 und z2 unterscheiden und sich merken kann, in welchem Zustand es sich befindet. => Elementares Speicherelement kann ein 1 Bit speichern, z.B. die

Belegung (0 oder 1) einer Schaltvariablen.

Anforderungen an ein Schaltwerk zur Speicherung von 1 Bit

(F1) Speicherung:Schaltwerk muss mindestens zwei stabile Zustände haben.

(F2) Einschreiben in den Speicher:Schaltwerk muss definierte Einstellung eines Zustands durch Eingangssignale gestatten.

(F3) Auslesen aus dem Speicher:Speicherinhalt muss an den Schaltwerksausgängen zur Verfügung stehen (entweder in negierter oder nicht negierter Form).

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Flipflop-Schaltungen

Anmerkungen: Ein Flipflop (FF) hat zwei stabile Zustände. Es verharrt in einem stabilem Zustand, bis durch Anstoß von außen

in den anderen stabilen Zustand umgeschaltet wird. Namensgebung betont Fähigkeit zwischen Zuständen hin und her zu

schalten: ( Flip -> Flop -> Flip -> Flop -> Flip .... ). Je nach technischer Realisierung speichert ein Flipflop binäre

Information nur solange eine Versorgungsspannung anliegt. Wird der Strom abgeschaltet, „vergisst“ das FF seinen Zustand.

Flipflops gibt es in verschiedenen Ausführungen.

Definition: Ein Flipflop ist Schaltwerk das folgende Funktionen bereitstellt: (F1) Einschreiben von Information (d.h. setzen eines Bits auf 0 oder 1)(F2) Speicherung der Information(F3) Auslesen der gespeicherten Information

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Asynchrones RS-Flipflop Einfachstes Speicherelement ist das

asynchrone (d.h. ungetaktetes) RS-Flipflop. RS steht für:R: Rücksetzen (Reset) S: Setzen (Set)

Blockschaltbild: RS-Flipflop

(angestrebtes) Verhalten des Bauteils:

– Fall 1: Q = x (also x=0 oder x=1) und weder R noch S sind gesetzt (also R=0 und S=0) dann soll Ausgang Q mit x belegt bleiben.

– Fall 2: Q = x und Eingang S =1 und R=0, dann soll Ausgang Q mit 1 belegt werden (ungeachtet seines vorherigen Werts).

– Fall 3: Q = x und Eingang S =0 und R=1, dann soll Ausgang Q mit 0 belegt werden (ungeachtet seines vorherigen Werts).

– Fall 4: Gleichzeitiges Setzen und Rücksetzen (S=1 und R=1) ist nicht erlaubt!

S Q

R ¬Q

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Asynchrones RS-Flipflop

Werte-Tabelle:

S R QR QR Q Bemerkungen0 0 0 1 0 stabiler Zustand: 0 gespeichert0 0 1 0 1 stabiler Zustand: 1 gespeichert

0 1 0 1 0 stabiler Zustand: 0 rücksetzen

0 1 1 0 0 instabiler Zustand: 0 rücksetzen

1 0 0 1 0 instabiler Zustand: 1 setzen

1 0 1 0 1 stabil Zustand: 1 setzen

1 1 0 1 - unzulässig

1 1 1 0 - unzulässig

Realisierung mitzwei NOR-Gattern:

QR, QR : rückgeführte Ausgänge Q und Q

SchaltfunktionRS-Flipflop:Q = S + R'QR

„Instabil“ bedeutet, dass die Schaltung nur kurzzeitig in diesem Zustand bleibt.

1

1

R

S

Q

Q

QR

QR S Q

R ¬Q

Vorsicht! Im Blockschaltbild liegt Ausgang Q dem Eingang S gegenüber!

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Modellierung eines Schaltwerks als ZustandsübergangsdiagrammIdee:

Man kann das zeitlicher Verhalten eines Schaltwerks in Form eines Diagramms mit Knoten und gerichteten Kanten darstellen. Solche Diagramme heißen auch „endliche Automaten“.

Knoten repräsentieren stabile Zustände des Schaltwerks. Ein Zustand kann durch ein Tupel von Schaltvariablen beschrieben werden.

Kanten stehen für mögliche Ereignisse, die einen Zustandswechsel bewirken. Ereignisse sind beim RS-Flip-Flop das Anlegen neuer Eingabesignale für R und S.

z1S = 0, R = 0Q = 0

Modellierung des RS-FF als Automat:- es gibt 4 stabile Zustände

1

1

R

S

Q

QQR

QR

RS-Flipflop z2

S = 0, R = 1Q = 0

z4S = 0, R = 0Q = 1

z3S = 1, R = 0Q = 1

R := 1

S := 0

R := 0

S := 1 R := 0

S := 1

R := 1

S := 0 R := 1

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Modellierung eines Schaltwerks als Zustandsübergangsdiagramm

Gruppierung der stabilen Zustände in:– (z3, z4 ) Set-Status, Q = 1

– (z1, z2 ) Reset-Status Q = 0

Werte-Tabelle

z1 z2

z4 z3

Zustand S R Q ¬Q Bemerkungenz3 1 0 1 0 Set-Status

z4 0 0 1 0

z2 0 1 0 1 Reset-Status

z1 0 0 0 1- 1 1 - - undefiniert

Automat (ohne Angabe der auslösenden Zustandsübergänge.)

S Q

Q ¬Q

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Charakterisierung von SchaltwerkenSchwierigkeit insbesondere bei größeren Schaltwerken: Beschreibung und Verfolgung des zeitlichen Signalverlaufs ist

abhängig von:– der Laufzeit der Signale – Verzögerungsglied τ– Wechsel von „0“ auf „1“ bzw. von „1“ auf „0“ ist nicht schlagartig

möglich.

=> Frage: Wann beobachte man einen Schaltwerkszustand?

Abhilfe: Man legt durch Verwendung eines weiteren Signals fest, wann man die an den Eingängen anliegenden Werte ins Schaltwerk übernehmen möchte und wann man die an den Ausgängen liegenden Werte ablesen kann.

Das weitere Signal nennt man Taktsignal oder einfach Takt.

=> getaktete Schaltwerke

=> Möglichkeit zur Synchronisation von Schaltwerken.

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Getaktetes SchaltwerkEigenschaften: Erst beim Takt „erscheint“ das neue z(t) = g( a(t-1), z(t-1) ) am Ausgang

des Verzögerungsgliedes. Der Takt wirkt wie eine „Schleuse“, muss also aus zwei verschiedenen

(komplementären) Signalen (oder Ereignissen ) bestehen, damit das Verzögerungsglied stets nur nach einer Seite geöffnet sein kann. Andernfalls: unerwünschter Effekt: Verzögerungsglied „transparent“.

Getaktetes Schaltwerk:– Eingaben: e(t) frei wählbar– Zustände: z(t) abhängig vom Schaltnetz– Ausgaben: a(t) = f(e(t), z(t))

Verzögerungsglied

Schaltnetz Ff (e(t), z(t))g(e(t),z(t))z(t)

e(t)

Taktgeber 10 t

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Synchrones RS-FlipflopMotivation: Wunsch nach Übernahme einer Information in den Speicher zu frei

bestimmbaren, jedoch definierten Zeitpunkten t.

Lösung: Erweiterung des RS-Flipflops um Takteingang T, so dass das

Einschreiben eines neuen Wertes in den Speicher nur möglich ist, wenn gilt: T = 1R: Rücksetzen (Reset), S: Setzen (Set)T: Takt (Clock)

Gebräuchliche Blockschaltbilder für getaktetes RS-Flipflop

S QTR ¬Q

RS

S QTR ¬Q

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Synchrones RS-Flipflop

Realisierung der Synchronisation mit AND-Gattern

Werte-Tabelle

T S R Qt Qt+1

0 x x q keine Änderung: Qt+1 = q = Qt

1 0 0 q keine Änderung: Qt+1 = q = Qt

1 0 1 q Qt+1 = 0 Reset-Status

1 1 0 q Qt+1 = 1 Set-Status

1 1 1 q nicht erlaubt !

Schaltfunktionsync. RS-FF:

S + R'Qt

Qt+1 = für T=1

Qt für T=0

&

& 1

1

T

Q

¬Q

R

S

Synchronisation RS-FF

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D-FlipflopMotivation: Verzögerungselemente, die einen Eingabewert um genau einen Takt

verzögert ausgeben, lassen sich sehr einfach mit einem synchronen RS-Flipflop aufbauen.

Ein D-Flipflop reicht zu jedem Taktzeitpunkt den Eingabewert d unverändert an den Ausgang Q weiter.

Blockschaltbild: D-Flipflop:

Realisierung mit RS-Flipflop: Werte-Tabelle D-Flipflop

T d Qt Qt+1 = dt+1

0 x q Qt+1 = q = Qt

1 0 0 Qt+1 = S = 0

1 0 1 Qt+1 = S = 1

1 1 0 Qt+1 = S = 0

1 1 1 Qt+1 = S = 0

D-FFdd

T

S QTR ¬Q

dd

T

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Verwendung von Flipflops Flipflops zur Speicherung von 1-Bit-Information bilden die Grundlage für

jegliche Art von Schaltwerken – angefangen bei einfachen Standardschaltwerken bis hin zu komplexen Mikroprozessoren.

Einige Beispiele:

Standardschaltwerke für die Digitaltechnik– Register mit Binäroperationen– Zähler-Bausteine– arithmetische Rechenwerke für Addition und Multiplikation– ....

n-Bit-Speicherbausteine, RAM

„festverdrahtete“ serielle Automaten– z.B. einfache Ampelsteuerung– Muster-Erkenner...

physische Realisierung so genannter neuronaler Netze....

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Register Register bestehen aus einer Folge synchroner (D- oder MS-)Flipflops

mit derselben Taktleitung. Aus aus n Flipflops bestehende Register können i. Allg. die folgenden

Operationen durchführen:(a) Auf-0-Setzen einzelner/aller Flipflops(b) Auf-1-Setzen einzelner/aller Flipflops(c) Invertieren einzelner/aller Ausgänge der Flipflops(d) Schieben (shift):– Rechts-Shift qi := qi-1 (i = 2, ... , n)

falls zusätzlich q1 := qn zyklischer Rechts-Shift – Links-Shift qi := qi+1 (i = 1, ... , n-1)

falls zusätzlich qn:= q1 zyklischer Links-Shift

e qn = qq1 q2 q3D1 D2 D3 Dn

t

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Symbole für Shift-Operationen

Register:

Rechts-Shift

Zyklischer Rechts-Shift

Links-Shift

Zyklischer Links-Shift

q1 q2 . . . qn1 qn

23

Sequentieller vs. paralleler Ausgang

Serieller Ausgang: Nur der Ausgang qn des n-ten Flipflops wird nach außen geführt und bildet den Ausgang des Registers.

e qn = qq1 q2 q3D1 D2 D3 Dn

t

Paralleler Ausgang: Alle qi der n Flipflops werden nach außen geführt.

e

qn ) = q( q1 q2 q3

D1 D2 D3 Dn

t

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Schieberegisteranwendung: Auslesen von lichtempfindlichen Zellen in einem CCD-Element

In Digitalkameras, Scannern und auch Faxgeräten wird eine Vorlage über ein optisches System auf eine Zeile (Zeilensensor) von Foto-Dioden oder einen CCD-Sensor (CCD = Charge Coupled Device) abgebildet. Die Abtastung der Vorlage erfolgt damit zeilenweise.

Zum Abtastzeitpunkt werden die von den Sensoren gelieferten Spannungswerte (interpretiert als 0 oder 1) in ein Schieberegister übernommen und dort zwischengespeichert.

Zeilensensor

25

Schieberegisteranwendung: Auslesen eines CCD-Sensors

Ein CCD-Sensor besteht aus einem Raster von lichtempfindlichen Zellen (Pixel).

Bei Lichteinfall (Photonen) „sammeln“ die Zellen Elektronen (Ladung).

Je mehr Licht oder je länger Licht auf die Zelle fällt, desto größer wird die Ladung (= Zahl der Elektronen), die sich in der Zelle sammelt.

Frage: wie kann man ein Gitter aus lichtempfindlichen Zellen zeilenweise auslesen?

Antwort: in dem man elektrische Ladungen kontrolliert von einem Lichtsensor in ein Schieberegister „wandern“ lässt

26

Auslesen eines CCD-Elements Mit Hilfe von Schieberegistern können

die einzelnen lichtempfindlichen Zellen des Sensorfelds ausgelesen werden.

Das Auslesen erfolgt dabei z.B. nach dem Interline-Transfer-Prinzip: 1. Belichten des Sensors über einen

definierten Zeitraum (Integration). 2. Verschieben der gesammelten

Ladung aller Pixelelemente in die benachbarten vertikalen Ausleseregister.

3. Die Ladungen anschließend zeilenweise in das horizontale Schieberegister bringen.

4. Das horizontale Schieberegister entleeren.

5. Nun die nächste Zeile in das horizontale Schieberegister auslesen.

27

Auslesen eines CCD-Elements (Interline-Transfer Prinzip)

Quellen: http://de.wikipedia.org/wiki/Charge-coupled_Device & J. Platte FH-München

28

Schieberegisteranwendung: Auslesen von lichtempfindlichen Zellen in einem CCD-Element

Schieberegister

8

1 2 3 4 5

6

712345

6

7

8

8

1 2 3 4 5

6

712345

6

7

88x8 Bild

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Zählwerke In vielen Anwendungen benötigt man Schaltwerke die Zählaufgaben

durchführen können.

Prinzip:Gezählt werden die Taktimpulse (t =1) der Taktleitung. Es gibt zwei Typen von Zählwerken:(a) Ein Ausgang, der für eine bestimmte Anzahl m von Takten 1 ist.

(b) k Ausgänge (ak-1 ,..., a0), deren Belegung als Binärzahl interpretiert wird, die von 0 auf 2(m-1) hochgezählt wird. Solche Zähler heißen k-Bit-Asynchron-Aufwärtszähler.

Realisierung Typ (a): Verwende m-Bit-Schieberegister mit parallelen Ausgängen:

Überlegung: Eine 1 am Eingang e benötigt m Takte, um durch das Register zu laufen.

=> solange die 1 „durchläuft“ ist eines der qi = 1

e

t qm

Dm. . .. . .D2D1

q1 q2

30

ZählwerkeRealisierung Typ (a): bei einmaliger "1" am Eingang e ist Ausgang a=1 für genau m Takte. danach Ausgabe a=0 bis zur nächsten Eingabe e=1

e

t

q1 q2

a&1

qm

DmD1

Zeit

t

e

a

10

10

10

m-Takte

Werte

Realisierung mit m-Bit Schieberegister mit parallelen Ausgängen

Eine 1 an e „wandert“ in m Takten durch das Schiebe-register

31

k-Bit-Asynchron-AufwärtszählerRealisierung Typ (b):

Zählwerk mit k Ausgänge (ak-1 ,..., a0), deren Belegung als Binärzahl interpretiert wird, die von 0 auf 2(m-1) hochgezählt wird.

Überlegung: beim Hochzählen einer Binärzahl a = (ak-1 ,..., a0) gilt:– Stelle a0 wechselt bei jedem Schritt (d.h. Takt) ihren Wert => realisierbar mit JK-FF, mit R=S=1 (wird nicht weiter behandelt).– Stelle a1 wechselt bei jedem zweiten Takt ihren Wert– Stelle ai wechselt bei jedem 2i -ten Takt ihren Wert

=> Gesucht ist Schaltwerk, das in Abhängigkeit zum Taktsignal t folgendes Ausgabeverhalten an den Ausgängen (ak-1 ,..., a0) erzeugt.

ta0

a1

a2

a3 Zeit

10

10

10

10

10

32

Sequentieller vs. paralleler Eingang

Aufbau zum parallelen „Laden“ von n Bits in ein Schieberegister:

Taktt = 0: Registerinhalt bleibt unberührt vom Eingabebust = 1: Register lädt Daten vom Eingabebus

Ladesteuerung:s = 0: Laderegister und Schieberegister entkoppelta = 1: Daten werden parallel in Schiebe-Register übernommen.

q

D-FF

D-FF

D-FF

D-FF

D-FF

D-FF

D-FF

D-FF

st

Daten-Bus Laderegister Schieberegister

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Speicherbausteine Speicher einer Rechenanlage werden aus vielen elementaren

Speicherzellen aufgebaut (z.B. 1GB = 8109 Speicherzellen)

Anforderung an elementare Speicherzelle:(a) Ermögliche Einschreiben (Modus: Write). In diesem Modus wird die Belegung (1 oder 0) am Eingang in in die Zelle übernommen.(b) Ermögliche Auslesen (Modus: Read) der gespeicherten Information. In diesem Modus wird der in der Zelle gespeicherte Wert (0 oder 1) an den Ausgang gelegt.(c) Ist über eine Select-Leitung adressierbar. Write oder Read ist nur dann möglich, wenn Speicherzelle ausgewählt (select=1) ist.

Blockschaltbild der elementaren Speicherzelle (Binary Cell, BC)

BCin

out

select

r / w

34

Aufbau einer elementaren, adressierbaren 1-Bit Speicherzelle

&

&

RS-FF &

1

r / w (Modusauswahl)r/w = 0 für Einschreiben von „in“r/w = 1 Inhalt am Ausgang

„out“ auslesen

select 1 für Baustein auswählen, 0 für Baustein deaktiviert

in

outS

R

Q

s r/w in Q outBemerkung

1 0 x x 0 x übernehmen1 1 x q q q am

Ausgang0 y x q 0 deaktiviert

1

35

Aufbau eines RAM-Bausteins aus BCs In einer Rechenanlage fasst man je 2k (k = 4, 8, 16, 32, 64, ....) BCs zu

sog. Maschinenwörtern zusammen. Die Zahl k heißt Länge der Maschinenwörter.

Der Speicher einer Rechenanlage besteht aus einer Anzahl n von Maschinenwörtern, von denen jedes über eine eindeutige Adresse angesprochen werden kann. – solche Speicher heißen RAM (Random Access Memory)– Für die n Adressen benötigt man m = log2(n) Adressleitungen.

Wird ein Maschinenwort über seine Adresse selektiert, so können je nach Modus mit einem Takt k Bits parallel eingeschrieben oder k Bits parallel ausgelesen werden.

Dazu sind k Datenleitungen erforderlich, mit denen die Eingabe- und Ausgabeleitungen der k BCs des Maschinenworts verbunden sind.

=> man muss zwischen Adressleitungen (Adress-Bus) und Datenleitungen (Datenbus) unterscheiden. Adress- und Datenbus können unterschiedliche „Breiten“ haben, z.B. kann gelten k > m.

=> ein RAM erhält man aus einer matrix-artigen Anordnung von BCs.

36

Aufbau eines RAM-Bausteins aus BC‘s

Beispiel: RAM bestehend aus 4 Maschinenwörtern der Länge 4.

2:4

Dec

oderBC

BC

BC

BC

BCBCBC

BC

BCBC

BC

BC

BC

BCBCBC

r / w

Memory select

1 1 1 1

Daten-Eingabe

Daten-Ausgabe

Adresse

4 A

dres

sen

mög

lich

22 = 4 W

örter1 W

ort = 1 Adresse

37

Funktionsprinzip des RAM-Bausteins

Blockschaltbildfür größere RAMs2m Wörter der Länge k.

Adresse anlegen

READ-Signal aktivieren

Datenausgabe durch Speicherbaustein

1. Schritt

2. Schritt

3. Schritt

Adresse anlegen

WRITE-Signal aktivieren

Dateneingabe in Speicherbaustein

Daten an Datenleitung

1. Schritt

2. Schritt

3. Schritt

4. Schritt

Daten Auslesen (Read) Daten Einschreiben (Write)

RAM 2m k output data

input data

r / wMemory select

address

DATA

ADR

ms

RW

k k

m

38

Aufbau eines realen Speicherbausteins Da die Wortbreite gegenüber der Anzahl der Speicherworte sehr klein ist, würde sich bei der

vollständigen Decodierung der Adresse eine ungünstige Topologie des Speichers ergeben. Bei 16-Bit-Adressen würde man einen 16: 65 536 Decoder benötigen.

Deshalb teilt man die Adressbits und ordnet die Speicherzellen (bzw. Speicherworte) in einer annähernd quadratischen Matrix an. Der Decoder wird in einen Zeilen- und Spaltendecoder aufgeteilt.

RAS/CAS. Row Address Strobe, Column Address Strobe. Durch diese Signale wird Zeile (RAS) und Spalte (CAS) der Speicherzelle im RAM angegeben, die ausgelesen werden soll.

Zeilen-Adressdecoder Spalten-Adressdecoder Dateneingang und

Datenausgang Lese-/Schreib-

Steuersignale Chip-Select-Signal (Chip

Enable) Signal-Verstärker (, ) Spaltenschalter

RAS

CAS

Speichermatrix

39

SRAM vs. DRAM und Varianten SRAM:

– schnelle Schaltzeiten, ca. 8 bis 16 mal schneller als DRAM da kein Refresh notwendig ist

– teurer als DRAM (pro Bit sind 4-6 Transistoren erforderlich) – höherer Stromverbrauch– Realisierung sowohl in bipolarer Technologie (TTL, ECL) als auch

in MOS-(FET-) Technologie

DRAM: – hohe Integrationsdichte durch einfachen Aufbau der Speicherzelle.

(2004: 553 Millionen Transistoren pro Chip. Schätzung für 2007 ca. 1100, weitere Verdoppelung alle 3 Jahre)

– billiger als statisches RAM gleicher Kapazität (pro Bit 1-3 Transistoren erforderlich)

– geringere Leistungsaufnahme– komplizierter in der Anwendung (wegen Refresh) – Realisierung nur in MOS-Technologie. – verschiedene DRAM-Varianten

40

Speicherhierarchie

Prozessor-Register Preis/Bit Zugriffszeit Kapazität hoch niedrig niedrigL1 Cache-Speicher

RAM-Arbeitsspeicher

Plattenspeicher

Flashcards / USB

Magnetband

auf M

ainb

oard

exte

rn/p

erip

här

niedrig hoch hoch

L2 Cache-Speicher

in C

PU

L3 Cache-Speicher

Platztausch

41

sequenziellen Ablauf mit Zuständen und Zustandsübergängen modellieren

Vorgehen beim Entwurf einfacher Schaltwerke

Zur Modellierung von (kleineren) Schaltwerken mit sequentieller Ablaufstruktur geht man nach folgendem Schema vor:

Schaltfunktionen minimieren (DMFs für f und g)

DNFs für Schaltfunktionen f und g aufstellen

1. Schritt

codieren der Zustände (z.B. als Binärzahlen)

Schaltfunktionen mit Gatter und Speicherelementen realisieren

Schaltung austesten

3. Schritt

4. Schritt

5. Schritt

6. Schritt

2. Schritt

42

Programmierbare Schaltwerke Der Aufbau von Schaltwerken kann bequem mittels sog.

Programmable Logic Devices (PLD) erfolgen. PLD‘s sind die Erweiterung von PLAs um Verzögerungs- und

Speicher-Elemente (d.h., Flipflops). zum Üben: Lernprogramm für Schaltwerke:

Quelle: Lern-CD zum Buch: Rechnergrundlagen. Von der Binärlogik zum Schaltwerk von Rainer Kelch (HS Augsburg).