4. Quartus II による HardCopy シリーズ・デバイスのサポート...4–4 Altera Corporation 2008 年5 月 Quartus II ハンドブック Volume 1 フォーマル検証—Cadence

Altera Corporation 4–12008年 5月暫定サポート

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。

4. Quartus IIによる HardCopyシリーズ・デバイスのサポート

はじめにこの章では、レガシー HardCopy Stratix® シリーズ・デバイスを含むHardCopy®シリーズ・デバイスの Quartus® IIのサポートについて説明します。この章は、以下の項に分かれています。

■ 「HardCopyシリーズ・デバイスのサポート」■ 4–45ページの「レガシー HardCopyデバイスのサポート」

HardCopyシリーズ・デバイスのサポート

アルテラの HardCopy ASIC は、最も低リスクかつ低トータル・コストを実現する ASIC です。HardCopy システム開発手法は、早期の市場投入、低リスクを実現しており、Quartus II ソフトウェアを使用することによって、FPGAおよび ASIC両方の実装に対して 1セットの RTLコードと 1つの IPセットでデザインを行うことができます。このフローにより、真のハードウェア /ソフトウェア・コデザインが可能になり、ASICのデザイン・ハンドオフに先立って、システムを完全に準備することができます。アルテラはユーザー・デザインを量産のために HardCopyASICに変換するターンキー・プロセスを提供します。

この章では、FPGA という用語は HardCopy II または HardCopy III デバイスのプロトタイプである Stratix® IIまたは Stratix IIIデバイスを指します。

レガシーHardCopy Stratix デバイスについては、4–45 ページの「レガシーHardCopyデバイスのサポート」を参照してください。

この章では、以下の項目について説明します。

■ 4–4ページの「HardCopy開発フロー」■ 4–10ページの「HardCopy Device Resource Guide」■ 4–12ページの「HardCopyコンパニオン・デバイスの選択」■ 4–14ページの「Quartus IIソフトウェアの推奨HardCopy設定」■ 4–23ページの「HardCopy Utilitiesメニュー」■ 4–31ページの「HardCopy Design Readiness Check」■ 4–38ページの「Chip Plannerおよび Quartus II Engineering Change

Management（設計変更管理）による ECOの実行」■ 4–43ページの「FPGAおよび HardCopyリビジョンのフォーマル検証」

■ 4–45ページの「レガシー HardCopyデバイスのサポート」

QII51004-8.0.0

4–2 Altera Corporation2008年 5月

Quartus IIハンドブック Volume 1

HardCopyシリーズ・デバイスについて詳しくは、アルテラ・ウェブサイト（ www.altera.co.jp）の「HardCopyシリーズ・ハンドブック Volume 1」の該当するデバイス・データシートを参照してください。

HardCopyシリーズのデザインの利点HardCopy ASICデザインには、他の ASICを超える利点があります。

■ 実速でのシステム検証およびシステム開発を使用したシームレスなプロトタイプ作成により、プロジェクトのトータル開発時間を短縮

■ FPGAのプロトタイプからHardCopy ASICへの信頼性の高い変換により、製品のプランニング・オプションを拡張

■ FPGAデザインとHardCopyデザインの統一されたデザイン手法がASIC開発ソフトウェアや 2セットの IPの必要性、およびプロジェクト・リスクを低減

■ システム開発手法により、最低のトータル・コストを実現

HardCopyプランニングのための Quartus IIの機能Quartus IIソフトウェアを使用すると、シームレスな FPGAプロトタイプを使用して、HardCopy ASICを設計することができます。Quartus IIソフトウェアには、HardCopyシリーズ・デバイス・プランニングのための以下の拡張機能が備わっています。

■ HardCopyコンパニオン・デバイスのアサインメント—現在選択されているFPGAデバイスによるプロトタイプ作成のための互換性のあるHardCopyシリーズ・デバイスを識別します。

この機能は、HardCopyデバイスとの互換性を保つために、FPGAプロトタイプのピンを制限します。また、HardCopyデバイスで利用できるリソースを制限し、FPGA デザインの互換性が失われないようにします。さらに、HardCopyデバイスを対象とするデザインをコンパイルして、デザインがフィットし、配線され、タイミング要件を満たすようにする必要があります。

http://www.altera.com

http://www.altera.com/literature/hb/hrd/hc_h5v1.pdf

Altera Corporation 4–32008年 5月

HardCopyシリーズ・デバイスのサポート

Quartus IIソフトウェア v8.0以降から、HardCopy IIIをコンパニオン・デバイスとして選択できますが、HardCopy III デバイスをコンパイルすることはできません。これにより、FPGA は、ピン、I/O 規格、ロジック、およびその他のリソースに関して、HardCopy IIIデバイスとの互換性が確保されます。HardCopy III ファミリのコンパイルは、Quartus II ソフトウェアの今後のリリースでサポートされる予定です。

■ HardCopy Utilities—HardCopy Utilitiesメニューは、 HardCopyコンパニオン・リビジョンの作成または上書き、使用するリビジョンの変更、およびリビジョンの等価性比較を実行するさまざまな機能を提供します。

■ HardCopy Advisor—HardCopy Advisorは、HardCopyデザインをアルテラのHardCopy デザイン・センターに提出するために必要なステップをガイドします。

HardCopy Advisorは Quartus IIソフトウェアの他のアドバイザに類似しています。HardCopyII Advisor は、開発時に従うべきガイドラインを提供し、完了したタスクと未完了のタスクを提示します。

■ HardCopy Floorplan—Quartus IIソフトウェアは、HardCopyデザインの Fitter 配置結果の暫定フロアプラン・ビューを表示することができます。

■ HardCopy IIデバイスの暫定タイミング—Quartus IIソフトウェアは、暫定タイミング・モデルおよび Fitter配置に基づき、HardCopyデバイスのタイミング解析を実行します。HardCopyデバイスの最終的なタイミング結果は、アルテラの HardCopy デザイン・センターから提供されます。

■ HardCopy Design Readiness Check—Quartus II ソフトウェア・ツールはプロジェクトの設定をチェックして、HardCopyデバイスの設定、I/O、PLL、および RAM使用チェックとの適合性を保証します。

■ HardCopy Handoff Report—Quartus IIソフトウェアは、デザイン・レビュー・プロセスにおいてアルテラの HardCopy デザイン・センターで使用される HardCopyデザインに関する情報のハンドオフ・レポートを生成します。

■ HardCopyデザインのアーカイブ—Quartus IIソフトウェアは、デザインをアルテラの HardCopy デザイン・センターにハンドオフするために必要なHardCopyデザイン・プロジェクト・ファイルをアーカイブします。



■ フォーマル検証 —Cadence Encounter Conformal ソフトウェアは、ソース RTL デザイン・ファイルと HardCopy デザインからのコンパイル後のゲート・レベル・ネットリスト間のフォーマル検証を実行します。

HardCopy開発フロー

Quartus II ソフトウェアでは、以下の方法の 1 つを使用して、FPGA とHardCopyコンパニオン・デバイスを 1つの Quartus IIプロジェクト下で設計します。

■ 最初にFPGAを設計し、次にHardCopyコンパニオン・デバイスを作成する。

■ 最初にHardCopyデバイスを設計し、次にFPGAコンパニオン・デバイスを作成して、イン・システム検証のためのプロトタイプを構築する。

両フローを図 4–1 に示します。HardCopy Utilities メニューに追加された機能は、HardCopyデザインを完成させて、バックエンド実装のためにアルテラのHardCopy デザイン・センターに提出するのを支援します。



図 4–1. Quartus IIソフトウェアでの HardCopyフロー

図 4–1の注 :(1) このプロセスの詳細については、4–7ページの図 4–2を参照してください。(2) このプロセスの詳細については、4–9ページの図 4–3を参照してください。

FPGAを最初に設計するフローがデフォルトのフローであり、この章の残りの部分ではこのフローに基づいています。

Select FPGA Device& HardCopy

Companion Device

Design FPGA First

Complete FPGADevice First Flow (1)

Select HardCopyDevice & FPGA

Companion Device

Design FPGA Second

Complete HardCopyDevice First Flow (2)

In-System Verification

of FPGA Design

Compare FPGA& HardCopy

Design Revisions

Generate the HardCopyHandoff Files and Archive the Design

Prepare Design HDL

Handoff Design Archive forHardCopy ASIC Back-End

DesignFPGAFirst?

Yes No



FPGAを最初に設計シームレスFPGAプロトタイプで始まるFPGAを最初に設計するフローにおいて、HardCopy開発フローは、従来の FPGAデザイン・フローと同一ですが、同じプロジェクト内でデザインを HardCopy コンパニオン・デバイスに変換するための追加タスクを実行する必要があります。FPGAコンパニオン・デバイスを最初に選択するときに、HardCopyデバイスを設計するためには、以下のタスクを完了します。

■ FPGAデバイスおよび HardCopyコンパニオン・デバイスを指定■ FPGAデザインをコンパイル■ HardCopyコンパニオン・リビジョンを作成およびコンパイル■ HardCopyコンパニオン・リビジョンのコンパイル結果とFPGAデバ

イスのコンパイル結果を比較

図 4–2は、最初に FPGAを設計し、次に HardCopyコンパニオン・デバイスを作成する開発プロセスの概要を示しています。



図 4–2.最初に FPGAデバイスを設計する場合のフロー

HardCopyデバイスに移行するFPGAデザインをコンパイルするときは、ターゲットFPGAデバイスとコンパニオンHardCopyデバイスを選択しなければなりません。

Review HardCopy Advisor

Select HardCopy Companion Device

Apply Design Constraints

Compile FPGA Design

Compile HardCopy Companion Revision

Create or Overwrite HardCopyCompanion Revision

Fix ViolationsAny

Violations?

AnyViolations?

FPGA Prototype Device Development Phase

HardCopy Companion Device Development Phase

Design Submission & Back-End Implementation Phase

Yes

Yes

No

No

Generate Handoff Report

Prepare FPGA Design

Archive Project for Handoff


Fits inHardCopy Device?

Compare FPGA & HardCopy Revisions

Select a Larger HardCopy Companion

Device

Yes

No



デザインの初期段階では、正しい HardCopyデバイスを選択することが困難な場合があります。このような場合、HardCopyデバイス・リソース・ガイドが役立つはずです。FPGAおよび HardCopyデバイスの選択後に、FPGAをコンパイルし、HardCopyデバイス・リソース・ガイドを見直して、ターゲットにする HardCopyデバイスですべてのリソースが使用可能かどうか確認してください。ターゲット HardCopyデバイスで使用可能なリソースが不足している場合は、より大きな HardCopyデバイスを選択して、FPGAのコンパイルを再開する必要があります。

FPGAおよび HardCopyデバイスを最終決定したら、以下のタスクを実行します。

■ HardCopy Advisor で、実行する必要があるタスクおよび推奨されるタスクを確認

■ Design Assistantがコンパイル時に実行されるように設定■ タイミング・アサインメントおよびロケーション・アサインメントを追加

■ FPGAデザインをコンパイル■ HardCopyコンパニオン・リビジョンを作成■ HardCopyコンパニオン・デバイスのデザインをコンパイル■ HardCopyコンパニオン・デバイスのコンパイル結果と FPGAリビジョンのコンパイル結果を比較

■ HardCopyハンドオフ・レポートの生成■ HardCopyハンドオフ・アーカイブを生成■ バックエンド実装のための HardCopyハンドオフ・アーカイブをアルテラのHardCopy デザイン・センターに提出するよう手配

Quartus II ソフトウェアを使用した全体的なデザイン・フローについて詳しくは、アルテラ・ウェブサイト（ www.altera.co.jp）の「Introductionto the Quartus II Software」マニュアルを参照してください。

最初に HardCopyデバイスを設計初期 HardCopy ASIC デバイスを選択した後、Quartus II ソフトウェアで、最初に HardCopyデバイスを設計し、次に FPGAプロトタイプを作成できます。 HardCopyデバイスの潜在的な最大性能を開発中に即座に確認し、イン・システム検証でデザインの低速 FPGAプロトタイプを作成することができるため、この方法はHardCopy ASICを使用して FPGAプロトタイプよりも高い性能を達成するのに最良です。このデザイン・プロセスは最初に FPGAを構築するHardCopyデザイン・フローに類似していますが、先行のデバイス・ファミリを変更するだけです。FPGAとHardCopyデバイスのデザインを完了するための残りのタスクは、ほとんど同じプロセスに従います（図 4–3）。HardCopy Advisorは、先行


http://www.altera.com/literature/manual/intro_to_quartus2.pdf




のデバイス・ファミリ（FPGAまたはHardCopyデバイス）に基づいてタスクのリストを調整し、プロセスをシームレスに完了できるようにします。

図 4–3.最初に HardCopyデバイスを設計する場合のフロー

Review HardCopy Advisor

Select FPGA Companion Device

Apply Design Constraints

Compile HardCopy Design

Compile FPGA Companion Revision

Create or Overwrite FPGACompanion Revision

Fix ViolationsAny

Violations?

HardCopy Device Development Phase

Design Submission & Back-End Implementation Phase

Yes

Yes

No

No

Generate Handoff Report

Prepare HardCopy Design

Archive HardCopy Archive for Handoff

Compare HardCopy & FPGA Revisions


FPGA Companion Device Development Phase

AnyViolations?



HardCopy Device Resource Guide

HardCopy Device Resource Guideは、各種 HardCopyデバイスで利用可能なリソースと、デザインを正しくコンパイルするのに必要なリソースを比較します。各 HardCopyデバイスおよび各デバイスのリソースがデザインにどの程度適合しているかを評価します。Quartus II ソフトウェアは、FPGA デバイスに対して正しくコンパイルされたすべてのデザインの HardCopy II Device Resource Guide を生成します。このガイドは Compilation Report の Fitter フォルダ内にあります。図 4–4 に、HardCopy Device Resource Guide の例を示します。図 4–4 の色分けの説明については、表 4–1を参照してください。

図 4–4. HardCopy Device Resource Guide


HardCopy Device Resource Guide

このレポートを使用して、デザインに対する潜在的候補であるHardCopy デバイスを決定します。 HardCopy デバイス・パッケージはFPGA デバイス・パッケージと互換性が必要です。ロジック・リソースの使用率が 100％を超えるか、いずれかのカテゴリで比率が 1/1を超える場合、デザインはその HardCopyデバイスには収まらないことがあります。

HardCopyアーキテクチャは多数の微細な HCell で構成されています。HCellは、FPGAのアダプティブ・ロジック・モジュール（ALM）およびデジタル信号処理（DSP）ブロックに相当するロジックを構築するために使用されます。HardCopy デバイスの DSP ブロックは、FPGA のDSPブロックと同じ機能を持ちますが、HCellマクロで構成されているため、タイミングは FPGAの DSPブロックとは異なります。HardCopyデバイスのメモリ・ブロックは、FPGAのメモリ・ブロックと同等です。HardCopy デバイスの暫定タイミング・レポートは、Quartus II ソフト

表 4–1. HardCopy Device Resource Guideの色の凡例

色パッケージ・リソース (1) デバイスのリソース

グリーン（高）

デザインは HardCopy パッケージに移行することができ、HardCopy Companion Deviceダイアログ・ボックスでイネーブルになっているターゲット・デバイス・マイグレーションに一致しています。

リソースの量は HardCopy デバイスの範囲内であり、他のリソースがすべて収まれば、デザインのマップは可能です。

さらに、HardCopy リビジョンをコンパイルして、デザインを配線し、他のすべてのリソースを持つようにする必要があります。

オレンジ（中）

デザインは HardCopy パッケージにマップできます。しかし、デザインはHardCopy CompanionDeviceダイアログ・ボックスでイネーブルされているターゲット・デバイス・マイグレーションと一致していません。

リソースの量は HardCopy デバイスの範囲内です。しかし、リソースが HardCopy パッケージの範囲を超える危険性があります。

ターゲットの HardCopy デバイスがこのカテゴリに収まる場合、HardCopyデバイスをターゲットとするデザインをできるだけ早い段階でコンパイルし、デザインがフィットしているか、他のすべてのリソースを配線および移行することが可能かどうかをチェックします。より大きなデバイスの選択が必要な場合があります。

レッド（なし）

デザインは HardCopy パッケージにマップできません。

リソースの量が HardCopy デバイスの範囲を超えています。デザインはこのHardCopyパッケージには移行できません。

表 4–1の注 : (1) パッケージ・リソースは、デザインがコンパイルされた FPGAによって制限されます。HardCopyデバイスへの

移行は、同一のパッケージのバーティカル・マイグレーション・デバイスでのみ可能です。



ウェアから提供されます。HardCopyデバイスの最終的なタイミング結果は、HardCopyバックエンドが完了した後、アルテラの HardCopy デザイン・センターから提供されます。

HardCopyデバイスのリソースについて詳しくは、「HardCopyシリーズ・ハンドブック Volume 1」の「HardCopy デバイス・ファミリ・データシート」の「Introduction to HardCopy Devices and the Description,Architecture and Features」の章を参照してください。

図 4–4 のレポート例は、EP2S130F1020 デバイスに対してコンパイルされたデザインのリソースの比較を示しています。レポートに基づくと、1,020 ピン FineLine BGA パッケージの HC230F1020 デバイスが適切なHardCopy デバイスになります。HC230F1020 デバイスがコンパイル時にマイグレーション・ターゲットとして指定されなかった場合、そのパッケージおよびマイグレーション互換性はオレンジ、つまり「中」と評価されます。他のHardCopyデバイスのマイグレーション互換性はレッド、つまり「なし」と評価されます。これは、パッケージ・タイプが FPGAデバイスと互換性がないためです。1,020ピン FBGA HC240デバイスはEP2S180F1020 デバイスとしか互換性がないため、レッドと評価されます。

図 4–5は、HardCopy HC230F1020デバイスをマイグレーション・ターゲットに指定して、（元のままの）デザインを再コンパイルした後のレポートです。今度はデバイスのパッケージとマイグレーション互換性がグリーン、つまり「高」と評価されています。

図 4–5.ターゲット・マイグレーションと一致している場合の HardCopy Device Resource Guide

HardCopyコンパニオン・デバイスの選択

Quartus II ソフトウェアでは、HardCopy コンパニオン・デバイスを選択してFPGAデザインとHardCopyデバイスのリソース間の互換性を確保することができます。HardCopyコンパニオン・デバイスを選択するには、AssignmentsメニューのDevice（図 4–6）をクリックし、Companiondeviceリストからコンパニオン・デバイスを選択します。





HardCopyコンパニオン・デバイスの選択

FPGAプロトタイプのHardCopyコンパニオン・デバイスを選択すると、デザインが HardCopyデバイス・リソースに適合するように、メモリ・ブロック、DSPブロック、およびピン・アサインメントが制限されます。ピン・アサインメントは、選択した HardCopyデバイスのピン互換性を保つために、FPGA デザイン・リビジョンで制限されます。Quartus IIソフトウェアで、同一デバイス・リソースが FPGA と HardCopy ASICの両方でターゲットになるように、FPGA デザイン・リビジョンも制限されます。

図 4–6. Quartus II Settingsダイアログ・ボックス

以下の Tcl コマンドを使用しても、HardCopy コンパニオン・デバイスを指定することができます。

set_global_assignment -name \DEVICE_TECHNOLOGY_MIGRATION_LIST <HardCopy Device Part Number>



例えば、EP2S130F1020C4 FPGAの HardCopyコンパニオン・デバイスに HC230F1020 デバイスを選択するための Tclコマンドは、次のとおりです。

set_global_assignment -name \DEVICE_TECHNOLOGY_MIGRATION_LIST HC230F1020C

Quartus IIソフトウェアの推奨HardCopy設定

HardCopy開発フローでは、標準の FPGAデザインと比べて、Quartus IIソフトウェアでのプランニングと準備タスクが追加されます。これは、開発しているデザインがプロトタイプ（つまり、FPGAのデザイン /システムのプロトタイプ）とコンパニオン・リビジョン（つまり、生産のためのHardCopyデバイス）の 2つで実装されるためです。FPGAデザインとHardCopyデバイスの互換性を保つために、追加の設定および制約が必要であり、場合によってはデザインから特定の設定を削除しなければならないこともあります。ここでは、デザインを FPGAとHardCopyASIC デバイスの両方に実装するのに必要な追加の設定および制約について説明します。

図 4–7に、推奨設定値を持つ Recommendationsダイアログ・ボックスを示します。

図 4–7. Quartus IIの推奨設定値

DSPおよび RAMを HardCopyデバイスのリソースに制限Assignments メニューの Device をクリックします。例えば、プロトタイプ・デバイスが Stratix II FPGAの場合、Familyリストで、Stratix IIを選択します。Companion deviceの Limit DSP & RAM to HardCopy


Quartus IIソフトウェアの推奨 HardCopy設定

device resourcesがデフォルトでオンになっています（図 4–8）。この設定は、デザインが選択された HardCopyデバイスで利用できないリソースを FPGA デバイスで使用しないようにすることによって、FPGA とHardCopyデバイスの互換性を維持します。

SignalTap® Logic Analyzerによるデバッグで追加のメモリ・ブロックまたは DSPブロックが必要な場合は、この設定を一時的にオフにして、デザインをテスト環境でコンパイルして検証することができます。ただし、HardCopyバックエンドのためにアルテラに提出する最終的なFPGAおよびHardCopyデザインは、この設定をオンにした状態でコンパイルする必要があります。

図 4–8. Limit DSP & RAM to HardCopy Device Resourcesチェック・ボックス

Design Assistantがコンパイル時に実行されるように設定Quartus IIの Design Assistantを使用して、デザインをアルテラのHardCopy デザイン・センターに提出する前に、すべての HardCopyデザインがデザイン・ルールに違反していないかチェックする必要があります。さらに、重大なエラーや上位レベルのエラーは修正しなければなりません。

アルテラでは、違反をレビューした後で修正または見送るべき違反を確認できるよう、コンパイルのたびに Design Assistantが自動的に実行されるように設定しておくことを推奨しています。

Design Assistantおよびそのルールについて詳しくは、「HardCopyシリーズ・デバイス・ハンドブック」の「Design Guidelines for HardCopy SeriesDevices」の章を参照してください。

http://www.altera.com/literature/hb/hrd/hc_h51011.pdf





Design Assistant がコンパイル時に実行されるように設定するには、Assignments メニューの Settings をクリックします。Category リストで Design Assistant を選択して、Run Design Assistant duringcompilationをオンにします（図 4–9）。または、Tcl Consoleで、以下のTclコマンドを入力します。

set_global_assignment -name ENABLE_DRC_SETTINGS ON

図 4–9. Design Assistantの設定

タイミング設定Quartus IIソフトウェア v7.1から、TimeQuestタイミング・アナライザがすべてのデザインに対する必須のタイミング解析ツールとなります。現在、クラシック・タイミング・アナライザはサポートされておらず、アルテラのHardCopy デザイン・センターではタイミング・クロージャにクラシック・タイミング・アナライザを使用したデザインを受け付けていません。



アルテラでは、クラシック・タイミング・アナライザを使用しているユーザーに対して、TimeQuestタイミング・アナライザに切り替えることを強く推奨しています。

TimeQuestタイミング・アナライザへの切り替えについて詳しくは、「Quartus II ハンドブック Volume 3」の「Quartus IITimeQuestタイミング・アナライザへの切り替え」の章を参照してください。

TimeQuestタイミング・アナライザをタイミング解析ツールとして指定すると、TimeQuestタイミング・アナライザはフィッタをガイドし、コンパイル後のタイミング結果を解析します。

TimeQuestタイミング・アナライザ

TimeQuest タイミング・アナライザは、ASIC スタイルの強力なタイミング解析ツールで、業界標準の制約、解析、およびレポート手法によりデザインにおけるタイミングを検証します。TimeQuestタイミング・アナライザの GUIまたはコマンドライン・インタフェースを使用して、デザインにおけるすべてのタイミング・パスを制約、解析、および結果をレポートすることができます。

TimeQuestタイミング・アナライザを実行する前に、クロック特性、タイミング例外、信号遷移の到達および所要時間を規定する初期タイミング制約を指定する必要があります。GUIまたはコマンドライン・インタフェースを使用して、Synopsys Design Constraints（SDC）ファイル・フォーマットでタイミング制約を指定することができます。Quartus IIFitterは、ロジックの配置を最適化して制約条件を満たします。

TimeQuestタイミング・アナライザは、タイミング解析時にデザインのタイミング・パスの解析、各パスでの伝播遅延の計算、タイミング制約違反のチェックを実行し、タイミング結果をスラックとして Report ペインおよび Consoleペインでレポートします。TimeQuestタイミング・アナライザがタイミング違反をレポートした場合は、レポートをカスタマイズして特定のパスに関する正確なタイミング情報を表示し、それらのパスを制約して違反を修正することができます。デザインにタイミング違反がない場合、ロジックはターゲット・デバイスで意図したとおり動作します。

TimeQuestタイミング・アナライザは、アルテラ FPGAおよびHardCopyASICに対するサインオフ・ツールとして使用する完全なスタティック・タイミング解析ツールです。

http://www.altera.com/literature/hb/qts/qts_qii53019.pdf




TimeQuestタイミング・アナライザの設定

タイミング解析に TimeQuest タイミング・アナライザを使用するには、Quartus II ソフトウェアの Assignments メニューで Timing AnalysisSettingsをクリックし、Timing Analysis SettingsページでUse TimeQuestTiming Analyzer during compilationを選択します。

TimeQuestタイミング・アナライザをタイミング解析エンジンとして使用するには、次の Tclコマンドを使用します。

set_global_assignment -name USE_TIMEQUEST_TIMING_ANALYZER ON

TimeQuestタイミング・アナライザは、以下のいずれかのモードで起動することができます。

■ Quartus IIソフトウェアから直接■ スタンドアロン・モード■ コマンドライン・モード

徹底したスタティック・タイミング解析を実行するには、すべてのタイミング要求を指定する必要があります。最も重要なタイミング要求は、クロックおよび生成されるクロック、入力および出力遅延、フォルス・パスおよびマルチサイクル・パス、最小および最大遅延です。

TimeQuestタイミング・アナライザでは、クロック・レイテンシ、リカバリーおよびリムーバル解析はデフォルトで有効に設定されます。

TimeQuestタイミング・アナライザについて詳しくは、「Quartus IIハンドブック Volume 3」の「Quartus II TimeQuest タイミング・アナライザ」の章を参照してください。

クロック作用特性の制約create_clock, create_generated_clock コマンドは理想的なクロックを生成し、ボードの影響を考慮しません。クロック作用特性を考慮するには、以下のコマンドを使用します。

■ set_clock_latency■ set_clock_uncertainty

これらのコマンドの使用方法について詳しくは、「Quartus IIハンドブック Volume 3」の「Quartus II TimeQuestタイミング・アナライザ」の章を参照してください。







Quartus IIソフトウェア v7.1から、新しいコマンド derive_clock_uncertaintyを使用して、SDCファイルにクロック不確実性を自動的に得ることができるようになります。このコマンドは、クロック不確実性の値が不明なときに有効です。計算されたクロック不確実性の値は、I/Oバッファ、PLLのスタティック位相エラー（SPE）とジッタ、クロック・ネットワーク、およびコア・ノイズに基づきます。

derive_clock_uncertaintyコマンドは、インター・クロック、イントラ・クロック、および I/O インタフェースの不確実性を適用します。このコマンドは、デザインにおける各クロック間転送に対するセットアップおよびホールド・クロックの不確実性を自動的に計算し、適用します。

I/O インタフェースの不確実性を求めるには、仮想クロックを作成し、その仮想クロックに対して set_input_delayおよび set_output_delayコマンドを使用して、入力 /出力ポートに遅延を割り当てる必要があります。

これらの不確実性は、set_clock_uncertainty コマンドを使用して指定した不確実性と併せて適用されます。ただし、ソースおよびデスティネーション・ペアに対するクロック不確実性アサインメントがすでに定義されている場合、新しいアサインメントは無視されます。この場合、-overwriteコマンドを使用して前のクロック不確実性コマンドを上書きするか、remove_clock_uncertaintyコマンドを使用して手動で削除することができます。

derive_clock_uncertaintyの構文は次のとおりです。

derive_clock_uncertainty [-h | -help] [-long_help][-overwrite]

ここで、表 4–2に引数を示します。

表 4–2. derive_clock_uncertaintyの引数

オプション説明-h | -help ショート・ヘルプ-long_help 使用例と可能な戻り値を提供するロング・ヘルプ-overwrite 前に実行したクロック不確実性アサインメントを上書きする



derive_clock_uncertainty制約を使用すると、プロジェクト・ディレクトリに PLLJ_PLLSPE_INFO.txt ファイルが自動的に生成されます。このファイルには、デザインの PLL の名前とジッタおよび SPE 値が格納されています。このテキスト・ファイルは HCII_DTW_CU_Calculatorで使用できます。

derive_clock_uncertaintyコマンドについて詳しくは、「Quartus IIハンドブック Volume 3」の「Quartus II TimeQuest タイミング・アナライザ」の章を参照してください。

アルテラは、HardCopyリビジョンでは derive_clock_uncertaintyコマンドを使用することを強く推奨しています。アルテラのHardCopy デザイン・センターは、derive_clock_uncertaintyコマンド、またはHardCopy II Clock Uncertainty Calculatorと set_clock_uncertaintyコマンドのいずれかを使用して、クロック不確実性制約が設定されていないデザインは受け付けません。

HardCopy II Clock Uncertainty Calculator の使用方法について詳しくは、「HardCopy II Clock Uncertainty Calculator User Guide」を参照してください。

HardCopyデザインに対してサポートされる Quartus IIソフトウェア機能Quartus IIソフトウェアは、以下の HardCopyプロトタイプ開発のための最適化機能をサポートしています。

■ フィジカル・シンセシス最適化■ LogicLockTM領域■ PowerPlay Power Analyzer■ インクリメンタル・コンパイル（合成およびフィッタ）

フィジカル・シンセシス最適化

デザインの FPGAリビジョンに対してフィジカル・シンセシス最適化機能を有効にするには、Assignmentsメニューの Settingsをクリックします。Settingsダイアログ・ボックスの Categoryリストで、Fitter Settingsを選択します。これらの最適化は、配置およびタイミング・クロージャのために HardCopy コンパニオン・リビジョンに渡されます。最初にHardCopyデバイスで設計するときには、HardCopyデバイスに対するフィジカル・シンセシス最適化をイネーブルにすることができ、これらのフィッティング後に最適化は FPGAリビジョンに渡されます。



http://www.altera.com/literature/ug/ug_hc2_cuc.pdf



LogicLock領域

FPGAにおける LogicLock領域の使用は、HardCopyに移行するデザインでサポートされています。ただし、LogicLock領域は HardCopyコンパニオン・リビジョンには渡されません。HardCopy デザインでLogicLock領域を使用することは可能ですが、HardCopyコンパニオン・リビジョンで新しい LogicLock領域を作成する必要があります。さらに、HardCopyデバイスの LogicLock領域では、プロパティを Auto Sizeに設定することはできません。ただし、フローティング LogicLock領域はサポートされます。HardCopyの LogicLock領域は、手動でサイズを設定し、フロアプランに配置しなければなりません。HardCopyデバイスで LogicLock領域を作成する場合、幅と高さの初期値は（1,1）に設定され、配置の原点座標はフロアプランの左下角の X1_Y1です。デザインをコンパイルする前に、HardCopyデバイスで作成された LogicLock領域のサイズと位置を調整する必要があります。

LogicLock領域の使用について詳しくは、「Quartus IIハンドブックVolume 2」の「デザイン・フロアプランの解析および最適化」の章を参照してください。

PowerPlay Power Analyzer

PowerPlay Early Power Estimatorを使用して、HardCopyと FPGAデバイスの消費電力の見積りおよび解析を行うことができます。デバイスの消費電力をより正確に見積るには、PowerPlay Power Analyzerを使用してください。PowerPlay Early Power Estimator は、Quartus II ソフトウェア v5.1 以降で使用できます。PowerPlay Power Analyzer によるHardCopy デバイスのサポートは、Quartus II ソフトウェアｖ6.0 以降で提供されます。

PowerPlay Power Analyzerの使用について詳しくは、「Quartus IIハンドブック Volume 3」の「Quartus II PowerPlay Power Analysis」の章を参照してください。

インクリメンタル・コンパイル

FPGAでの Quartus IIインクリメンタル・コンパイルは、FPGAの最初のデザイン・フローおよび HardCopy の最初のデザイン・フローでサポートされます。

Quartus II インクリメンタル・コンパイルを使用するには、合成およびフィッティング（または配置配線）のために、デザインを論理的および物理的パーティションに編成します。インクリメンタル・コンパイルは、デザインで変更されていないパーティションのコンパイル結果と性能を





保持します。この機能により、新しいコンパイルを変更されたデザイン・パーティションにのみ集中することによって、デザインの繰り返し時間が大幅に短縮されます。新しいコンパイル結果は、変更されていないデザイン・パーティションの前のコンパイル結果と併合されます。フィジカル・シンセシスなどの最適化手法を特定のパーティションに対してのみ実行し、他のパーティションはそのままにしておくこともできます。

また、以下のガイドラインにも注意してください。

■ ユーザー・パーティションと合成結果は、コンパニオン・デバイスに渡されます。

■ ユーザー・パーティションには LogicLock領域が推奨されますが、自動的に移行されません。

■ コンパニオン・デバイスに移行した後の最初のコンパイルはフル・コンパイル（すべてのパーティションをコンパイル）が必要ですが、ソース RTLの変更が必要ない場合、以降のコンパイルはインクリメンタル・コンパイルでかまいません。例えば、ブロックが分割されている場合、PLLの位相変化はインクリメンタルに実装できます。

■ デザイン全体をFPGAおよびHardCopyコンパニオン・デバイス間で移行する必要があります。Quartus II ソフトウェアは、コンパニオン・デバイス間のパーティションの移行をサポートしていません。

■ ボトムアップQuartus IIインクリメンタル・コンパイルは、HardCopyデバイスではサポートされていません。

■ フィジカル・シンセシスは、元のデバイスの個別パーティションでのみ実行することができます。それによる最適化は、コンパニオン・デバイスへの移行時に保持されます。

Quartus IIインクリメンタル・コンパイルの使用について詳しくは、「Quartus IIハンドブック Volume 1」の「階層ベースおよびチーム・ベースのデザインのためのインクリメンタル・コンパイル」の章を参照してください。




HardCopy Utilitiesメニュー


図 4–10に、Quartus IIソフトウェアのHardCopy Utilitiesメニューを示します。このメニューにアクセスするには、ProjectメニューのHardCopyUtilitiesをクリックします。このメニューには、HardCopyデザインとFPGA プロトタイプ・コンパニオン・リビジョンの開発で使用する主要な機能が含まれています。HardCopy Utilities メニューから、以下を行うことができます。

■ HardCopyコンパニオン・リビジョンの作成または更新■ 現在のHardCopyコンパニオン・リビジョンの指定■ コンパニオン・リビジョンの機能等価性の比較■ デザイン・レビューのためのHardCopyハンドオフ・レポートの生成■ アルテラの HardCopyデザイン・センターに提出するための

HardCopyハンドオフ・ファイルのアーカイブ■ HardCopy Design Readiness Checkツールがディセーブルされている場合は、それをイネーブルします（このツールはデフォルトでイネーブルされます）。

■ HardCopy Advisorによるデザインの進行状況の追跡

図 4–10. HardCopy Utilitiesメニュー



表 4–3に、HardCopy Utilitiesの各機能を要約します。これらの機能を使用するプロセスについては、以下の項で説明します。

表 4–3. HardCopy Utilitiesメニュー・オプション

メニュー説明適用されるデザイン・リビジョン制約

Create/Overwrite HardCopy Companion Revision

FPGA および HardCopy デザインの新しいコンパニオン・リビジョンを作成したり、既存のコンパニオン・リビジョンを更新します。

FPGAプロトタイプ・デザインおよびHardCopyコンパニオン・リビジョン

● 自動デバイス選択を無効にすること

● FPGAデバイスおよびHardCopyコンパニオン・デバイスを設定すること

Set Current HardCopy Companion Revision

現在のデザイン・リビジョンに関連付けるコンパニオン・リビジョンを指定します。


コンパニオン・リビジョンが既存のものであること

Compare HardCopy Companion Revisions

FPGA デザイン・リビジョンと HardCopy コンパニオン・デザイン・リビジョンを比較して、レポートを生成します。


両方のリビジョンのコンパイルが完了していること

Generate HardCopy Handoff Report

Quartus II コンパイルで生成される重要なデザイン情報ファイルとメッセージを含むレポートを作成します。


● 両方のリビジョンのコンパイルが完了していること

● HardCopyコンパニオン・リビジョンの比較が実行されていること

Archive HardCopy Handoff Files

デザインをアルテラのHardCopy デザイン・センターに提出するためのQuartus II アーカイブ・ファイルを生成します。

HardCopyコンパニオン・リビジョン

● 両方のリビジョンのコンパイルが完了していること

● HardCopyコンパニオン・リビジョンの比較が実行されていること

● HardCopyハンドオフ・レポートの生成が実行されていること

HardCopy Advisor Resource Optimization Advisorに類似した Advisor を開きます。HardCopy プロジェクトを作成する手順を支援します。


なし

HardCopy Design Readiness Check

デザインの設定、I/O チェック、PLL、および RAM Usageチェックのレポートを生成します。


なし



コンパニオン・リビジョンFPGAおよびHardCopyデバイスの両方の複数のリビジョンを作成することができます。例えば、初期 FPGA リビジョンを top、対応するHardCopy II リビジョンを top_hcii とすると、別の FPGA リビジョンtop_fpgaを作成し、対応する HardCopy IIリビジョンを top_fpga_hciiとすることができます。Quartus II ソフトウェアは、プロジェクトの通常のリビジョンと併せてプロジェクトの特定の HardCopyデザイン・リビジョンを作成します。並行して作成されるこれらの HardCopyデバイスのデザイン・リビジョンを、コンパニオン・リビジョンと呼びます。

複数のプロジェクト・リビジョンを作成することができますが、HardCopyコンパニオン・リビジョンを作成したら、FPGAリビジョンは 1つだけ残しておくことを推奨します。

FPGAプロトタイプのコンパイルが成功したら、デザインの HardCopyコンパニオン・リビジョンを作成して、HardCopyコンパニオン・リビジョンのコンパイルに進みます。コンパニオン・リビジョンを作成するには、Projectメニューの HardCopy Utilitiesをポイントし、Create/Overwrite HardCopy Companion Revisionをクリックします。ダイアログ・ボックスを使用して、新しいコンパニオン・リビジョンを作成するか、または既存のコンパニオン・リビジョンを上書きします（図 4–11）。

図 4–11. HardCopyコンパニオン・リビジョンの作成または上書き

1つの FPGAリビジョンは 1つのHardCopyコンパニオン・リビジョンにのみ関連付けることができます。複数のリビジョンまたは複数のコンパニオン・リビジョンを作成した場合は、現在のコンパニオンを作業す



るリビジョンのコンパニオンに設定します。ProjectメニューのHardCopyUtilities をポイントし、Set Current HardCopy Companion Revision（図 4–12）をクリックします。

図 4–12. Set Current HardCopy Companion Revision

HardCopyコンパニオン・リビジョンのコンパイルQuartus IIソフトウェアでは、暫定タイミング情報を使用して、HardCopyデザインをコンパイルすることができます。HardCopyコンパニオン・リビジョンのタイミング制約は、リビジョンの作成に使用された FPGAデザインと同じにすることができます。QuartusソフトウェアにはHardCopyデバイス用の暫定タイモング・モデルが含まれており、FPGAと比較してHardCopyデバイスでどの程度の性能向上が達成されるか測定します。アルテラは、HardCopyコンパニオン・デバイスのタイミング要件が満たされているかアルテラの HardCopy デザイン・センターで検証します。

コンパイルされた FPGA デザインから HardCopy コンパニオン・リビジョンを作成したら、Quartus II ソフトウェアのデザイン・リビジョンのプルダウン・リスト（図 4–13）または Revisionsリストで、コンパニオン・リビジョンを選択します。HardCopyコンパニオン・リビジョンをコンパイルします。コンパイルの後、HardCopyコンパニオン・リビジョンとFPGAプロトタイプ・リビジョンの比較チェックを実行します。

図 4–13.現在のリビジョンの変更



HardCopyと FPGAリビジョンの比較アルテラは、FPGAと HardCopy ASICの互換性を確保するために、1つのQuartus IIプロジェクトでのコンパニオン・リビジョンを使用します。この手法では、FPGAとHardCopy ASICの両方で使用される 1組のRTLコードで設計を行い、機能等価性を保証することができます。

コンパニオン・リビジョンを変更するときは、Compare HardCopyCompanion Revisions コマンドを使用して、デザインが HardCopy デザインの機能およびコンパイル設定と一致するようにします。コンパニオン・リビジョンを比較するには、ProjectメニューのHardCopy Utilitiesをポイントし、Compare HardCopy Companion Revisionsをクリックします。

デザインをアルテラの HardCopyデザイン・センターにハンドオフするために、FPGAデザインとHardCopyデザインの両方をコンパイルした後でこの比較を実行する必要があります。

コンパニオン・リビジョンの要約がコンパイル・レポートに表示され、リビジョン間でアサインメントが変更されたか、またコンパイル設定の相違によりロジック・リソース数に変更があるかが識別されます。

HardCopyハンドオフ・レポートの生成デザインをアルテラの HardCopy デザイン・センターに提出するには、HardCopy デザイン・センターでレビューするデザインについての重要な情報を提供するHardCopyハンドオフ・レポートを生成しなければなりません。HardCopyハンドオフ・レポートを生成するには、以下を実行する必要があります。

■ デザインのFPGAリビジョンとHardCopyリビジョンの両方を正しくコンパイルする

■ Compare HardCopy Companion Revisionsコマンドを正しく実行する

HardCopy ハンドオフ・レポートを生成した後、「Archive HardCopyHandoff Files」で説明する Archive HardCopy Handoff Filesコマンドを使用して、デザインをアーカイブできます。

HardCopyハンドオフ・ファイルのアーカイブHardCopy デザイン手法の最後のステップは、HardCopy バックエンドのためにアルテラのHardCopy デザイン・センターに提出するHardCopyプロジェクトをアーカイブすることです。Archive HardCopy Handoffコ



マンドでは、標準の Quartus II プロジェクト・アーカイブ・ユーティリティが生成するものとは異なる Quartus II アーカイブ・ファイルが作成されます。このアーカイブには、HardCopy デザイン・センターでデザインを実装するのに必要な Quartus II プロジェクトの必要データのみが含まれています。

Archive HardCopy Handoff Files コマンドを使用するには、以下を完了する必要があります。

■ デザインのFPGAリビジョンとHardCopyリビジョンの両方をコンパイルする

■ Compare HardCopy Companion Revisionsコマンドを実行する■ HardCopyハンドオフ・レポートを生成する

このオプションを選択するには、Projectメニューの HardCopy Utilitiesをポイントし、Archive HardCopy Handoff Filesをクリックします。

HardCopy AdvisorHardCopy Advisorは、FPGAプロトタイプと HardCopyデザインを開発するために従うべきタスクのリストを提供します。HardCopyAdvisorを開くには、ProjectメニューのHardCopy Utilitiesをポイントし、HardCopy Advisorをクリックします。以下のリストは、HardCopyAdvisor によって確認されるチェックポイントを示しています。このリストはデザイン・プロセスの主要なチェックポイントを列挙したもので、FPGAおよびHardCopyデザインを完了するプロセスのすべてのステップを網羅しているわけではありません。

1. FPGAデバイスを選択する。

2. HardCopyデバイスを選択する。

3. Design Assistantをオンにする。

4. タイミング制約をセットアップする。

5. 互換性のないアサインメントがないかチェックする。

6. FPGAデザインをコンパイルおよびチェックする。

7. コンパニオン・リビジョンを作成または上書きする。

8. HardCopyコンパニオン結果をコンパイルおよびチェックする。

9. コンパニオン・リビジョンを比較する。



10. ハンドオフ・レポートを生成する。

11. ハンドオフ・ファイルをアーカイブして、アルテラに送付する。

HardCopy Advisor は、現在選択されているデバイスに関連するステップを示します。FPGAが選択されているときと HardCopyが選択されているときでは、表示されるビューは多少異なります。

Quartus IIソフトウェアでは、最初に HardCopyを選択してデザインを開始し、次に FPGAコンパニオン・リビジョンを構築することができます。この方法を使用すると、HardCopy Advisorのタスク・リストがユーザーをHardCopy開発からFPGAプロトタイプ作成までガイドするように自動的に調整され、ついで比較のアーカイブを完了して、アルテラのハンドオフが行われます。

デザインの出発点を FPGAにしたときは、FPGAのための Advisorガイドラインに従って、プロトタイプ・リビジョンを完成することを推奨します。

FPGAのデザインが完了したら、HardCopyコンパニオン・リビジョンを作成して、それに切り替えます。HardCopy リビジョンで示されるAdvisorのステップに従って HardCopyリビジョンを完了し、デザインを HardCopy バックエンドのためにアルテラに提出する準備を整えます。

HardCopy Advisor リストのカテゴリごとに、推奨される設定と制約の説明、および各セクションで必要な Quartus IIソフトウェア機能へのクイック・リンクが表示されます。HardCopy Advisor では、以下が表示されます。

■ 1つのステップを正常に完了したときの緑色のチェック・ボックス■ HardCopy開発のためにデザインをアルテラに提出する前に完了しなければならないステップを表す黄色の注意記号

■ 検証が必要な項目の情報コールアウト

HardCopyフロー・メニュー内の項目を選択すると、タスクの説明と推奨される処置が表示されます。HardCopy Advisor のビューは、選択するデバイスによって異なります。



図 4–14は、FPGAデバイスが選択されているときのHardCopy Advisorです。

図 4–14. FPGAが選択されているときの HardCopy Advisor



図 4–15 は、HardCopy デバイスが選択されているときの HardCopyAdvisorです。

図 4–15. HardCopyデバイスが選択されているときの HardCopy Advisor


Quartus IIソフトウェア v7.2以降では、FPGAまたは HardCopyフローのいずれかのデフォルト・コンパイルにおける処理ステップの 1つとして、HardCopy Design Readiness Check（HCDRC）を使用できます。この機能は、HardCopy バックエンド・プロセスのために、アルテラのHardCopyデザイン・センターに HardCopyデザインをハンドオフする前に対処する必要のある問題をチェックします。これは Advisorを手動でオープンしてすべての違反をチェックしなければならない、HardCopy Advisorでのユーザー操作による方法とは異なります。

HCDRCに実装されたQuartus IIソフトウェア v7.2に対するチェックはI/O関連のみです。Quartus IIソフトウェアのバージョン8.0以降、チェックは PLL、RAM、および Settingチェック（グローバル設定、インスタンス設定、および動作設定）など他のロジック・チェックを含むように拡張されました。



HardCopy Design Readiness Checkの実行Quartus IIソフトウェア v8.0以降では、フィッティング後にHCDRCを実行するか、または OFFにするか設定することができます。以下のとおり、ツールは QSFによりオンにすることができます。

set_global_assignment -name \FLOW_HARDCOPY_DESIGN_READINESS_CHECK ON

set_global_assignment -name \FLOW_HARDCOPY_DESIGN_READINESS_CHECK OFF

図 4–16に示すとおり、ツールは GUIを介してオンにすることもできます。

ツールはデフォルトでオンに設定されます。

図 4–16. GUIによる HardCopy Design Readiness Check



Stratix IIIのサポートQuartus IIソフトウェア v8.0以降では、HCDRCは Stratix IIIデバイスのサポートを有効にします。これには Stratix III デザイン・フローでの自動化されたHCDRCの実行が含まれます。ただし、ユーザーはコンパイル中に実行する、HCDRCに対する HardCopy IIIコンパニオンを最初に選択しなければなりません。図 4–17を参照してください。

図 4–17. HardCopy Design Readiness Checkにおける Stratix IIIのサポート

すべてのチェックは他のファミリの場合と同じです。チェックがStratix IIIデバイスに特有なものである場合、HCDRCは Stratix IIIのリビジョンに限定されたチェックをダイナミックに実行します。

Setting CheckQuartus II v8.0以降では、HCDRCは Setting Checkレポート・セクションを提供します。このカテゴリのレポート・パネルは、HandOff Reportからの Setting Checkです。Setting Checkは以下の 3つのセクションで構成されています。

Summary

Summary セクションでは、推奨事項に従わない設定数を示します。次のメッセージの 1つが表示されます。

<number> global setting(s) do not meet recommendation.Please review the recommendation and do appropriatecorrection as it may affect the result of the migrationto HardCopy.



または

<number> instance setting(s) do not meetrecommendation.Please review the recommendation and do appropriate correction as it may affect the result of the migration to HardCopy.

Global Setting

このセクションの Settings Checkは、グローバル設定のための推奨事項を示しているだけです。現時点で推奨値と異なる値を持つグローバル設定は赤色で強調されています。

Instance Setting

このセクションはグローバル設定と同じですが、インスタンス・アサインメントのみチェックします。

動作設定

このセクションでは、FPGAおよび HardCopyデバイスのための推奨動作設定に関するチェックを報告します。

動作設定チェックは主として、プロトタイプ FPGA として使用されるStratix IIIデバイスに適用できます。これは HardCopy III デバイスが0.9 Vのコア電圧しかサポートしないのに対して、Stratix IIIデバイスは1.1 Vと 0.9 Vの両方をサポートするためです。

図 4–18に、Quartus IIソフトウェア v8.0でのHCDRCに対する SettingCheckカテゴリを示します。



図 4–18. Setting Check

Setting Checkには、HardCopyデザイン・フローでの不正なアサインメントのチェックも含まれます。不正アサインメント・チェックは以下のとおりです。

USE_CHECKERED_PATTERN_AS_UNINITIALIZED_RAM_CONTENT ON

STRATIXII_MRAM_COMPATIBILITY ON

SIGNAL_PROBE_ENABLE ON|OFF

SIGNAL_PROBE_SOURCE ON|OFF

I/O CheckHCDRC I/O Check は、ピンに対する位置アサインメント、I/O 規格、電流強度アサインメント、出力ピン負荷アサインメント、終端アサインメントが割り当て済みであることを確認し、また未接続ピンのチェックも行います。I/Oチェックのアサインメントを指定していない場合、ツールがワーニングを発行します。

例えば、I/O規格アサインメントが割り当てられていない場合、HCDRCは次のワーニングを発行します。

5 pin(s) have no explicit I/O Standard assignments provided in the setting file and default values are being used. Please add a specific I/O Standard assignment for these pins.



グローバルおよびリージョナル・クロックのための入力ピン配置

FPGAと HardCopy間のインタコネクト遅延の違いのため、デザインでクロック入力として非プライマリ・クロック入力を使用すると、FPGAをHardCopyに移行する際にタイミング・クロージャが問題になる可能性があります。グローバルおよびリージョナル・クロック・チェックのための入力ピン配置により、ピン位置を最終決定する前に問題を知ることができるため、どのクロック入力でもプライマリ・クロック入力に移動させることができます。

このチェックは、グローバルまたはリージョナル・クロックをドライブするが、専用クロック・パッドには存在しないすべてのピンをリストします。すべてのピンに手動の配置アサインメントが必要です。このチェックの前にこの点が強調されます。図 4–19を参照してください。

図 4–19. HardCopy Design Readiness Checkの I/O Check

コンパイル中に次のメッセージがメッセージ・パネルに表示され、I/Oチェック・サマリにも表示されます。

<number> pin(s) drives global or regional clock, but is not placed in a dedicated clock pin position. Clock insertion delay will be different between FPGA and HardCopy companion revisions because of differences in local routing interconnect delays.

PLL UsageチェックHCDRC の PLL に対して新しい専用のチェック・カテゴリがあります。UI レポートに表示されるレポート・フォルダは、PLL Usage Check です。これは PLLの使用に関する要件および違反のチェック用です。



PLLリアルタイム・リコンフィギュレーション可能チェック

このチェックは PLL リコンフィギュレーションを持たない PLL を強調します。HCDRCは、ユーザーが製造後に PLLを使用してデザインを微調整する場合は、PLLリコンフィギュレーションを持つことを要求しています。

コンパイル中に次のメッセージが、メッセージ・パネルに表示され、ロジック・チェック・サマリにも表示されます。

<number> PLL(s) don't have real time reconfiguration.It is highly recommended that each PLL to have PLL reconfiguration for designs migrating to HardCopy.

PLLリコンフィギュレーションを持たないPLLエレメントをリストした表があります。

複数のクロック・ネットワーク・タイプ・チェックをドライブする PLLクロック出力

このチェックは、HardCopyのDesign Assistantルール・チェック（H102）から派生したものです。複数のクロック・ネットワーク・タイプをドライブするクロック出力を持つ現在のデザインにおけるすべてのPLLインスタンスがリストされています。ツールがこのタイプの違反を検出すると、次のメッセージが表示されます。

Found <number> PLL(s) with clock outputs that drives multiple clock network types.

非補償モード・チェックを備えた PLL

このチェックは「非補償」動作モードにあるすべての PLLをリストします。この設定は HardCopyデバイスに移行するデザインに対しては推奨されません。これは FPGAとHardCopyデバイス間のクロック・ネットワークおよびクロック遅延の違いによるものです。

PLLが「非補償モード」のときは、コンパイル中に次のワーニング・メッセージが表示されます。

<number> PLL(s) is operating in a "No compensation" mode.



出力ピンに供給するノーマルまたはソース・シンクロナス・モードの PLLチェック

PLLを出力ピンに直接供給するときは、ゼロ遅延バッファ動作モードに設定する必要があります。ただし、PLLモードがノーマル補償モードまたはソース・シンクロナス・モードのいずれかに設定される場合は、コンパイル中にワーニング・メッセージが出力されます。

HC Ready のランタイム中に、次のワーニング・メッセージが表示されます。

<number> PLL(s) is in normal or source synchronous modethat is not fully compensated because it feeds an outputpin -- only PLLs in zero delay buffer mode can fullycompensate output pins.

RAM Usageチェック

HardCopyシリーズ・デバイスは、初期化された RAMブロックをサポートしません。HardCopy シリーズ・デバイスでは、RAM は未初期化状態でパワーアップします。RAM Usageチェックでは、メモリ初期化ファイル（MIF）を使用して初期化される RAM があるかどうかを HCDRCツールで確認します。MIF ファイルを持つ RAM は、次のワーニング・メッセージとともに表にリストされます。

<number> RAM(s) have Memory Initialization File (MIF).HardCopy devices do not allow initialized RAM.Pleaseensure that no RAM is initialized by a MIF file.

Chip PlannerおよびQuartus II Engineering Change Management（設計変更管理）による ECOの実行

デザインの集積度が増加するのに伴い、デザインの性能、配線の輻輳、ロジック配置、および ECO（Engineering Change Orders）の解析が重要になってきます。デザインの解析に加えて、さまざまなボトムアップおよびトップダウン・フローを使用してデザインの実装と管理を行うことができます。ECOは最終段階でのデザイン変更として実装されることがよくあるため、デザインの管理が困難になります。

アルテラの Chip Plannerツールを使用すれば、デザイン・サイクル・タイムを大幅に短縮できます。デザインを ECO として変更すると、Quartus II ソフトウェアでフル・コンパイルを実行する必要はありません。代わりに、配置配線後ネットリストを直接変更し、新しいプログラミング・ファイルを生成し、ゲート・レベルのシミュレーションおよびタイミング解析を実行することによって改訂されたデザインをテストし、システムの修正箇所を検証します（FPGA をプロトタイプとして使用している場合）。FPGAで修正箇所を検証したら、HardCopyリビジョ


Chip Plannerおよび Quartus II Engineering Change Management（設計変更管理）による ECOの実行

ンに切り替えて同じ ECO を適用し、タイミング・アナライザおよびアセンブラを実行して、リビジョンを比較し、デザイン提出のためにHardCopy Netlist Writerを実行します。

マイグレーションの観点からは、次の 3つのシナリオがあります。

■ 1対1でマッピング可能な変更があります（つまり、同じ変更をFPGAおよびHardCopyの各アーキテクチャに実装可能）。

■ 同じ結果になるように、2つのアーキテクチャで別々の方法で実装しなければならない変更があります。

■ 両方のアーキテクチャに実装できない変更がいくつかあります。

以下の項では、これらのタイプの各変更を移行する方法について概説します。

1対 1の変更の移行1 対 1 の変更は、両方のアーキテクチャで同じコマンドを使用して実装されます。一般に、このような変更には I/O セルまたは PLL セルにのみ影響を与えるものが含まれます。1対 1の変更の例は、ピンの作成、削除、または移動、ピンまたは PLL 特性の変更、あるいはピンの接続性（接続変更のソースおよびデスティネーションが I/OまたはPLLの場合）などの変更です。これらは両方のアーキテクチャで同様に実装できます。

このような変更を Tclにエクスポートした場合は、生成された Tclスクリプト（テキストのマイナー編集を含む）をコンパニオン・リビジョンに直接再適用して、以下に示す適切な変更を実装しなければなりません。

■ Change Managerから Tclへ変更をエクスポートします。■ 生成された Tcl スクリプトを開いて、行「project_open <project> -

revision <revision>」が適切なコンパニオン・リビジョンを参照するように変更します。

■ Tclスクリプトをコンパニオン・リビジョンに適用します。

以下にこのタイプの例をいくつか示します。

■ I/Oの作成、削除、および移動■ I/Oプロパティの変更（I/O規格、遅延チェインの設定など）■ PLLプロパティの変更■ 非 LCELL_COMB素子同士の接続の変更（PLLから I/O、DSPから

I/Oなど）



異なる方法で実装する必要がある変更の移行変更によっては、2 つのアーキテクチャに異なる方法で実装しなければなりません。デザインのロジックに影響を与える変更は、このカテゴリに分類できます。例として、LUTMASKの変更、LC_COMB/HSADDERの作成と削除、および前の項で取り上げなかった接続の変更などが挙げられます。

他にも、FPGAおよび HardCopy IIリビジョンに対する異なる PLLの設定があります。

FPGAおよびHardCopyデバイスに対する異なるPLLの設定の使用方法について詳しくは、「AN432: Using Different PLL Settings Between Stratix IIand HardCopy II Devices」を参照してください。

表 4–4に、さまざまな変更に対して推奨される実装をまとめます。

表 4–4.さまざまな変更に対する実装の推奨事項

Change Type 推奨される実装

LUTMASKの変更 1つの FPGA素子が複数の HardCopy II素子の実装を必要とする場合があるため、接続の追加や変更などの変更を実装するために、複数の HardCopy II素子を変更しなければならないことがあります。

LC_COMBの作成 /削除 FPGA LC_COMBを拡張モード（7-LUT）で使用する場合、または SHAREチェインを使用する場合は、HardCopy に同じロジック・ファンクションを実装するために、複数の素子を作成しなければなりません。また、基礎となるリソースが異なるため、コンパニオン・リビジョンでの LC_COMBセルの配置は無意味です。

LC_FFの作成 /削除基本的な作成と削除は、両方のアーキテクチャとも同じです。ただし、LC_COMBの作成と削除のように、HardCopy リビジョンでの LC_FF の配置は、FPGAリビジョンでは意味がなく、逆もまた同様です。

ロジック接続の編集 LCELL_COMB素子は複数のHardCopy LCELL_COMB素子に分割できるため、変更をコンパニオン・リビジョンで適切に実装するために、接続変更のソースまたはディスティネーション・ポートの解析が必要になる場合があります。

http://www.altera.com/literature/an/AN432.pdf



Chip Plannerおよび Quartus II Engineering Change Management（設計変更管理）による ECOの実行

移行できない変更マイナーな変更は他のアーキテクチャでは無意味なため、これを他のアーキテクチャに実装することはできません。これを最もよく示している例として、デザインにおけるロジックの移動が挙げられます。2 つのアーキテクチャ間でロジック・ファブリックが異なるため、FPGA におけるロジックの位置はHardCopyでは無意味であり、逆もまた同様です。

全体的な移行フローこの項では、デザインをアルテラの HardCopy デザイン・センターに提出するうえでリビジョンの比較が正しく行われるように、両方のリビジョンに変更を実装するための移行フローと推奨手順の概要を示します。

リビジョンの準備

FPGAから HardCopyへの移行、あるいはその逆の場合でも、デバイス間で変更を移行するための一般的な手順は同じです。大まかな手順は以下のとおりです。

1. 初期デバイスでデザインをコンパイルします。2. デザインを初期デバイスからコンパニオン・リビジョンのターゲット・デバイスに移行する。

3. コンパニオン・リビジョンをコンパイルする。4. Revision Compare操作を実行する。2つのリビジョンでは

Revision Compareがパスする必要があります。

テストにより ECO の変更を必要とする問題が検出された場合、次の項で説明するとおり、FPGAおよび HardCopyリビジョンに同等の変更を適用することができます。

ECO変更の適用

同等の変更をコンパニオン・リビジョンに適用するための一般的な流れは次のとおりです。

1. Chip Plannerツール（Chip Planner、Resource Property Editor、および Change Manager）を使用して 1つのリビジョンに変更を加え、これらの変更を検証してエクスポートします。これを実行するための手順は以下のとおりです。

a. Chip Plannerツールを使用して、変更を加える。

b. Check and Save All Netlist Changesコマンドを使用して、ネットリスト・チェックを実行する。



c. タイミング解析、シミュレーション、およびプロトタイプ作成を使用して正確性を検証する（FPGAのみ）。さらに変更を加える必要がある場合は、aと bを繰り返します。

d. 変更レコードを、Change Managerから Tclスクリプト、あるいは .csvまたは .txtファイル・フォーマットのいずれかにエクスポートする。

エクスポートされたファイルは、コンパニオン・リビジョンで同等の変更を加えるのを支援するために使用されます。

2. Quartus IIソフトウェアで、コンパニオン・リビジョンを開く。

3. エクスポートされたファイルを使用し、Chip Plannerツールを使用して変更を手動で再適用します。

前述のとおり、変更にはコンパニオン・リビジョンに直接再適用できる（手動または Tcl コマンドを適用して）ものと、変更を必要とするものがあります。

4. Compare HardCopy Revision コマンドを実行するリビジョンが一致しなければならない。

5. すべての変更の正確性を検証する（場合によってはタイミング解析を実行する）。

6. デザインをハンドオフ・ファイルと一緒に提出するために、HardCopy Assemblerコマンドおよび HardCopy Netlist Writerコマンドを実行する。

HardCopy Assembler を実行するための Tcl コマンドは次のとおりです。

execute_module -tool asm -args "--read_settings_files=off --write_settings_files=off"

HardCopy Netlist Writerを実行するための Tclコマンドは次のとおりです。

execute_module -tool cdb \-args "--generate_hardcopy_files"\

Chip Plannerの使用について詳しくは、アルテラ・ウェブサイト（www.altera.com）の「Quartus IIハンドブック Volume 2」の「Quartus II

Engineering Change Management with Chip Planner」の章を参照してください。





FPGAおよび HardCopyリビジョンのフォーマル検証

FPGAおよびHardCopyリビジョンのフォーマル検証

サードパーティのフォーマル検証ソフトウェアをHardCopyデザインに使用できます。Cadence Encounter Conformal 検証ソフトウェアは、FPGA や HardCopy ファミリだけでなく、アルテラの他のデバイス・ファミリでも使用されます。

FPGA および HardCopy デザイン・リビジョンで、Conformal ソフトウェアを Quartus IIソフトウェア・プロジェクトと一緒に使用する場合は、EDA Netlist Writerをイネーブルにする必要があります。EDA NetlistWriterを有効にすると、Conformalソフトウェアの実行に必要なネットリストとコマンド・ファイルを生成できます。FPGAおよび HardCopyデザイン・リビジョンのコンパイル中に EDA Netlist Writerを自動的に実行するには、以下のステップを実行します。

1. Assignments メニューの EDA Tool Settings をクリックします。Settingsダイアログ・ボックスが表示されます。

2. Categoryリストで EDA Tool Settingsの下で、Formal Verificationを選択し、Tool nameリストで Conformal LECを選択します。

3. FPGAおよび HardCopyデザイン・リビジョンをコンパイル

Quartus II EDA Netlist Writerが FPGAリビジョンで実行されると、そのリビジョンに対して 1つのネットリストが生成され、HardCopyリビジョンで実行されると別のネットリストが生成されます。EDA NetlistWriterによって生成されたスクリプトを使用して、FPGAのコンパイル後のネットリストを RTLソース・コードと比較することができます。同様に、EDA Netlist Writer から提供されるスクリプトを使用して、HardCopyのコンパイル後のネットリストを RTLソース・コードと比較することができます。

Cadence Encounter Conformal 検証ソフトウェアの使用について詳しくは、「Quartus IIハンドブック Volume 3」の「Cadence Encounter ConformalSupport」の章を参照してください。





HardCopyフロアプラン・ビューQuartus II ソフトウェアは、HardCopy コンパニオン・リビジョンの暫定タイミング・クロージャ・フロアプランと配置を表示します。フロアプランでは、すべての I/Oピン、PLL、メモリ・ブロック、HCellマクロ、およびDSP HCellマクロの暫定的な配置と接続が示されます。LayersSetting ダイアログ・ボックスの設定を使用して、配線接続の輻輳マッピングを表示することができます。これは、デザインのピーク性能を低下させる可能性があるフロアプランの配線密集部分を解析する場合に便利です。アルテラのHardCopy デザイン・センターは、タイミング・クロージャが達成されることを保証するために、最終的な HCellマクロのタイミングと配置を検証します。

図 4–20に、HC230F1020デバイスのフロアプラン例を示します。

図 4–20. HC230F1020デバイスのフロアプラン

この小さなデザイン例では、下端近くにロジックが配置されています。HCell マクロで構築される DSP ブロック、各種のロジック HCell マクロ、およびM4Kメモリ・ブロックの配置を見ることができます。図 4–21は、この領域を拡大してラベルを付けたものです。


レガシー HardCopyデバイスのサポート

図 4–21.フロアプランの拡大表示

アルテラのHardCopy デザイン・センターは、FPGAデザインのタイミング制約に基づいて、HardCopyデザインの最終的な配置とタイミング・クロージャを実行します。

アルテラのHardCopy デザイン・センターのプロセスについて詳しくは、「HardCopy シリーズ・デバイス・ハンドブック Volume 1」の「Back-End Design Flow for HardCopy Series Devices」の章を参照してください。

レガシーHardCopyデバイスのサポート

アルテラのHardCopyデバイスは、ASICの包括的な代替デバイスです。HardCopy ASIC は、プロトタイプから量産までの完全なソリューションを提供し、対応する FPGA のプログラム機能は削除されていますが、FPGAの強力な機能と高性能アーキテクチャを継承しています。Quartus IIデザイン・ソフトウェアを使用して、従来の ASICデザイン・フローと同様の方法で HardCopyデバイスを設計することができ、アルテラの高集積 Stratix FPGAでプロトタイプ作成してから、量産のために対応するHardCopyデバイスにシームレスにマイグレーションすることができます。

HardCopy ASICには、以下の主要な利点があります。

■ 対応する -6スピード・グレードの FPGAデバイスと比較して、平均40%の性能向上

■ 対応する FPGAデバイスと比較して、平均 40%の消費電力削減





■ FPGA のアーキテクチャおよび機能を継承することにより、リスクを低減

■ FPGAから同等のHardCopyデバイスへの実証済みかつシームレスな移行によって、最初のシリコンでの成功を保証

■ FPGA デザインからストラクチャード ASIC デバイスへの迅速なターンアラウンド—約 8週間でサンプルを提供

アルテラの Quartus IIソフトウェアは、HardCopy Stratixデバイスのサポート機能を内蔵しています。Quartus II ソフトウェアでの HardCopyデザイン・フローの利点は、以下のとおりです。

■ プロトタイプから製造までの統一されたデザイン・フロー■ HardCopy Stratixデバイスの性能見積もりによって、スループットが最大になるようなシステム設計が可能

■ 1社のベンダーから提供される、使いやすくて安価なデザイン・ツール群

■ SOC（System-On-a-Chip）デザインを可能にする統合化されたデザイン手法

次の項では、以下の項目について説明します。

■ Quartus IIソフトウェアを使用した、HardCopy StratixおよびHardCopy APEXストラクチャード ASICの設計方法

■ HARDCOPY_FPGA_PROTOTYPEデバイスの説明、およびこれらのデバイスをデザインのターゲットとする方法

■ HardCopy Stratixデバイスの性能および電力見積もり■ HardCopy Stratixデザインをアルテラの HardCopy デザイン・センターに提出するための HardCopyデザイン・データベースの生成方法

機能バージョン 4.2 以降の Quartus II ソフトウェアには、HardCopy Stratixデバイスのデザインを容易にする強力な機能が備わっています。

■ HARDCOPY_FPGA_PROTOTYPEデバイスこれらは、HardCopy Stratix デバイスと同一の機能を持つ仮想Stratix FPGAデバイスです。デザインのプロトタイプを作成し、シリコンの機能を検証するには、これらの FPGAデバイスを使用する必要があります。

■ HardCopyタイミング最適化ウィザードこの機能を使用して、デザインのターゲットをHardCopy Stratixデバイスとし、HardCopy Stratixデバイスにおけるデザインの性能を見積もることができます。


HARDCOPY_FPGA_PROTOTYPE、HardCopy Stratix、および Stratixデバイス

■ HardCopy Stratixフロアプランおよびタイミング・モデルQuartus IIソフトウェアは移行後のHardCopy Stratixデバイスのフロアプランおよびタイミング・モデルをサポートしており、デザイン性能の最適化を容易にします。

■ 配置の制約全体的な性能を向上するために、HardCopy Stratix フロアプラン・レベルでロケーションおよび LogicLock制約がサポートされています。

■ 改善されたタイミング見積もりバージョン 4.2以降のQuartus IIソフトウェアは、HardCopy Stratixデザインの配線および関連バッファの挿入を決定し、以前のバージョンのQuartus IIソフトウェアよりも正確な遅延情報をタイミング・アナライザに提供します。Quartus II アーカイブ・ファイルはバッファ挿入情報を自動的に受け取り、それによって HardCopyStratix デバイスのバックエンド移行におけるタイミング・クロージャ・プロセスが大幅に向上します。

■ Design Assistantこの機能は、デザインが HardCopyデバイスのデザイン・ルールに完全に適合しているかチェックし、最短時間でのシームレスなマイグレーション・パスを確立します。

■ HardCopy Files Wizardこのウィザードにより、デザイン・データベース、およびマイグレーションに必要なあらゆる配布ファイルをアルテラに提供することができます。この機能は HardCopy Stratixデバイスで使用されます。

HardCopy Stratix PowerPlay Early Power Estimatorは、アルテラ・ウェブサイト（ www.altera.co.jp）で提供されています。

HARDCOPY_FPGA_PROTOTYPE、HardCopy Stratix、およびStratixデバイス

デザインのターゲットを、移行後のHardCopy Stratixデバイスで利用可能な実際のリソースおよびパッケージ・オプションにするには、Quartus II ソフトウェアの HARDCOPY_FPGA_PROTOTYPE 仮想デバイスを使用する必要があります。HARDCOPY_FPGA_PROTOTYPE で生成されたプログラミング・ファイルを、対応する Stratix FPGAデバイスで使用できます。

HARDCOPY_FPGA_PROTOTYPEの目的は、移行後の HardCopyデバイスで利用可能なリソースだけを FPGA で使用することによって、HardCopy へのシームレスな移行を保証することです。同等の StratixFPGA を使用してデザインの機能のイン・システム検証を行い、次にHardCopyデバイスへの移行に必要なデザイン・データベースを生成し




ます。このプロセスにより、プロトタイプ・デバイスから大量生産デバイスにデザインをシームレスに移行することができます。また、リスクの低減、8 週間でのサンプル提供、ファースト・シリコン・サクセスも保証されます。

HARDCOPY_FPGA_PROTOTYPEデバイスは、HardCopy Stratixデバイスでのみ使用可能です。

表 4–5で、HARDCOPY_FPGA_PROTOTYPEデバイス、Stratixデバイス、およびHardCopy Stratixデバイスを比較します。

表 4–6に、各 HardCopy Stratixデバイスで利用可能なリソースを示します。

表 4–5. HARDCOPY_FPGA_PROTOTYPEと Stratixおよび HardCopy Stratix デバイスの定性的比較

Stratixデバイス HARDCOPY_FPGA_PROTOTYPEデバイス

HardCopy Stratixデバイス

FPGA 仮想 FPGA ストラクチャード ASIC

FPGA アーキテクチャは Stratix FPGAと同じアーキテクチャはStratix FPGAと同じ

FPGA リソースは HardCopy Stratixデバイスと同じ一部のデバイスでは M-RAMリソースが Stratix FPGAと異なる

アルテラの部品番号で注文

注文不可。アルテラの Stratix FPGA 部品番号を使用

アルテラの部品番号で注文

表 4–6. HardCopy Stratixデバイスの物理的リソース

デバイス LE数等価 ASICゲート数 (K)

(1)

M512ブロック数

M4Kブロック数

M-RAMブロック数

DSPブロック数

PLL数

最大ユーザー

I/Oピン数

HC1S25F672 25,660 250 224 138 2 10 6 473

HC1S30F780 32,470 325 295 171 2 (2) 12 6 597

HC1S40F780 41,250 410 384 183 2 (2) 14 6 615

HC1S60F1020 57,120 570 574 292 6 18 12 773

HC1S80F1020 79,040 800 767 364 6 (2) 22 12 773

表 4–6の注 :(1) 組み合わせおよびレジスタ・ロジックには、DSPブロック、オンチップ RAM、または PLLは含まれません。(2) これらのHardCopyデバイスのM-RAMリソースは、対応する Stratix FPGAとは異なります。


HardCopyデザイン・フロー

所定のデバイスでは、HardCopy Stratixデバイスの使用可能なM-RAMブロック数は、対応する HARDCOPY_FPGA_PROTOTYPEデバイスと同じですが、対応する Stratixデバイスとは異なる場合があります。HARDCOPY_FPGA_PROTOTYPEデバイスと HardCopy Stratixデバイスで同じリソースを維持すると、FPGA からストラクチャード ASIC デバイスへのシームレスな移行が実現します。

HardCopy Stratixデバイスについて詳しくは、「HardCopyシリーズ・ハンドブック Volume 1」の「HardCopy Stratix Device Family Data Sheet」を参照してください。

Stratix FPGA、HARDCOPY_FPGA_PROTOTYPE、および HardCopyデバイスの 3 つのデバイスは、Quartus II ソフトウェアでは別々のデバイスです。HARDCOPY_FPGA_PROTOTYPE のプログラミング・ファイルが、デザインの Stratix FPGAで使用されます。3つのデバイスは同じネットリストで一緒に接続されます。そのため、1つの SRAMオブジェクト・ファイル（.sof）を使用して、各ステージでさまざまな目標を達成できます。同じ SRAMオブジェクト・ファイルがHARDCOPY_FPGA_PROTOTYPEデザインで生成され、HardCopy Stratixデバイスを生成するのと同じ方法でStratix FPGAデバイスをプログラムするために使用されて、シームレスな移行を保証します。

SRAMオブジェクト・ファイル、および Stratix FPGAデバイスのプログラムについて詳しくは、「Introduction to the Quartus II Software」マニュアルの「Programming and Configuration」の章を参照してください。

HardCopyデザイン・フロー

図 4–22 に、HardCopy Stratix デザイン・フロー図を示します。この章の以下の項で、デザインのステップについて詳しく説明します。HardCopy Stratixデザイン・フローでは、HardCopyタイミング最適化ウィザードを利用して、移行プロセスが 1ステップ・プロセスに自動化されます。この項の残りの部分では、この自動化されたプロセスで実行されるタスクについて説明します。

HardCopy タイミング最適化ウィザードおよび HardCopy Files Wizardの詳細な説明については、4–53ページの「HardCopyタイミング最適化ウィザード」および 4–64ページの「HardCopyデザイン・データベースの生成」を参照してください。

http://www.altera.com/literature/hb/hrd/hc_h5v1_05.pdf





図 4–22. HardCopy Stratixデザイン・フロー図

図 4–22の注 :(1) 移行のみのプロセス : 表示されているフローは手動で完了します。(2) 2ステップ・プロセス : 移行とコンパイルが自動的に行われます（陰影部分）。(3) 1ステップ・プロセス : フル HardCopyコンパイル。プロセス全体が自動的に完了します（陰影部分）。

1ステップ・プロセスのデザイン・フローにおけるステップ以下の項では、図 4–22に示すフルHardCopyコンパイル（1ステップ・プロセス）の各ステップについて説明します。

FPGAのデザインのコンパイル

このステップでは、HARDCOPY_FPGA_PROTOTYPE デバイスのデザインをコンパイルし、FPGAのリソース使用率や性能を示します。

Select StratixHARDCOPY_FPGA_PROTOTYPE

Device

Select FPGA Family

Migrate the Compiled Project Migrate Only (1)

Close the Quartus IIFPGA Project

Open the Quartus IIHardCopy Project

Migrate theCompiled Project

Migrate theCompiled Project

Two Step Process (2)

One Step Process (3)

CompileCompile

PlacementInfo for

HardCopy

Run HardCopy FilesWizard (Quartus II

Archive File fordelivery to Altera)

Compile to HardCopyStratix Device (ActualHardCopy Floorplan)







Start Quartus HardCopy Flow


HardCopy Stratixデバイスの設計方法

コンパイルしたプロジェクトの移行

このステップでは、Quartus IIプロジェクト・ファイル（.qpf）、およびHardCopy実装に必要なその他のファイルを生成します。また、デザイン移行のために適切な HardCopy Stratixデバイスを割り当てます。

Quartus FPGAプロジェクトを閉じる

HardCopy Stratix デバイスのプロジェクトをコンパイルするには、HARDCOPY_FPGA_PROTOTYPE デバイスをデザインのターゲットとした既存のプロジェクトを閉じる必要があります。

Quartus HardCopyプロジェクトを開く

「コンパイルしたプロジェクトの移行」のステップで作成した Quartus IIプロジェクトを開きます。選択されるデバイスは、そのステップで割り当てたHardCopy Stratixファミリのデバイスのいずれかです。

HardCopy Stratixデバイスのデザインのコンパイル

HardCopy Stratixデバイスのデザインをコンパイルします。コンパイルが正常に完了すると、コンパイル・レポートの Timing Analysisセクションに、HardCopyデバイスで実装されるデザインの性能が表示されます。


ここでは、最初に選択されるデバイスにHARDCOPY_FPGA_PROTOTYPEを使用したHardCopy Stratixデバイスのデザイン・プロセスについて説明します。HardCopyタイミング最適化ウィザードを使用するには、最初に HARDCOPY_FPGA_PROTOTYPEを設計して、デザインをHardCopy Stratixデバイスに移行する必要があります。

Quartus IIソフトウェアで、デザインのターゲットを HardCopy Stratixデバイスにするには、以下のステップを実行します。

1. まだ行っていない場合は、新しいプロジェクトを作成するか既存のプロジェクトを開きます。

2. Assignments メニューの Settings をクリックします。Category リストで、Deviceを選択します。

3. Device ページの Family リストで、Stratix を選択します。AvailableDevices リスト（図 4–23）で、目的のHARDCOPY_FPGA_PROTOTYPEデバイスを選択します。



図 4–23. HARDCOPY_FPGA_PROTOTYPEデバイスの選択

HARDCOPY_FPGA_PROTOTYPEデバイスを選択すると、プロジェクトのHardCopy Stratixデバイスへのシームレスな移行を保証するために、すべてのデザイン情報、利用可能なリソース、パッケージ・オプション、およびピン・アサインメントが制約されます。HARDCOPY_FPGA_PROTOTYPE デバイスのコンパルで生成されるネットリストには、FPGAデバイスの電気的接続、使用リソース、I/O配置、および未使用リソースについての情報が含まれます。

4. Assignments メニューの Settings をクリックします。Category リストで、HardCopy Settingsを選択し、クロックおよびデータ入力ピンの両方でモデル化される入力遷移タイミングを指定します。これらの遷移時間は、HardCopyデバイスのバックエンド・タイミング・クロージャ時のスタティック・タイミング解析で使用されます。

5. HARDCOPY_FPGA_PROTOTYPEデバイスに制約を追加し、Processingメニューの Start Compilationをクリックして、デザインをコンパイルします。



HardCopyタイミング最適化ウィザード

HARDCOPY_FPGA_PROTOTYPE のデザインを正しくコンパイルした後、HardCopy Stratix デバイスの性能を見積もるために、デザインをHardCopy Stratix デバイスに移行する必要があります。この移行は、HardCopy Stratixデバイスの実装のためにデザインをアルテラに提出する前に行います。移行を実行するには、Project メニューの HardCopyUtilities をポイントし、HardCopy Timing Optimization Wizard をクリックします。

この時点で、デザインのターゲットをHardCopy Stratixデバイスとする場合の 3つの選択肢が提示されます（図 4–24）。

■ Migration Only（移行のみ）: このオプションは、HARDCOPY_FPGA_PROTOTYPE プロジェクトのコンパイル後に、プロジェクトをHardCopy Stratixプロジェクトに移行するために選択できます。

デザインのターゲットを HardCopy Stratixデバイスにするために、以下のタスクを手動で実行します。これらのタスクを実行する方法については、 4–56ページの「性能見積もり」を参照してください。● 既存のプロジェクトを閉じる● 移行されたHardCopy Stratixプロジェクトを開く● HardCopy StratixデバイスのHardCopy Stratixプロジェクトの

コンパイル

■ Migration and Compilation: このオプションは、プロジェクトのコンパイル後に選択できます。以下の処理が実行されます。● プロジェクトの HardCopy Stratixプロジェクトへの移行● 移行された HardCopy Stratixプロジェクトのオープンと

HardCopy Stratixデバイスのプロジェクトのコンパイル

■ Full HardCopy Compilation: このオプションを選択すると、以下の処理が実行されます。● 既存の HARDCOPY_FPGA_PROTOTYPEプロジェクトのコンパイル

● プロジェクトの HardCopy Stratixプロジェクトへの移行● 移行されたHardCopy Stratixプロジェクトのオープン、および

HardCopy Stratixデバイスのプロジェクトのコンパイル



図 4–24. HardCopyタイミング最適化ウィザードのオプション

HardCopyタイミング最適化ウィザードの 3つのオプションの主な利点は、変換プロセス自動化の柔軟性です。初めて HARDCOPY_FPGA_PROTOTYPE プロジェクトから HardCopy Stratix デバイスに移行するときは、Migration Onlyを使用し、Quartus IIソフトウェアでHardCopyStratix プロジェクトを扱うことができます。プロトタイプ FPGA プロジェクトとHardCopy Stratixプロジェクトの制約が安定し、変更の必要がほとんどなくなったら、Full HardCopy Compilation を選択して、HARDCOPY_FPGA_PROTOTYPEプロジェクトと HardCopy Stratixプロジェクトを 1回のクリックでコンパイルするのが理想です。



実行するウィザードを選択すると、図 4–25 に示すとおり、「HardCopyTiming Optimization Wizard: Summary」ページに、ウィザードで行った設定の詳細が表示されます。

図 4–25. HardCopyタイミング最適化ウィザードの要約ページ

図 4–24にある 2番目の 2つのオプション（Migration and Compilationまたは Full HardCopy Compilation）のいずれかを選択した場合、デザインはHardCopy Stratixデバイスをターゲットとし、性能を見積もるためにHardCopy Stratix配置およびタイミング解析を使用して最適化されます。性能の最適化および見積もりステップについて詳しくは、4–56ページの「性能見積もり」を参照してください。性能条件が満たされていない場合は、RTLソースを変更し、FPGAデザインを最適化し、タイミング・クロージャに達するまでタイミングを見積もることができます。

HardCopy移行に対する TclサポートHardCopy移行の GUI機能を補完するために、Quartus IIソフトウェアには、HARDCOPY_FPGA_PROTOTYPE プロジェクトを HardCopyStratixデバイスに移行するために、以下のコマンド・ライン実行コマンド（--flow Tclコマンドを実行するためのツール・コマンド言語（Tcl）シェルを提供）が用意されています。

quartus_sh --flow migrate_to_hardcopy <project_name> [-c <revision>] ↵



このコマンドは、HARDCOPY_FPGA_PROTOTYPE デバイスに対してコンパイルされたプロジェクトをHardCopy Stratixデバイスに移行します。

quartus_sh --flow hardcopy_full_compile <project_name> [-c <revision>] ↵

このコマンドは、以下のタスクを実行します。

■ HARDCOPY_FPGA_PROTOTYPE デバイスの既存のプロジェクトをコンパイルする。

■ プロジェクトをHardCopy Stratixプロジェクトに移行する。■ 移行された HardCopy Stratix プロジェクトを開いて、HardCopy

Stratixデバイスのプロジェクトに対してコンパイルする。

デザイン最適化および性能見積もり

HardCopy タイミング最適化ウィザードは、Quartus II ソフトウェアでHardCopy Stratix プロジェクトを作成します。HardCopy Stratix プロジェクトで、HardCopy Stratixデバイスのデザイン最適化と性能見積もりを実行することができます。

デザイン最適化バージョン 4.2 以降の Quartus IIソフトウェアは、配置最適化のためのフロアプランとHardCopy Stratixタイミング・モデルを提供することにより、HardCopy Stratixデザインの最適化をサポートしています。これらの機能を使用して、ロジック・アレイ・ブロック（LAB）の配置を調整し、FPGA性能を超えるようにHardCopy Stratixデザインを最適化することができます。次に、Quartus II ソフトウェアで実行される、カスタマイズされた配線およびバッファ挿入を使用して、移行後のデバイスにおけるデザインの性能を見積もります。Quartus II ソフトウェアで行われるHardCopyデバイスのフロアプラン、配線、およびタイミング見積もりは、HardCopy Stratixデバイスにおけるデザインの実際の配置を反映しており、実際のデバイスで利用可能なリソースやリソースの場所を確認するのに使用できます。

性能見積もり図 4–26 に、性能見積もりおよびデザイン最適化のためのデザイン・フローを示します。デザインのターゲットをHARDCOPY_FPGA_PROTOTYPEデバイスとし、デザインを HardCopy Stratix デバイスに移行して、HardCopy Stratixデバイスの配置最適化とタイミング見積もりを実行します。



必要な性能が満たされていない場合は、以下を実行できます。

■ HardCopy Stratix プロジェクトでの LAB 配置改善のために調整する。

または

■ HARDCOPY_FPGA_PROTOTYPEプロジェクトに戻り、そのデザインを最適化し、RTLソース・コードを変更する。HardCopy Stratixデバイスへの移行を再度行い、最適化およびタイミング見積もりステップを実行する。

平均的に、HardCopy Stratixデバイスは同等な -6スピード・グレード Stratix FPGA デバイスよりも 40% 高速です。これらの性能値はデザインに大きく依存しており、最終的な性能値はアルテラから入手する必要があります。

図 4–26. HardCopy性能見積もりの取得

HardCopy Stratixデバイスのタイミング解析を実行するには、以下のステップに従います。

1. HARDCOPY_FPGA_PROTOYPEデバイスに対してコンパイルされた、既存のプロジェクトを開きます。

2. Project メニューの HardCopy Utilities をポイントし、HardCopyTiming Optimization Wizardをクリックします。

3. 移行後のプロジェクトのディスティネーション・ディレクトリを選択し、HardCopyタイミング最適化ウィザードのプロセスを完了します。

HardCopyタイミング最適化ウィザードが完了すると、作成されたディスティネーション・ディレクトリに、Quartus IIプロジェクト・ファイルとHardCopy Stratix実装に必要なすべてのファイルが格納されます。この段階で、タイミング解析を実行するために、デザイ

No

YesTimingMet?

Proven Netlist & New Timing & Placement

Constraint

Proven Netlist,Pin Assignments, & Timing

Constraints

Stratix FPGA HardCopy Placement& Timing Analysis

HardCopy Stratix



ンが HARDCOPY_FPGA_PROTOTYPEプロジェクト・ディレクトリから新しいディレクトリにコピーされます。この 2つのプロジェクト・ディレクトリ構造により、HARDCOPY_FPGA_PROTOTYPEデザイン・データベースとHardCopy Stratixデザイン・データベースの間を移動することができます。Quartus IIソフトウェアで<project name>_hardcopy_optimization ディレクトリが作成されます。

性能見積もりを実行する際にHardCopy Stratixデバイスを選択する必要はありません。HardCopyタイミング最適化ウィザードを実行すると、指定された HARDCOPY_FPGA_PROTOTYPE FPGAに対応するHardCopy Stratixデバイスが自動的に選択されます。このため、HardCopy Stratix デバイスに必要な情報は、前に選択されたHARDCOPY_FPGA_PROTOTYPEデバイスから取得できます。

デザインに関する制約もすべて、新しいプロジェクト・ディレクトリに転送されます。これらの制約は、必要なタイミング・クロージャを達成するために、必要に応じて最適化されたデザイン環境で変更することができます。ただし、RTLコードまたはデバイスの制約を変更することによってHARDCOPY_FPGA_PROTOTYPEデバイス・レベルでデザインが最適化される場合は、HardCopyタイミング最適化ウィザードを使用してプロジェクトを移行しなければなりません。

HardCopyタイミング最適化ウィザードの実行時に既存のプロジェクト・ディレクトリが選択されると、既存の情報が新しいコンパイラ結果で上書きされます。



プロジェクト・ディレクトリは、移行後のプロジェクト用に選択するディレクトリです。<project name>_hardcopy_optimization ディレクトリ内のファイルのスナップショットを、表 4–7に示します。

4. ステップ3で作成した移行後のQuartus IIプロジェクトを開きます。

5. フル・コンパイルを実行します。

コンパイルが正常に完了すると、コンパイル・レポートの TimingAnalysisセクションにデザインの性能が表示されます。

表 4–7. HardCopy Timing Optimization Wizardで生成されるディレクトリ構造

<プロジェクト名 >_hardcopy_optimization\<プロジェクト名 >.qsf<プロジェクト名 >.qpf<プロジェクト名 >.sof<プロジェクト名 >.macr<プロジェクト名 >.gclkdb\hardcopy_fpga_prototype\

fpga_<プロジェクト名 >_violations.datasheetfpga_<プロジェクト名 >_target.datasheetfpga_<プロジェクト名 >_rba_pt_hcpy_v.tclfpga_<プロジェクト名 >_pt_hcpy_v.tclfpga_<プロジェクト名 >_hcpy_v.sdofpga_<プロジェクト名 >_hcpy.vofpga_<プロジェクト名 >_cpld.datasheetfpga_<プロジェクト名 >_cksum.datasheetfpga_<プロジェクト名 >.tan.rptfpga_<プロジェクト名 >.map.rptfpga_<プロジェクト名 >.map.atmfpga_<プロジェクト名 >.fit.rptfpga_<プロジェクト名 >.db_infofpga_<プロジェクト名 >.cmp.xmlfpga_<プロジェクト名 >.cmp.rcffpga_<プロジェクト名 >.cmp.atmfpga_<プロジェクト名 >.asm.rptfpga_<プロジェクト名 >.qarlogfpga_<プロジェクト名 >.qarfpga_<プロジェクト名 >.qsffpga_<プロジェクト名 >.pinfpga_<プロジェクト名 >.qpf

db_export\<プロジェクト名 >.map.atm<プロジェクト名 >.map.hdbx<プロジェクト名 >.db_info



バッファ挿入バージョン 4.2 以降の Quartus IIソフトウェアは、向上した HardCopyStratixデバイスのタイミング・クロージャと見積もりを提供し、バックエンド移行後の結果をより正確に反映します。Quartus II ソフトウェアはフィッタ・プロセス中にHardCopy Stratixデバイスでバッファ挿入を実行し、これらのバッファの場所と必要な配線情報を Quartus IIアーカイブ・ファイルに格納します。このバッファ挿入により、Quartus II タイミング・アナライザによるHardCopy Stratixデバイスの見積もりが向上します。

配置制約バージョン 4.2以降の Quartus IIソフトウェアは、HardCopy Stratixデバイスに対する配置制約および LogicLock 領域をサポートしています。図 4–27 に、HardCopy Stratix デバイスで最適な配置が得られるまで配置制約を繰り返し変更するプロセスを示します。

図 4–27. HardCopy Stratixデバイスの配置制約フロー

Migrate to HardCopy StratixDevice Using the HardCopyTiming Optimization Wizard

Add/UpdatePlacement Constraints

Add/UpdateLogicLock Constraints

Compile for HardCopyStratix Device

Yes

No

Compile the Design forHARDCOPY_FPGA_PROTOTYPE

Generate HardCopy Files

Performance Met?


ロケーション制約

ロケーション制約

ここでは、HardCopy Stratixロジックのロケーション制約について説明します。

LABアサインメントHardCopy Stratixのロジック配置は、LAB配置とそれらのインタコネクト信号の最適化に制限されます。Stratix FPGA では、個々のロジック・エレメント（LE）は Quartus II Fitter によって LAB に配置されます。HardCopy Stratixマイグレーション・プロセスでは、タイミング最適化ウィザードのタスクの実行後に、LAB の内容が変化してはなりません。したがって、LABレベルの配置最適化およびロケーション・アサインメントは、HARDCOPY_FPGA_PROTOTYPE プロジェクトを HardCopyStratixデバイスに移行した後でのみ行うことができます。

Quartus IIソフトウェアは、HardCopy Stratixデバイスでこれらの LABロケーション制約をサポートしています。LABロケーション・アサインメントを使用するときは、LABの内容全体が空の LABに移動されます。LAB Aのロジック内容を LAB Bに移動すると、LAB Aの内容全体が空の LAB Bに移動されます。例えば、LAB_X33_Y65のロジック内容を空の LAB_X43_Y56に移動することはできますが、HardCopy Stratixタイミング・クロージャ・フロアプランでロジック・セル LC_X33_Y65_N1を単独で移動することはできません。

LogicLockアサインメントQuartus IIソフトウェアの LogicLock機能は、ブロック・ベースのデザイン・アプローチを提供します。この手法を使用すれば、デザインを分割して各ロジック・ブロックを個別に作成し、配置および面積を最適化して、すべてのブロックをトップレベル・デザインに統合することができます。

この手法について詳しくは、Quartus IIハンドブック Volume 2の「デザイン・フロアプランの解析および最適化」の章を参照してください。

LogicLock 制約は、HARDCOPY_FPGA_PROTOTYPE プロジェクトをHardCopy Stratix プロジェクトに移行するときにサポートされます。LogicLock 領域が HARDCOPY_FPGA_PROTOTYPE プロジェクトで“Size=Fixed”および“Location=Locked”と指定された場合、以下のLogicLockの例に示すように、“Size=Auto”および“Location=Floating”に変換されます。この変換が必要な理由は、HardCopy StratixデバイスとStratixデバイスとのフロアプランの違いのため、HARDCOPY_FPGA_PROTOTYPE で指定された座標が HardCopy Stratix のフロアプランに一致しないためです。この変換が行われていないと、Quartus II Fitterで





LogicLock アサインメントが誤った配置を生じます。領域を自動サイズおよび可動に設定すると、LogicLock アサインメントが維持されます。必要に応じて LogicLock領域を簡単に調整し、HardCopy Stratix配置後にロケーションを再度ロックすることができます。

例 4-1と例 4-2に、LogicLockアサインメントの 2つの例を示します。

例 4-1. HARDCOPY_FPGA_PROTOTYPE Quartus II設定ファイルの LogicLock領域の定義

set_global_assignment -name LL_HEIGHT 15 -entity risc8 -section_id testset_global_assignment -name LL_WIDTH 15 -entity risc8 -section_id testset_global_assignment -name LL_STATE LOCKED -entity risc8 -section_id testset_global_assignment -name LL_AUTO_SIZE OFF -entity risc8 -section_id test

例 4-2.移行後の HardCopy Stratix Quartus II設定ファイルの LogicLock領域の定義

set_global_assignment -name LL_HEIGHT 15 -entity risc8 -section_id testset_global_assignment -name LL_WIDTH 15 -entity risc8 -section_id testset_global_assignment -name LL_STATE FLOATING -entity risc8 -section_id testset_global_assignment -name LL_AUTO_SIZE ON -entity risc8 -section_id test

HardCopyデザイン・ガイドラインに合わせてデザインをチェックする

HardCopyへの移行を念頭においてデザインを開発するときは、直接的な移行プロセスを保証するアルテラ推奨のデザイン方法に従ってください。そうしないと、デザインを HardCopyデバイスで実装できなくなります。HardCopyデバイスへのデザインの移行を開始する前に、デザインを見直し、あらゆるデザイン上の問題を特定して対処する必要があります。デザイン上の問題への対処を怠ると、シリコン・サクセスが阻害される可能性があります。

アルテラ推奨の HDLコーディング・ガイドラインアルテラの PLD、FPGA、および HardCopyストラクチャード ASICデバイスのデザインでは、ある特定のデザイン・ガイドライン、および推奨されるハードウェア記述言語（HDL）コーディング・スタイル・ガイドラインに従う必要があります。

推奨されるデザインおよびHDLコーディング・スタイルのガイドラインについては、「Quartus II ハンドブック Volume 1」の「デザイン・ガイドライン」セクションを参照してください。

http://www.altera.com/literature/hb/qts/qts_qii5v1_02.pdf



HardCopyデザイン・ガイドラインに合わせてデザインをチェックする

Design AssistantQuartus II ソフトウェアには、HardCopy デザイン・ガイドラインに照らしてデザインをチェックするDesign Assistant機能があります。DesignAssistantで実行されるデザイン・ルール・チェックには、以下のものがあります。

■ デザインに組み合わせループが含まれていない。■ デザインに遅延チェインが含まれていない。■ デザインにラッチが含まれていない。

Design Assistant を使用するには、デザインで Quartus II ソフトウェアの Analysis and Synthesisが実行されていることが必要です。デザイン・プロセスの早期およびコンパイルを行うたびに、Design Assistant を実行して、デザインが HardCopyデザイン・ガイドラインに適合しているかチェックすることを推奨します。

Design Assistantの設定

デザインを実行する前に、Design Assistantページでデザイン・ルールを選択する必要があります。Assignmentsメニューの Settingsをクリックします。Settingsダイアログ・ボックスの CategoryリストでDesignAssistantを選択し、Run Design Assistant during compilationをオンにします。アルテラでは、デザインのコンパイル中に Design Assistantが自動的に実行されるよう、この機能をイネーブルにしておくことを推奨しています。

Design Assistantの実行

Design Assistantを他の Quartus II機能とは別に実行するには、Processingメニューの Startをポイントし、Start Design Assistantをクリックします。

Design Assistant は、HardCopy タイミング最適化ウィザードの起動時に、Quartus II ソフトウェアのバックグランドで自動的に実行され、結果はすぐには表示されません。デザインのチェックは、デザインが移行されてタイミング解析を実行するための新しいプロジェクト・ディレクトリが作成される前に実行されます。

また、Design Assistantは、HardCopy Files Wizard で HardCopyデザイン・データベースが作成されるたびに自動的に実行されます。生成された Design Assistantのレポートは、アルテラのHardCopy デザイン・センターでデザインをレビューする際に使用されます。



レポートおよびサマリーデザインで Design Assistantを実行した結果は、コンパイル・レポートの Design Assistant Resultsセクションに表示されます。また、プロジェクト・ディレクトリの <project name>\hardcopy サブディレクトリにサマリー・レポートが生成されます。このレポート・ファイルには <projectname>_violations.datasheet という名前が付きます。レポートには、設定、実行の要約、結果の要約、および結果の詳細とメッセージが含まれます。デザイン・アシスタントのレポートには、ルール名、違反の重要度、および違反が発生した回路のパスが示されます。

デザイン・ルールおよび HardCopyデザイン・ルールに準拠する標準デザイン方法については、Quartus II Helpおよび「HardCopyシリーズ・ハンドブック Volume 1」の「Design Guidelines for HardCopy SeriesDevices」の章を参照してください。

HardCopyデザイン・データベースの生成

HardCopy Files Wizard を使用すれば、1 回のクリックで HardCopyStratixデバイスへのデザインの移行に必要な完全な成果物のセットを生成できます。HardCopy Files Wizard は、デザインに関連する質問を行い、アルテラに提出するためにデザイン、設定、結果、およびデーテベース・ファイルをアーカイブします。デザインの詳細に関する質問の答えは、<project name>_hardcopy_optimization\<project name>.hps.txtに格納されます。

HardCopyデザイン・データベースのアーカイブは、デザインをHardCopy Stratix デバイスにコンパイルした後でのみ生成できます。Quartus II アーカイブ・ファイルは、最適化の前または後で、ターゲットのプロジェクトと同じディレクトリ・レベルに作成されます。

HardCopy Files Wizardを起動すると、Design Assistantが自動的に実行されます。




HardCopyデザイン・データベースの生成

表 4–8に、アーカイブ・ディレクトリ構造および HardCopy Files Wizardで収集されたファイルを示します。

表 4–8. HardCopy Files Wizardで収集された HardCopy Stratixデザイン・ファイル

<プロジェクト名 >_hardcopy_optimization\<プロジェクト名 >.flow.rpt<プロジェクト名 >.qpf<プロジェクト名 >.asm.rpt<プロジェクト名 >.blf<プロジェクト名 >.fit.rpt<プロジェクト名 >.gclk<プロジェクト名 >.hps.txt<プロジェクト名 >.macr<プロジェクト名 >.pin<プロジェクト名 >.qsf<プロジェクト名 >.sof<プロジェクト名 >.tan.rpt

hardcopy\<プロジェクト名 >.apc<プロジェクト名 >_cksum.datasheet<プロジェクト名 >_cpld.datasheet<プロジェクト名 >_hcpy.vo<プロジェクト名 >_hcpy_v.sdo<プロジェクト名 >_pt_hcpy_v.tcl<プロジェクト名 >_rba_pt_hcpy_v.tcl<プロジェクト名 >_target.datasheet<プロジェクト名 >_violations.datasheet

hardcopy_fpga_prototype\fpga_<プロジェクト名 >.asm.rptfpga_<プロジェクト名 >.cmp.rcffpga_<プロジェクト名 >.cmp.xmlfpga_<プロジェクト名 >.db_infofpga_<プロジェクト名 >.fit.rptfpga_<プロジェクト名 >.map.atmfpga_<プロジェクト名 >.map.rptfpga_<プロジェクト名 >.pinfpga_<プロジェクト名 >.qsffpga_<プロジェクト名 >.tan.rptfpga_<プロジェクト名 >_cksum.datasheetfpga_<プロジェクト名 >_cpld.datasheetfpga_<プロジェクト名 >_hcpy.vofpga_<プロジェクト名 >_hcpy_v.sdofpga_<プロジェクト名 >_pt_hcpy_v.tclfpga_<プロジェクト名 >_rba_pt_hcpy_v.tclfpga_<プロジェクト名 >_target.datasheetfpga_<プロジェクト名 >_violations.datasheet

db_export\<プロジェクト名 >.db_info<プロジェクト名 >.map.atm<プロジェクト名 >.map.hdbx



HardCopyタイミング最適化ウィザードで移行データベースを作成した後、ブロジェクト・アーカイブを生成する前に、デザインをコンパイルします。デザインをコンパイルする前にアーカイブを作成すると、エラーが発生します。

スタティック・タイミング解析

タイミング解析の実行に加えて、Quartus IIソフトウェアは、Synopsys社の STAツール、PrimeTimeを使用してスタティック・タイミング解析（STA）を実行するために必要なすべてのネットリストと Tclスクリプトを提供します。PrimeTimeツールでタイミング解析を行うために必要な以下のファイルは、HardCopy Files Wizardで生成されます。

■ <project name>_hcpy.vo—Verilog HDL出力フォーマット■ <project name>_hpcy_v.sdo—標準遅延フォーマット出力ファイル■ <project name>_pt_hcpy_v.tcl—Tclスクリプト

これらのファイルは<project name>\hardcopyディレクトリにあります。HardCopy Stratix および Stratix デバイスの PrimeTime ライブラリはQuartus IIソフトウェアに同梱されています。

HARDCOPY_FPGA_PROTOTYPE デバイスをターゲットとするデザインのタイミング解析中に STA を実行するには、PrimeTime用 HardCopy Stratixライブラリを使用します。

スタティック・タイミング解析について詳しくは、「Quartus IIハンドブック Volume 3」の「Quartus II クラシック・タイミング・アナライザ」および「Synopsys PrimeTime Support」の章を参照してください。

早期消費電力見積もり

PowerPlay Early Power Estimatorを使用すると、HardCopy Stratixデバイスや HardCopy APEX デバイスの消費電力を見積もることができます。このツールはアルテラのウェブサイトで入手できます。Early PowerEstimatorを使用するには、デザインのリソースおよび仕様について、以下の知識が必要です。

■ ターゲット・デバイスとパッケージ■ デザインで使用されるクロック・ネットワーク■ LE、DSPブロック、PLL、および RAMブロックのリソース使用状況■ 高速差動インタフェース（HSDI）、一般的な I/O消費電力要件、お

よびピン数■ 環境および熱条件




HardCopy Stratixに対する Tclサポート

HardCopy Stratixの消費電力見積もりPowerPlay Early Power Estimatorは、標準条件に基づいて、HardCopyStratixデバイスの ICC初期推定値を提供します。この計算によって、デバイスの電力要件を素早く把握するための時間と労力が大幅に節約されます。電力の見積もりにスティミュラス・ベクタは必要ありません。スティミュラス・ベクタは、各クロック・ドメインのクロック周波数とトグル・レートによって確立されます。

この計算結果は消費電力の見積もりにのみ使用し、仕様（規格）としては使用しないでください。ICC の見積もり結果は、デバイス上の実際のロジックや動作条件、環境に影響されるため、実際の動作中の ICCは計算結果とは異なることがあります。

シミュレーション・ベースの消費電力の見積もりについて詳しくは、「Quartus II ハンドブック Volume 3」の「消費電力の見積もりおよび解析」セクションを参照してください。

HardCopy Stratixデバイスは、同等の FPGAデバイスよりも平均で 40％低消費電力です。

HardCopy Stratixに対するTclサポート

Quartus IIソフトウェアは、Tclスクリプトを使用したコマンド・プロンプトでもHardCopy Stratixデザイン・フローをサポートしています。

Quartus II ソフトウェアによる Tcl スクリプトのサポートについては、「Quartus IIハンドブック Volume 2」の「Tclスクリプト」の章を参照してください。

まとめ Quartus IIソフトウェアを使用したHardCopyデバイスを設計するための手法は、同等な Stratix FPGA を設計するのと同じです。使いやすいQuartus II ソフトウェア・ツールおよびデザイン・フローを使用し、デザインのターゲットを HardCopyデバイスとします。Stratix FPGAよりも高性能で低消費電力になるようにデザインを最適化し、HardCopyデバイスに移行するためのデザイン・データベースを提供します。ファイルをバックエンド移行のためにアルテラの HardCopy デザイン・センターに提出します。






参考資料この章では以下のドキュメントを参照しています。

■ 「AN432: Using Different PLL Settings Between Stratix II andHardCopy II Devices」

■ 「Back-End Design Flow for HardCopy Series Devices」の章（HardCopyシリーズ・デバイス・ハンドブック Volume 1）

■ 「Cadence Encounter Conformal Support」の章（Quartus IIハンドブック Volume 3）

■ 「Classic Timing Analyzer」の章（Quartus IIハンドブック Volume 3）■ 「HardCopy IIデバイス・ファミリ・データシート」の「Description,

Architecture and Features」の章（HardCopyシリーズ・ハンドブック）

■ 「Design Guidelines for HardCopy Series Devices」の章（HardCopyシリーズ・ハンドブック）

■ 「デザイン・ガイドライン」セクション（Quartus IIハンドブックVolume 1）

■ 「HardCopyシリーズ・ハンドブック」■ 「HardCopy Stratixデバイス・ファミリ・データシート」セクション（HardCopyシリーズ・ハンドブック　Volume 1）

■ 「Introduction to the Quartus II Software」■ 「HardCopy IIデバイス・ファミリ・データシート」の「Introduction

to HardCopy II Devices」の章（HardCopyシリーズ・ハンドブック）■ 「消費電力の見積もりおよび解析」セクション（Quartus IIハンド

ブック Volume 3）■ 「プログラミングおよびコンフィギュレーション」の章（Introduction

to Quartus II Manual）■ 「Quartus II Analyzing and Optimizing Design Floorplan」の章（Quartus IIハンドブック Volume 2）

■ 「Quartus IIハンドブック」■ 「階層およびチーム・ベース・デザインのための Quartus IIインクリメンタル・コンパイル」の章（Quartus IIハンドブック Volume 1）

■ 「PowerPlayによる電力解析」の章（Quartus IIハンドブック Volume 3）■ 「Quartus II TimeQuestタイミング・アナライザ」の章（Quartus IIハンドブック Volume 3）

■ 「Synopsys PrimeTime Support」の章（Quartus IIハンドブックVolume 3）

■ 「Tcl Scripting」の章（Quartus IIハンドブック Volume 2）















http://www.altera.com/literature/hb/qts/quartusii_handbook.pdf







改訂履歴

改訂履歴表 4–9に、この章の改訂履歴を示します。

表 4–9.改訂履歴（１ /２）

日付およびドキュメント・バージョン

変更内容概要

2008年 5月ｖ8.0 ● 新しい項、「HardCopy Design Readiness Check」を追加。

● HardCopyシリーズ・デバイスの表および図を更新。

Quartus IIソフトウェア v8.0のための更新。

2007年 10月 v7.2 4–68ページの「参考資料」を再編成。 Quartus IIソフトウェア v7.2のための更新

2007年 5月 v7.1 ● タイミング設定を更新。● TimeQuestを更新。● TimeQuestタイミング・アナライザの設定を追加。● クロック作用特性の制約を追加。● Changed Performing ECOs with Change Managerおよび Chip Planner による ECO の実行というタイトルを、Chip Planner および Quartus II Engineering ChangeManagement（設計変更管理）によるECOの実行に変更。

● 異なる方法で実装する必要がある変更の移行を更新。● 参考資料の項を追加。

Quartus IIソフトウェア v7.1のための更新

2007年 3月 v7.0 Quartus IIソフトウェア 7.0のリビジョンおよび日付のみ更新。その他の変更はありません。

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2006年 11月 v6.1 QuartusIIソフトウェア v6.1のためのマイナー・アップデート● Change Managerおよび Chip Plannerによる ECOの実行、および全体的な移行フローの項を追加。

● HardCopy IIデザインに対してサポートされるQuartus IIソフトウェア機能の項を更新。

Quartus II ソフトウェアv6.1 のリリースによる変更に対応した章のミディアム・アップデート。大部分の変更は、ChangeManagerおよび ChipPlanner による ECO の実行、および全体的な移行フローの項で実施。

2006年 5月 v6.0 Quartus IIソフトウェア v6.0のためのマイナー・アップデート。

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2005年 10月 v5.1 Quartus IIソフトウェア v5.1のための更新。 —

2005年 5月 v5.0 ● 3章を 2章に変更。● 「HardCopyシリーズ・ハンドブック」の「Quartus IIによるHardCopy IIデバイスのサポート」および「Quartus IIによる HardCopy Stratixデバイスのサポート」の章で一貫性を図るために更新。

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2005年 1月 v2.1 ● HardCopy IIデバイス資料の追加 —



2004年 12月 v2.1 ● 2章を 3章に変更。● 表および図を更新。● Quartus IIソフトウェア 4.2の新機能。

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2004年 6月 v2.0 ● 表および図を更新。● Quartus IIソフトウェア 4.1の新機能。

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2004年 2月 v1.0 初版 —

表 4–9.改訂履歴（２ /２）

日付およびドキュメント・バージョン

変更内容概要

Documents

4. Quartus II による HardCopy シリーズ・デバイスのサポート...4–4 Altera Corporation 2008 年5 月 Quartus II ハンドブック Volume 1 フォーマル検証—Cadence