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Folie 1/15Institut für Technische Informatik http://www.inf.tu-dresden.de/TeI/eIT
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Die IBM Cell Prozessorarchitektur
Vortrag im Rahmen des Hauptseminars
Jonas Eymann
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Gliederung
Entwicklung Cell Prozessor
– Architektur– Power Processing Element– Synergistic Processing Elements– Pipeline der SPEs– Implementierungsdetails– Systemkonfigurationen
Anwendungsgebiete Ausblick Zusammenfassung
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Entwicklungsgeschichte
2000 erste Gespräche zwischen Sony, IBM und Toshiba Idee: neue zukunftsweisende Prozessorarchtiektur mit
der 100 fachen Leistung einer Playstation 2 Berücksichtigung von Aspekten aus
• Breitband Interconnects• Unterhaltungssystemen• Supercomputern
März 2001 Gründung des STI (SCEI-Toshiba-IBM) Design Centers in Austin, Texas
Folie 4/15Institut für Technische Informatik http://www.inf.tu-dresden.de/TeI/eIT
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Designziele
Hohe Leistung, besonders im Spiele / Multimediabereich• „Memory Wall“ (hohe Speicherlatenz) überwinden• Ende der Frequenzskalierung absehbar• Schlechte Leistungseffizienz verbessern
Echtzeitverhalten in Bezug auf Anwender und Netzwerk• „Den Anwender beschäftigen, nicht den Prozessor“
Unterstützung verschiedener Plattformen• Linux-basierte Systeme
Produkteinführung 2005• komplett neue Architektur kann leicht 10 Jahre benötigen
Folie 5/15Institut für Technische Informatik http://www.inf.tu-dresden.de/TeI/eIT
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Konzept
Design für hohe Frequenzen Kompatibilität zur Power Architektur SIMD Architektur Multiprozessorkonzept mit lokalem Speicher Hochleistungsbus auf dem Chip Hohe I/O Leistung
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Cell Architektur
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Power Processing Element (PPE)
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Synergistic Processing Element (SPE)
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Pipeline der SPEs
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Implementierungsdetails
241M Transistoren 235 mm² 90 nm SOI Technologie > 200 GFlops bei SP @ 3,2 GHz > 20 GFlops bei DP @ 3,2 GHz bis 25,6 GB/s Speicherbandbreite bis 75 GB/s I/O Bandbreite mehr als 100
gleichzeitige Bustransaktionen
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Systemkonfigurationen
Basiskonfiguration
„Glueless“ Zwei-Wege SMP
Vier-Wege SMP
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Anwendungsgebiete
Sony Playstation 3 IBM Blade Server
HDTV Medienserver Supercomputer
Folie 13/15Institut für Technische Informatik http://www.inf.tu-dresden.de/TeI/eIT
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Ausblick
65 nm Produktion Ende März 2007 angelaufen
2008: • leistungsfähigere FPU für doppelte Genauigkeit• DDR2/3
2010: • 45 nm• 2 Power Processing Elements• 32 x Synergistic Processing Elements
Folie 14/15Institut für Technische Informatik http://www.inf.tu-dresden.de/TeI/eIT
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Zusammenfassung
Sehr leistungsfähiger Prozessor Interessantes Architekturkonzept Einfache Portierbarkeit bestehender Applikationen Aufgabe der Software, die Möglichkeiten auch
auszuschöpfen (angepasste Compiler etc.)
Folie 15/15Institut für Technische Informatik http://www.inf.tu-dresden.de/TeI/eIT
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●Vielen Dank für Ihre Aufmerksamkeit!
Quellen:Stiller, A.: Zelluläre Strukturen. In: c't magazin für computertechnik, 12/2007, S. 196 – 201Kahle, J. A. et. al: Introduction to the Cell multiprocessor.
http://www.research.ibm.com/journal/rd/494/kahle.html [Stand 11.07.2007]
