Entwurf eines LC-VCOs fr ein Lesegert fr RFID-Tags

Wei Wu

27.11.2007

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bersicht

Einleitung (VCO, Eigenschaften) VCO- & Phasenrauschen-Theorie Schaltungsentwurf beruhend auf Topologie-Vergleich Simulationsergebnisse Layout-Entwurf Zusammenfassung

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Funktion eines VCOs

Vctr(V)

Freq(Hz)

fmin

fmax

f0

V0

Frequenz einstellbar durch Spannung

ideal: lineare Funktion von gesteuerte Spannung KVCO [1/s/V] : VCO-Steilheit, Empfindlichkeit

Tuning-Bereich einstellbare [fmin, fmax]

Sinusfrmiges Signal Frequenz Phase

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Anwendung des VCOs

VCO ist Hauptbestandteil in PLL PLL als LO in Sender-Empfnger-System

PD LPF VCO

%M

in

out

F

LO

Ideal

VCO

OutputWanted

Signal

IF=

1-

0

Wanted

Signal

1

Anforderung:

einstellbare und genaue LO-Frequenz fr verschiedene Kanle

z.B. Downconversion Ideales Outputsspektrum: Impuls

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Phasenrauschen des VCOs

Realitt: einer schlimmer Fall PN Seitebnde, Strung berschwemmung

Anforderung vom Empfnger PN Signal zu erkennen

Phasenrausch-Spezifikation bei = 2- 1 von LO (=2f) in 1 Hz Bandbreite relativ zur Trgerleistung in dB

Hauptparameter der Spezifikation

LO

Real

VCO

Output Wanted

Signal

2-

LO

1

Interference

2

1-

LO

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VCO-Theorie

L

C

Resonator

Active Circuit

RP

Q1 Q2

Isupply

Rin

gm gm

Zur Start-Dimensionierung eines VCOs One-Port Modell: Negativ-Gm LC-VCO Anschwing-Bedingung

Selbsterregung durch Thermisches Rauschen Leitwert also

Amplituden-Begrenzung

Vspitze : maximale Amplitude bei stabiler Oszillation

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Phasenrausch-Theorie

Zur Start-Dimensionierug eines VCOs Thermisches Rauschen des LC-Tank

Leesons Gleichung

Phasenrausch-Limit

unbercksichtigte Rauschquellen Rauschen von Isupply Rauschen der kreuzgekoppelten

Transistoren Rauschen vom LC-VCO Buffer

(Noise Floor) FM-Rausch-Mechanismus

LC-VCO ist empfindlich fr Flicker-Noise

Design-Ziel: nhe am Phasenrausch-Limit

Noise

Floor

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Start-Dimensionierung des LC-VCOs

Zuverlssiges Anschwingen des LC-VCO (VCO-Theorie) Sicherheitsfaktor von ca. 3

Phasenrauschen von -114 dBc/Hz (Phasenrausch-Theorie)

Sicherheitsabstand & Stromverbrauch Leesons Gleichung & Amplituden-Begrenzung PN(Pverlust,LC, Qtank, f0, f) Pverlust,LC(Vspitze, Rp) = Pzugefhrt(Vspitze, Isupply) Isupply

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1. Topologie-Vergleich Vdd

NMOS

PMOS

Vdd

NMOS

Mit gm, Isupply als Bedingungen: Transistor-Dimensionierung: gm W/L Verhltnis

Kombination von Transistorarten in AC und SS: 8 LC-VCO Topologien (Bilden)

Vergleich von Topologie-Eigenschaften: PN, Tuning-Bereich, Vspitze

Mit Rcksicht auf Design-Einschrnkungen: Vdsat,ss (W/L Verhltnis)

bestes PN

breitester Tuning-Bereich

bester Trade-off beider Eigenschaften

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Spulen-Modell

Layout, Parameter und -Modell sind gegeben Simulationsmodell der symmetrischen Spule ist

modifiziert mit Koppelfaktor von 0,5

L=0.996 nH

Rs=2.11

R1p=51.3

C1p=151.1 fF

R1p=51.3

C1p=151.1 fF

L=0.996 nH

Rs=2.11

K=0.5

L=2.988 nH Rs=4.219

R1p=51.3

C1p=151.1 fF

R1p=51.3

C1p=151.1 fF

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Varaktorarten

MOS-Varaktor C-VGB Kurve

MOS-Varaktor Schaltung Design-Einschrnkung:

Vvara: ca. 1 V unter Vdd

VGB(V)

1

3.5

0-1 1

Dioden-Varaktor C-VA Kurve

Dioden-Varaktor Schaltung AC-Coupling circuit

C

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Varaktor-Design

Probleme: Nur Analog-Tuning z.B. MOS-Varaktor (Bild)

Groes KVCO Schlechtes Phasenrauschen

Dioden-Varaktor Tuningbereich < Prozessschwankungen

Lsung: Digital- und Analog-Tuning (Bild) Digital-Tuning (KVCO)

MOS-Varaktor (C-VGB)

Analog-Tuning MOS-Varaktor oder Dioden-Varactor

Design Einschrnkungen Vvara (Digital-MOS-Varaktor) Vdsat,ss(Stromspiegel): Flchenbedarf geeignete Topologien fr LC-VCO:

T1 (SS: PMOS, AC: NMOS) T5 (SS: NMOS, AC: PMOS)

Freq(Hz)

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2. Topologie-Vergleich

Topologien + Varaktorarten: PN im gleichen Analog-Tuning-Bereich T1 vs. T5

DPVAC MOSVAC

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Low-Noise Stromspiegel-Design

Ziel: zur Minimierung des Rauschens von Isupply Geeignete Stromspiegel fr gewhlte Topologien

Bias-Strom-Generator mit PMOS-Ausgang T5 : NMOS, T1: NMOS/PMOS

Rausch-Mechanismus Optimale Transistor-Dimensionierung

L Flicker-Noise gm Thermisches Rauschen(Schaltung)

Filter-Effekt zwischen Ein-/Ausgang (Schaltung) Simulationsergebnisse: mit geeignetem L

Filter-Effekt > minimales gm Gate-Source-Kapazitt > extra Kondensator

Gro-Transistor-Stromspiegel mit Rcksicht auf Vdsat,ss 3. Topologie-Vergleich

T5 (MOS varaktor, NMOS-Stromspiegel) Design-Optimierung

Isupply: Digitale Einstellung des Stromspiegels Schnelles Ein-/Ausschalten: Standby & MOS-Schalter

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Buffer-Design

LC-VCO Buffer Zum Treiben verschiedener

Ausgnge Wenig Rauschen

Ergebnis: keinen Einfluss Noise Floor

Digital Buffer Zur Unterdrckung von

Strungen in digitalen Eingangssignalen

Schaltungc 2 CMOS Inverter in Serie

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Schaltung: LC-VCO mit Buffer Vdd

G

Ictr

DIctr

Ictr

1 X 1 X

1 X

2 X

2 X

64 X

64 X

S

Ibias

...

Digital

Buffer

...

SBY

START

Bias

Strom

Generator

SBY

NMOS

Schalter

PMOS

Schalter

NMOS

SchalterSBY

...

...

Digital

Buffer...

Fctr

Fctr

Vctr

LCVCO

BufferVoscp

Voscn

Idiffp1Idiffn1

Idiffp2

Idiffn2

Idiffp3Idiffn3

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Simulation: Digitaler Tuningbereich

Digital-

Tuning

Prozess-

Schwankungen

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Simulation: Ausgleich der Prozess-Schwankungen

Min. Analog-Tuning-Bereich:

WP

Max. Phasenrauschen:

WP

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Simulation: Temperaturabhngigkeit

[-40, 125] C Frequenz-nderung:

30MHz, 1.7% von 1.8 GHz

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Simulation: Betriebsspannungsabhngigkeit

[2.7, 3.6] V fast keinen Einfluss auf PN & Freq

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Layout des LC-VCOs

Layoutkonzept Oberer Teil des Layouts Common-Centroid-Layout Symmetrische Verteilung der horizontalen

Leitungen Dummy-Struktur am Rand

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Zusammenfassung

Vergleich des Designs mit der Spezifikation Die Spezifikation ist erfllt. Arbeiten nach der Masterthesis:

Abschluss des Layouts, Testchip-Enwurf

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