CMOS – Standardlogik 1

CMOS – Logikfamilien (5V und darüber)

Complementary MOS Logik (CMOS) aufgebaut aus selbstsperrenden nInverterschaltung mit 2 Transistoren schaltet aus Symmetriegründen bei V

etwa 1.5 bis 3.5V sind beide Transistoren mehr oder weniger gleichzeitig leitend (siehe Stromverlauf I

CMOS zeichnet sich in beiden Ruhe - Zuständen (U

Stromaufnahme aus. Verluste entstehen beim Umschalten durch den Querstrom

die Verluste in den Transistoren durch den Ausgangsstrom.

Aufbau von NAND- und NOR-Gattern durch Serien

Durch die Verwendung von MOSFETs als Schalter (in der Anordnung als TSchaltungstechnik zur Realisierung von logischen Grundfunktionen möglich. Die folgende Abbeinflankengetriggertes D-Flip-Flop mit CLEAR

(74C175) unter Verwendung von T-Gates.

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Logikfamilien (5V und darüber)

Complementary MOS Logik (CMOS) aufgebaut aus selbstsperrenden n- und p-Kanal-MOSFETs. Die Inverterschaltung mit 2 Transistoren schaltet aus Symmetriegründen bei V

DD/2. Für Eingangsspannungen zwischen

beide Transistoren mehr oder weniger gleichzeitig leitend (siehe Stromverlauf I

Zuständen (UA

= L oder UA

= H) durch vernachlässigbar kleine

Stromaufnahme aus. Verluste entstehen beim Umschalten durch den Querstrom von VDD

die Verluste in den Transistoren durch den Ausgangsstrom.

Gattern durch Serien- und Parallelschaltung von MOSFETs.

Durch die Verwendung von MOSFETs als Schalter (in der Anordnung als T-Gates) ist teilweise eine andere Schaltungstechnik zur Realisierung von logischen Grundfunktionen möglich. Die folgende Abb

Flop mit CLEAR

Gates.

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MOSFETs. Die /2. Für Eingangsspannungen zwischen

beide Transistoren mehr oder weniger gleichzeitig leitend (siehe Stromverlauf IDD

).

= H) durch vernachlässigbar kleine

DD zu GND, aber auch durch

und Parallelschaltung von MOSFETs.

Gates) ist teilweise eine andere Schaltungstechnik zur Realisierung von logischen Grundfunktionen möglich. Die folgende Abbildung zeigt ein

CMOS – Standardlogik 2

Eigenschaften von CMOS Standardlogik

Temperaturbereich SN54XXxxx / HEC4xxx / CD4xxx

SN74XXxxx / HEF4xxx / CD4xxx (Plastik

CMOS-5V-PEGEL: VIH = 3.5V

(Störabstand etwa 1V)

Die ersten drei Logikfamilien mit den Typenbezeichungen 4000 und aufwärts besitzen von den TTLabweichende Funktionen, Funktionsbezeichnungen und Pinbelegungen.

Die ersten drei Familien erlauben Versorgungsspanungen bis zu 18V (Logikfamilien werden in silicon gate Prozessen gefertigt (niedrigere Versorgungsspannung, aber wesentlich schneller).

CMOS-Logikfamilien, deren Bezeichungen mit 54XX bzTTL-Schaltkreisen, allerdings gelten CMOS Pegel.

Schaltungen mit dem Zusatz T (74HCTxx, 74ACTxx, 74AHCTxx) sind darüber hinaus am Eingang zu TTLkompatibel, können also von TTL-Schaltkreisen di

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Eigenschaften von CMOS Standardlogik-ICs 54/74XXxx bzw. LOCMOS 4000er Serie

ich SN54XXxxx / HEC4xxx / CD4xxx -55°C bis +125°C

SN74XXxxx / HEF4xxx / CD4xxx (Plastik-DIP) -40°C bis 85°C

VIL = 1.5V VOH = 4.44V

Die ersten drei Logikfamilien mit den Typenbezeichungen 4000 und aufwärts besitzen von den TTLabweichende Funktionen, Funktionsbezeichnungen und Pinbelegungen.

ilien erlauben Versorgungsspanungen bis zu 18V („metal-gate“ Prozesse). Die restlichen Logikfamilien werden in silicon gate Prozessen gefertigt (niedrigere Versorgungsspannung, aber wesentlich

Logikfamilien, deren Bezeichungen mit 54XX bzw. 74XX beginnen, sind funktionsSchaltkreisen, allerdings gelten CMOS Pegel.

Schaltungen mit dem Zusatz T (74HCTxx, 74ACTxx, 74AHCTxx) sind darüber hinaus am Eingang zu TTLSchaltkreisen direkt angesteuert werden.

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ICs 54/74XXxx bzw. LOCMOS 4000er Serie

VOL = 0.5V

Die ersten drei Logikfamilien mit den Typenbezeichungen 4000 und aufwärts besitzen von den TTL-Schaltungen

gate“ Prozesse). Die restlichen Logikfamilien werden in silicon gate Prozessen gefertigt (niedrigere Versorgungsspannung, aber wesentlich

w. 74XX beginnen, sind funktions- und Pinkompatibel zu

Schaltungen mit dem Zusatz T (74HCTxx, 74ACTxx, 74AHCTxx) sind darüber hinaus am Eingang zu TTL-Pegeln

CMOS – Standardlogik 3

„Buffered“ und „Unbuffered“

Für gepufferten CMOS - Schaltkreisen typisch ist eine DoppelAusgangsimpedanz wird von den Eingangssignalen unabhängig. Die Übertragungskennlinien werden im Umschaltbereich steiler (höhere lineare Verstärkung, besniedriger als bei ungepufferten Schaltungen. Die Verschlechterung der Verzögerungszeiten kann durch entsprechende optimale Auslegung der Transistoren in Grenzen gehalten werden (Treiberhierarchie).

Unbenutzte Eingänge:

sind auf VDD (VCC) oder GND zu legen.

Offene Eingänge können durch eingekoppelte Störladungen auf der Eingangskapazität Spannungen um V

annehmen, was zu Querströmen und stark ve

Ein Verbinden unbenutzter Eingänge zu anderen benutzten Eingängen ist bei CMOS ungünstiger, weil dadurch die Schaltung durch die zusätzliche Lastkapazität verlangsamt wird und die Verlustleistung ansteigt.

ESD (electrostatic discharge):

Das Gate-Oxid der Feldeffekttransistoren ist durch elektrostatische Aufladung an den Eingängen gefährdet (auch bei nicht versorgten ICs).

Als Abhilfsmaßnahme wird eine Dioden

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Schaltkreisen typisch ist eine Doppel-Inverter-Struktur als Puffer am Ausgang. Die Ausgangsimpedanz wird von den Eingangssignalen unabhängig. Die Übertragungskennlinien werden im Umschaltbereich steiler (höhere lineare Verstärkung, besserer Störabstand). Die Eingangskapazitäten sind niedriger als bei ungepufferten Schaltungen. Die Verschlechterung der Verzögerungszeiten kann durch entsprechende optimale Auslegung der Transistoren in Grenzen gehalten werden (Treiberhierarchie).

sind auf VDD (VCC) oder GND zu legen. Offene Eingänge können durch eingekoppelte Störladungen auf der Eingangskapazität Spannungen um V

annehmen, was zu Querströmen und stark vergrößerter Verlustleistung führt.

Ein Verbinden unbenutzter Eingänge zu anderen benutzten Eingängen ist bei CMOS ungünstiger, weil dadurch die Schaltung durch die zusätzliche Lastkapazität verlangsamt wird und die Verlustleistung ansteigt.

Oxid der Feldeffekttransistoren ist durch elektrostatische Aufladung an den Eingängen gefährdet (auch

Als Abhilfsmaßnahme wird eine Dioden-Schutzbeschaltung an den Eingängen verwendet.

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Struktur als Puffer am Ausgang. Die Ausgangsimpedanz wird von den Eingangssignalen unabhängig. Die Übertragungskennlinien werden im

serer Störabstand). Die Eingangskapazitäten sind niedriger als bei ungepufferten Schaltungen. Die Verschlechterung der Verzögerungszeiten kann durch entsprechende optimale Auslegung der Transistoren in Grenzen gehalten werden (Treiberhierarchie).

Offene Eingänge können durch eingekoppelte Störladungen auf der Eingangskapazität Spannungen um VDD

/2

Ein Verbinden unbenutzter Eingänge zu anderen benutzten Eingängen ist bei CMOS ungünstiger, weil dadurch die Schaltung durch die zusätzliche Lastkapazität verlangsamt wird und die Verlustleistung ansteigt.

Oxid der Feldeffekttransistoren ist durch elektrostatische Aufladung an den Eingängen gefährdet (auch

Schutzbeschaltung an den Eingängen verwendet.

CMOS – Standardlogik 4

„Latch-up“:

Durch den Aufbau (Inverter) entsteht eine parasitäre Thyristor

Im Normalfall ist dieser parasitäre Thyristor nicht gezündet und daher hochohmig.

Bei Überspannungen am Eingang kann der Ableitstrom über die Schutzdioden zum Beispiel zum Zünden dieser Thyristorstruktur führen. Dadurch entsteht ein niederohmiger Pfad von V

Zerstörung des ICs zur Folge hat („latch

Sind daher im Betrieb Eingangsspannungen zu erwarten, die mehr als 0.5V über V

Ableitstrom durch einen Vorwiderstand zu begrenzen, um das Zünden des Thyristors zu verhindern.

Fan-Out

Betrachtet man nur die Gleichstromverhältnisse wie bei TTL, so kann man angeben wie viele Eingänge ein CMOS - Ausgang aufgrund seines maximalen Ausgangstromes treiben kann. (Ein HCBeispiel 10 TTL-Eingänge vom Typ LS ansteuern).

Wegen der niedrigen Eingangströme (nA) bei CMOS Gattern ist die Zahl der ansteuerbaren CMOS unter diesem Aspekt praktisch unbegrenzt.

Bei der Ansteuerung von CMOS – Eingängen sind jedoch andere Aspekte ausschlaggebend. Jeder angeschaltete Eingang erhöht die Lastkapazität und vergrößert daher die Anstiegszeit der Ausgangsspannung (und die Leistungsaufnahme).

Dadurch entsteht eine zusätzliche, lastabhängige Verzögerungszeit.

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Durch den Aufbau (Inverter) entsteht eine parasitäre Thyristor-Struktur.

sitäre Thyristor nicht gezündet und daher hochohmig.

Bei Überspannungen am Eingang kann der Ableitstrom über die Schutzdioden zum Beispiel zum Zünden dieser Thyristorstruktur führen. Dadurch entsteht ein niederohmiger Pfad von V

CC nach GND, der hohe Ström

latch-up“).

Sind daher im Betrieb Eingangsspannungen zu erwarten, die mehr als 0.5V über VCC

liegen, so ist der

Ableitstrom durch einen Vorwiderstand zu begrenzen, um das Zünden des Thyristors zu verhindern.

Betrachtet man nur die Gleichstromverhältnisse wie bei TTL, so kann man angeben wie viele Eingänge ein Ausgang aufgrund seines maximalen Ausgangstromes treiben kann. (Ein HC-Ausgang kann zum

Eingänge vom Typ LS ansteuern).

Wegen der niedrigen Eingangströme (nA) bei CMOS Gattern ist die Zahl der ansteuerbaren CMOS unter diesem Aspekt praktisch unbegrenzt.

Eingängen sind jedoch andere Aspekte ausschlaggebend. Jeder erhöht die Lastkapazität und vergrößert daher die Anstiegszeit der Ausgangsspannung

Dadurch entsteht eine zusätzliche, lastabhängige Verzögerungszeit.

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Bei Überspannungen am Eingang kann der Ableitstrom über die Schutzdioden zum Beispiel zum Zünden dieser nach GND, der hohe Ströme und die

liegen, so ist der

Ableitstrom durch einen Vorwiderstand zu begrenzen, um das Zünden des Thyristors zu verhindern.

Betrachtet man nur die Gleichstromverhältnisse wie bei TTL, so kann man angeben wie viele Eingänge ein Ausgang kann zum

Wegen der niedrigen Eingangströme (nA) bei CMOS Gattern ist die Zahl der ansteuerbaren CMOS - Gatter

Eingängen sind jedoch andere Aspekte ausschlaggebend. Jeder erhöht die Lastkapazität und vergrößert daher die Anstiegszeit der Ausgangsspannung

CMOS – Standardlogik 5

Die Verlustleistung von CMOS-Gattern

Da im Ruhezustand nur Sperrströme fließen, ist die Ruhestromaufnahme und die damit verbundene Verlustleistung meist vernachlässigbar.

Beim Umschalten entstehen jedoch Verluste. Auch bei nicht beschaltetem Ausgang fließt während Umschaltens ein Querstrom von der Versorgung nach Masse.

Die Stromaufnahme ist umso geringer je schneller der Übergangsbereich durchlaufen wird,

die Steilheit der Eingangssignale ist daher wichtig.

Dieser Teil der Verlustleistung kann durch folgende

Dabei ist die Konstante Cpd die sogenannte power dissipation capacitance (lt.Datenblatt) und f

Frequenz“.

Wird der Ausgang mit Eingängen weiter Gatter beschaltet, so wirkt deren EingangskapazitäC

L. Beim Aufladen oder Entladen der Lastkapazität fließt ein zusätzlicher Strom über den treibenden MOSFET.

Dabei wird Energie am treibenden MOSFET in Wärme umgesetzt.

Dieser von der Größe der Lastkapazität abhängige Teil der Verlustle

Dabei ist fo die „Ausgangs – Frequenz“.

Die Verlustleistung der TTL-kompatiblen Familien (74HCT, 74ACT, 74AHCT) liegt etwas höher als bei reinen CMOS Familien (74HC, 74AC, 74AHC).

Vergleich der Verlustleistung TTL / CMOS

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Gattern

Da im Ruhezustand nur Sperrströme fließen, ist die Ruhestromaufnahme und die damit verbundene Verlustleistung meist vernachlässigbar.

Beim Umschalten entstehen jedoch Verluste. Auch bei nicht beschaltetem Ausgang fließt während Umschaltens ein Querstrom von der Versorgung nach Masse.

Die Stromaufnahme ist umso geringer je schneller der Übergangsbereich durchlaufen wird,

die Steilheit der Eingangssignale ist daher wichtig.

Dieser Teil der Verlustleistung kann durch folgende Formel berechnet werden.

die sogenannte power dissipation capacitance (lt.Datenblatt) und f

Wird der Ausgang mit Eingängen weiter Gatter beschaltet, so wirkt deren Eingangskapazitä. Beim Aufladen oder Entladen der Lastkapazität fließt ein zusätzlicher Strom über den treibenden MOSFET.

Dabei wird Energie am treibenden MOSFET in Wärme umgesetzt.

Dieser von der Größe der Lastkapazität abhängige Teil der Verlustleistung kann wie folgt abgeschätzt werden:

Frequenz“.

kompatiblen Familien (74HCT, 74ACT, 74AHCT) liegt etwas höher als bei reinen CMOS Familien (74HC, 74AC, 74AHC).

rlustleistung TTL / CMOS

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Da im Ruhezustand nur Sperrströme fließen, ist die Ruhestromaufnahme und die damit verbundene

Beim Umschalten entstehen jedoch Verluste. Auch bei nicht beschaltetem Ausgang fließt während des

Die Stromaufnahme ist umso geringer je schneller der Übergangsbereich durchlaufen wird,

die sogenannte power dissipation capacitance (lt.Datenblatt) und fi die „Eingangs -

Wird der Ausgang mit Eingängen weiter Gatter beschaltet, so wirkt deren Eingangskapazität als Lastkapazität . Beim Aufladen oder Entladen der Lastkapazität fließt ein zusätzlicher Strom über den treibenden MOSFET.

istung kann wie folgt abgeschätzt werden:

kompatiblen Familien (74HCT, 74ACT, 74AHCT) liegt etwas höher als bei reinen

CMOS – Standardlogik 6

Interface - Probleme zwischen CMOS (5V) und TTL

Die Ausgangsspannungen von CMOS reichen aus um TTL

Aus den maximalen Ausgangströmen ka

Eine spezielle Interface-Schaltung ist nicht nötig.

Umgekehrt kann nicht garantiert werden, dass die TTL Umständen (im worst case) ausreichen, um CMOS

Um einen ausreichenden Spannungspegel und eine ausreichend niedrige Anstiegszeit an CMOS sicherzustellen, ist daher ein Pull – Up –TTL).

Eine andere, elegantere Möglichkeit besteht in der Verwendung von CMOS kompatiblen Eingängen ( HCT, ACT, AHCT). In diesem Fall ist kein

Pull – Up – Widerstand nötig.

Reihenfolge: TTL – CMOS-T – CMOS

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Probleme zwischen CMOS (5V) und TTL

Die Ausgangsspannungen von CMOS reichen aus um TTL-Eingänge zu treiben.

Aus den maximalen Ausgangströmen kann ein entsprechendes Fan - Out ermittelt werden.

Schaltung ist nicht nötig.

Umgekehrt kann nicht garantiert werden, dass die TTL – Ausgangsspannungen im High Umständen (im worst case) ausreichen, um CMOS – Eingänge zu treiben.

Um einen ausreichenden Spannungspegel und eine ausreichend niedrige Anstiegszeit an CMOS – Widerstand nötig (auch möglich bei Open – Kollektor

Eine andere, elegantere Möglichkeit besteht in der Verwendung von CMOS - Schaltkreisen mit TTL kompatiblen Eingängen ( HCT, ACT, AHCT). In diesem Fall ist kein

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Out ermittelt werden.

Ausgangsspannungen im High – Zustand unter allen

Um einen ausreichenden Spannungspegel und eine ausreichend niedrige Anstiegszeit an CMOS – Eingängen Kollektor – Ausgängen bei

Schaltkreisen mit TTL –

CMOS – Standardlogik 7

BICMOS

Die Bipolar-CMOS-Schaltungstechnologie (BEinzeltechnologien und stellt daher neben MOSFETs auch bipolare Transistoren zur Verfügung. Obwohl aufwendiger und teurer als bipolar oder CMOS bietet BICMOS die Möglichkeit vorteilhafte Eigenschaften beider Schaltungsarten zu kombinieren.

Vorteile von CMOS

hoher Eingangswiderstand

geringe Ruhestromaufnahme

„rail-to-rail“ Ausgangsspannung

hohe Integrationsdichte

Prinzipschaltung eines BICMOS – Inverte

Logikfamilie

Advanced BICMOS Technology Logic

BICMOS Technology Logic

Low-Voltage BICMOS

Advanced Low-Voltage BICMOS

Zum Vergleich die Daten eines 4-fach NAND (Maximalwerte):

IC Ruhestrom-

Aufnahme in mA

74ABT00 1) 0.05

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Schaltungstechnologie (BICMOS) entsteht durch Verbindung von Herstellungsschritten beider Einzeltechnologien und stellt daher neben MOSFETs auch bipolare Transistoren zur Verfügung. Obwohl aufwendiger und teurer als bipolar oder CMOS bietet BICMOS die Möglichkeit vorteilhafte Eigenschaften beider Schaltungsarten zu kombinieren.

Vorteile von bipolaren Schaltungen

gute Treibereigenschaften

gute Stabilität gegen Temperatur und VCC

Ausgangsspannung

Inverters:

Bezeichnung VCC. Schaltungen

74ABTxx 5V gates 1)

74BCTxx 5V Interface

74LVTxx 3.3V gates 1)

74ALVTxx 3.3V / 2.5V Interface

fach NAND (Maximalwerte):

Gatterlaufzeiten

tpLH

/ tpHL

in ns

Ausgangsströme

IOH

4.1 / 3.4 -15 / 20

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ICMOS) entsteht durch Verbindung von Herstellungsschritten beider Einzeltechnologien und stellt daher neben MOSFETs auch bipolare Transistoren zur Verfügung. Obwohl aufwendiger und teurer als bipolar oder CMOS bietet BICMOS die Möglichkeit vorteilhafte Eigenschaften

Vorteile von bipolaren Schaltungen

gute Stabilität gegen Temperatur und VCC

Schaltungen

1), interface

Interface - Schaltungen

1), interface

Interface - Schaltungen

Ausgangsströme

OH / I

OL in mA

15 / 20

CMOS – Standardlogik 8

Low Voltage Standard-Logik

Eigenschaften von Low Voltage Standardlogik

Temperaturbereich SN54XXxxx

SN74XXxxx

Versorgungssysteme:

nominell 3.3V: 2.7V bis 3.6V oder 3.0V bis 3.6V

nominell 2.5V 2.3V bis 2.7V

nominell 1.8V 1.65V bis 1.95V

(nominell 1.5V 1.4V bis 1.6V)

nominell 1.2V 1.1V bis 1.3V

nominell 0.8V

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Standardlogik - Familien

SN54XXxxx -55°C bis +125°C

SN74XXxxx -40°C bis 85°C

nominell 3.3V: 2.7V bis 3.6V oder 3.0V bis 3.6V

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Logikfamilie Bez. Versorgung Systeme

Low Voltage CMOS LV 2.0 bis 5.5V 5V / 3.3V / 2.5V

Low Voltage CMOS LV-A 2.0 bis 5.5V 5V / 3.3V / 2.5V

Low Voltage CMOS LVC 1.65 bis 3.6V 3.3V / 2.5V / 1.8V

Low Voltage BICMOS LVT 2.7 bis 3.6V 3.3V

Advanced Low Voltage CMOS ALVC 1.65 bis 3.6V 3.3V / 2.5V / 1.8V

Advanced Low Voltage BICMOS ALVT 2.3 bis 3.6V 3.3V / 2.5V

Advanced Ultra-Low Voltage CMOS AUC 0.8 bis 2.7V 2.5V / 1.8V / 1.2V / (0.8V)

Advanced Ultra-Low-Power CMOS AUP 0.8 bis 3.6V 3.3V / 2.5V / 1.8V und <r

Advanced Very-Low-Voltage CMOS AVC 1.4 bis 3.6V 3.3V / 2.5V / 1.8V

Weitere Eigenschaften:

Familie Eingangs-

kompatibilität

Ausgangs-

kompatibilität

Gatter Interfacefunktionen “little logic”

LV, LV-A LVCMOS LVTTL Ja Ja Nein

LVC LVTTL LVCMOS Ja Ja Ja

LVT LVTTL / TTL LVTTL Ja Ja Nein

ALVC LVTTL / TTL LVTTL Ja Ja Nein

ALVT LVTTL / TTL LVTTL Nein Ja Nein

AUC LVCMOS LVCMOS Ja Ja Ja

AUP LVCMOS LVCMOS Nein Nein Ja

AVC LVCMOS LVCMOS Nein Ja Nein

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Vergleich der Gattereigenschaften:

IC Bei Versorgung Ruhestromauf-nahme in mA

Gatterlaufzeiten

tpLH / tpHL in ns

IOH

/ IOL

in mA

74LV00 5V 0.02 8.5 -12 / 12

74LVC00 3.3V 0.01 4.3 -24 / 24

74LVT00 1) 3.3V 2 4.1 / 3.7 -20 / 32

74ALVC00 3.3V 0.01 3 -24 / 24

74LVC1G00 3.3V 0.01 4.7 -24 / 24

74AUC1G00 2.5V 0.01 2 -9 / 9

Zusatzfunktionen

5 Volt tolerant: 5V - Signale am Eingang können auch bei niedrigerer Versorgungsspannung

verarbeitet werden

Mixed-voltage-tolerant I/Os and level shifting

Bus hold: hält den letzten Eingangszustand, vermeidet undefinierte Eingangszustände

Damping Resistor: am Ausgang verbessert die Leitungsanpassung

Partial Power Down (Live Insertion Level 1): vermeidet Leckströme über parasitäre Dioden

zwischen versorgten und unversorgten ICs

Hot Insertion (Live Insertion Level 2): wird ermöglicht durch hochohmige Pins beim

Hochfahren der Versorgung

Live Insertion (Level 3): Hot Insertion ohne „glitches“

Widebus, Widebus+: Erweiterung von 8bit – Standard - Busfunktionen auf 16 und 32 bit

CMOS – Standardlogik 11

Little Logic

Wird an der Peripherie von Prozessoren, ASICs oder PLDs zum Beispieeine Adressleitung zu invertieren oder ähnliches), so würde der Einsatz eines 74XX00 oder 74XX04 einige unbenutzte Gatter zur Folge haben. Durch die großen Packages wäre der Platzbedarf am PCB unnötig groß.

ICs der „little logic“ (Texas Instruments) oder der entsprechenden Standard-ICs in entsprechend kleinen Gehäusen.

Beispiel: 00… ..4 NAND mit zwei Eingängen

1G00 1 NAND-Gatter

2G00 2 NAND Gatter

TI bietet little logic für die Familien AHC/AHCT, LVC und AUC:

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Wird an der Peripherie von Prozessoren, ASICs oder PLDs zum Beispiel nur ein Gatter benötigt (um zum Beispiel eine Adressleitung zu invertieren oder ähnliches), so würde der Einsatz eines 74XX00 oder 74XX04 einige unbenutzte Gatter zur Folge haben. Durch die großen Packages wäre der Platzbedarf am PCB unnötig groß.

little logic“ (Texas Instruments) oder der „PicoGateLogic“ (Philips) enthalten weniger Gatter als die ICs in entsprechend kleinen Gehäusen.

..4 NAND mit zwei Eingängen

TI bietet little logic für die Familien AHC/AHCT, LVC und AUC:

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l nur ein Gatter benötigt (um zum Beispiel eine Adressleitung zu invertieren oder ähnliches), so würde der Einsatz eines 74XX00 oder 74XX04 einige unbenutzte Gatter zur Folge haben. Durch die großen Packages wäre der Platzbedarf am PCB unnötig groß.

PicoGateLogic“ (Philips) enthalten weniger Gatter als die

CMOS – Standardlogik 12

Pin Assinments:

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Allgemeines:

Integrationsgrad:

Der Integrationsgrad bezeichnet die absolute Anzahl Integrated Circuit, IC). Der Integrationsgrad ergibt sich aus der Flächeneinheit) und der Chipgröße (Fläche des IC).

Integrationsgrad bzw. logische Komplexität werden sehr häufig mit Bezeichnungen wie (seltener auch ULSI oder SLSI) charakterisiert.

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bezeichnet die absolute Anzahl Transistoren in einem Integrierten SchaltkreisIntegrated Circuit, IC). Der Integrationsgrad ergibt sich aus der Integrationsdichte (Anzahl Transistoren pro Flächeneinheit) und der Chipgröße (Fläche des IC).

Integrationsgrad bzw. logische Komplexität werden sehr häufig mit Bezeichnungen wie SSI) charakterisiert.

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Integrierten Schaltkreis (engl. (Anzahl Transistoren pro

SSI, MSISp, LSI oder VLSI

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