Projekt: Entwurf eines Mikrorechners 64-189 · I Struktur RT-Diagramm aus Register,Multiplexer,ALUs... I Nachrichten Zahlencodierungen,Binärworte... I Geometrie Floorplan Accu enDB

Universität Hamburg

MIN-FakultätFachbereich Informatik

64-189 Projekt: Entwurf eines Mikrorechners

64-189Projekt: Entwurf eines Mikrorechners

https://tams.informatik.uni-hamburg.de/lectures/2015ws/projekt/mikrorechner

– VLSI- und Systementwurf: Methoden und Werkzeuge –

Andreas Mäder

Universität HamburgFakultät für Mathematik, Informatik und NaturwissenschaftenFachbereich InformatikTechnische Aspekte Multimodaler Systeme

29. Oktober 2015

A. Mäder 1



64-189 Projekt: Entwurf eines Mikrorechners

Die folgenden Folien sind ein überarbeiteter Auszug aus der bis2011 angebotenen Vorlesung 64-613 Rechnerarchitekturen undMikrosystemtechnik

Das komplette Material findet sich unterhttps://tams.informatik.uni-hamburg.de/lectures/2011ws/

vorlesung/ram

A. Mäder 2



https://tams.informatik.uni-hamburg.de/lectures/2011ws/vorlesung/ram

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Entwurfsmethodik 64-189 Projekt: Entwurf eines Mikrorechners

Gliederung

1. EntwurfsmethodikMotivationAbstraktion im VLSI-EntwurfVorgehensweise

2. EDA-Werkzeuge3. Entwurfsstile

A. Mäder 3



Entwurfsmethodik - Motivation 64-189 Projekt: Entwurf eines Mikrorechners

Motivation

Moore’s LawDie Zahl der Transistoren pro IC verdoppelt sich alle 2 Jahre

Gordon Moore 1965:„Cramming more components onto integrated circuits“

A. Mäder 4




Motivation (cont.)

Intel

A. Mäder 5




Motivation (cont.)

1. TechnologieI Verkleinerung der Strukturbreite

2007 ITRS Product Technology Trends - Half-Pitch, Gate-Length

1.0

10.0

100.0

1000.0

1995 2000 2005 2010 2015 2020 2025

Year of Production

Pro

du

ct H

alf-

Pit

ch, G

ate-

Len

gth

(n

m)

DRAM M1 1/2 Pitch

MPU M1 1/2 Pitch(2.5-year cycle)

Flash Poly 1/2 Pitch

MPU Gate Length -Printed

MPUGate Length -Physical

MPU M1.71X/2.5YR

Nanotechnology (<100nm) Era Begins -1999

GLpr IS =1.6818 x GLph

MPU & DRAM M1& Flash Poly

.71X/3YR

Flash Poly.71X/2YR

Gate Length.71X/3YR

Before 1998.71X/3YR

After 1998.71X/2YR MPU M1

.71X/2.5YR

Nanotechnology (<100nm) Era Begins -1999



MPU & DRAM M1& Flash Poly

.71X/3YR

Flash Poly.71X/2YR

Gate Length.71X/3YR

Before 1998.71X/3YR

After 1998.71X/2YR

[ITRS07]

A. Mäder 6




Motivation (cont.)

I höhere Integrationsdichte

2007 ITRS Product Function Size Trends - Cell Size, Logic Gate(4t) Size

1.E-04

1.E-03

1.E-02

1.E-01

1 E+00

1 E+01

2000 2005 2010 2015 2020 2025

Year of Production

Cel

l, L

og

ic G

ate

Siz

e(u

m2

)

DRAM Cell Size (u2)

Flash Cell Size (u2)SLC

Flash Eqv.bit Size(u2)2bit MLC

Flash Eqv.bit Size(u2)4bit MLC - New

MPU Gate Size(4t)(u2)

MPU SRAM Cell Size(6t)(u2)

[ITRS07]

A. Mäder 7




Motivation (cont.)

I mehr Funktionen pro IC

Average Industry"Moores Law“ :

2x Functions/chip Per 2 Years

2007 ITRS Product Technology Trends - Functions per Chip

1.E-02

1.E-01

1.E+00

1.E+01

1.E+02

1.E+03

995 2000 2005 2010 2015 2020 2025

Year of Production

Pro

du

ct

Fu

nct

ion

s/C

hip

[ G

iga

(10

^9

) -

bit

s, t

ran

sis

tors

]

Flash Bits/Chip (Gbits)Multi-Level-Cell (4bitMLC)

Flash Bits/Chip (Gbits)Multi-Level-Cell (2bitMLC)

Flash Bits/Chip (Gbits)Single-Level-Cell (SLC )

DRAM Bits/Chip (Gbits)

MPU GTransistors/Chip- high-performance (hp)

MPU GTransistors/Chip- cost-performanc (cp)

Average Industry"Moores Law“ :

2x Functions/chip Per 2 Years

[ITRS07]

A. Mäder 8




Motivation (cont.)

2. ApplikationenI von Standardbausteinen zu ASICs und SystemenI Digitale Anwendungen

70 80 90 00

Eingebettete Systeme

Signalverarbeitung

Applikationsspezifische ICs

Coprozessoren, Grafik

Glue-Logic

Prozessoren, Speicher

Gatter Standardbausteine

ASICs

A. Mäder 9




Motivation (cont.)

I + Analoge KomponentenI + Mikrosysteme

A. Mäder 10




Motivation (cont.)

Übergang zu SystemenMore than Moore: Diversification

Combining SoC and SiP: Higher Value SystemsBas

elin

e C

MO

S:

CP

U, M

emo

ry, L

og

ic

Biochips SensorsActuators

HVPowerAnalog/RF Passives

130nm

90nm

65nm

45nm

32nm

22nm...V

Beyond CMOS

Mo

re M

oo

re:

Min

iatu

riza

tio

n

Information Processing

Digital contentSystem-on-chip

(SoC)

Interacting with people and environment

Non-digital contentSystem-in-package

(SiP)

[ITRS07]

A. Mäder 11




Motivation (cont.)

neue AnwendungsfelderI „Computing“I „Consumer Products“I „Automotive“I „Telecommunication“I „mobile Applications“

3. Methoden und Werkzeuge im ChipentwurfI enges Zusammenwirken mit der technischen Entwicklung und den

Anforderungen durch die Applikationen

A. Mäder 12




Wie wird Entworfen?Hardwareentwurf

A. Mäder 13





. . . so nichtmeistens

A. Mäder 13





A. Mäder 14





. . . so auch nicht

A. Mäder 14





. . . sondern so

10Rr/ 100 100

01Rg/

Timer =− 1

Timer:=TFuss

01010

Yr/

Timer:=TAuto

11010

RYr/

10Gr/

Timer =− 1

001

AnfrageTimer>0

AnfrageTimer=0

Anfrage Timer=0

Timer>0Anfrage

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Wie wird Entworfen? (cont.)mainP: process (clk, rst) is

type stateTy is (Gr, Yr, Rr, Rg, RYr);variable timer : integer range 0 to maxWalkC;variable state : stateTy;variable request : boolean;

beginif rst = ’0’ then -------------------------- async. reset

liCar <= "001"; liWalk <= "10";state := Gr;timer := 0;request := false;

elsif rising_edge(clk) then -------------------------- clock edgecase state iswhen Gr => ------------------------------------------ Green + red

liCar <= "001"; liWalk <= "10";if (reqWalk = ’1’) then request := true; -- store requestend if;if (timer > 0) then timer := timer - 1; -- no timeoutelsif request then state := Yr; -- timeout and requestend if;

when Yr => ------------------------------------------ Yellow + redliCar <= "010"; liWalk <= "10";timer := maxWalkC -1; -- init. timerstate := Rr;

when Rr => ------------------------------------------ Red + red...

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Entwurfsmethodik - Abstraktion im VLSI-Entwurf 64-189 Projekt: Entwurf eines Mikrorechners

Abstraktion im VLSI-Entwurf

Abstraktionsebenen− keine einheitliche Bezeichnung in der LiteraturI Architekturebene

I Funktion/Verhalten LeistungsanforderungenI Struktur Netzwerk

aus Prozessoren, Speicher, Busse, Controller. . .I Nachrichten Programme, ProtokolleI Geometrie Systempartitionierung

Datenbus

Adressbus

SpeicherCPU I/OControl

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Abstraktion im VLSI-Entwurf (cont.)

I Hauptblockebene (Algorithmenebene, funktionale Ebene)I Funktion/Verhalten Algorithmen, formale FunktionsmodelleI Struktur Blockschaltbild

aus Hardwaremodule, Busse. . .I Nachrichten ProtokolleI Geometrie Cluster

control

flags

AB

DB

STWOPW CPU

A. Mäder 18





I Register-Transfer EbeneI Funktion/Verhalten Daten- und Kontrollfluss, Automaten. . .I Struktur RT-Diagramm

aus Register, Multiplexer, ALUs. . .I Nachrichten Zahlencodierungen, Binärworte. . .I Geometrie Floorplan

enDBAccu

ResALU aluOp

DB

ldAccu

OPW

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I Logikebene (Schaltwerkebene)I Funktion/Verhalten Boole’sche GleichungenI Struktur Gatternetzliste, Schematic

aus Gatter, Flipflops, Latches. . .I Nachrichten BitI Geometrie Moduln

ALU

A. Mäder 20





I elektrische Ebene (Schaltkreisebene)I Funktion/Verhalten DifferentialgleichungenI Struktur elektrisches Schaltbild

aus Transistoren, Kondensatoren. . .I Nachrichten Ströme, SpannungenI Geometrie Polygone, Layout → physikalische Ebene

vdd

gnd

o

i1

i2

A. Mäder 21





I physikalische Ebene (geometrische Ebene)I Funktion/Verhalten partielle DGLI Struktur Dotierungsprofile

A. Mäder 22




Abstraktion im VLSI-Entwurf (cont.)Y-Diagramm

D. Gajski, R. Kuhn 1983:„New VLSI Tools“

Logik

Schaltkreis

Algorithmisch

Architektur

RT-Schematic

elektrisches Schaltbild

Netzliste, Schematic

Blockschaltbild

Netzwerk

Algorithmen

Register-Transfer

Boole'sche Gleichungen

Differenzialgleichungen Transistoren

Polygone

Moduln

Floorplan

Cluster

Systempartitionierung

Geometrie

Systemspezifikation

Struktur

Modul

CPU, Speicher

VerhaltenFunktional

Gatter, FF

ALU, Register

Y-Diagramm / Gajski-DiagrammA. Mäder 23





I Visualisiert AbstraktionsebenenI Sichtweisen

I Funktion / VerhaltenI StrukturI Geometrie (historisch, inzwischen überholt)

A. Mäder 24



Entwurfsmethodik - Vorgehensweise 64-189 Projekt: Entwurf eines Mikrorechners

Entwurfsvorgehen

I Unterscheidung von Struktur und VerhaltenI Auf jeder Abstraktionsebene gibt es elementare Einheiten mit

definiertem VerhaltenI Entwurfsaufgabe

I ein gegebenes Verhalten in eine Strukturbeschreibung (auselementaren Einheiten) der jeweiligen Ebene umzusetzen

I jede dieser Einheiten ist ihrerseits in der nächst niedrigerenAbstraktionsebene entsprechend zu realisieren

⇒ hierarchischer Entwurf, top-down

A. Mäder 25



Entwurfsmethodik - Vorgehensweise 64-189 Projekt: Entwurf eines Mikrorechners

Entwurfsvorgehen (cont.)

⇒ top-down: typisches Entwurfsvorgehen⇒ bottom-up: Einflüsse auf höhere Abstraktionsebenen

I ZeitverhaltenI SchaltungstechnikenI ArithmetikenI . . .

I Zentrale Bedeutung der Simulation, bzw. der VerifikationI Entwurf als iterativer Prozess

I Alternativen: „exploring the design-space“I VersionenI Teamarbeit

A. Mäder 26



EDA-Werkzeuge 64-189 Projekt: Entwurf eines Mikrorechners

Gliederung

1. Entwurfsmethodik2. EDA-Werkzeuge

Hierarchischer EntwurfWerkzeugeProbleme

3. Entwurfsstile

A. Mäder 27



EDA-Werkzeuge - Hierarchischer Entwurf 64-189 Projekt: Entwurf eines Mikrorechners

Hierarchischer Entwurf

Nur durch neue Methoden und Werkzeuge konnte dieProduktivität beim Chipentwurf während der letzten Jahre mitMoore’s Law mithaltenI Änderungen in der Entwurfsmethodik

Struktur ⇒Verhaltengrafische Eingabe⇒Hardwarebeschreibungssprachen

I Entwurf auf höheren AbstraktionsebenenI Automatische Transformationen bis zum Layout

I Synthese: Register-Transfer, High-LevelI Datenpfad-/MakrozellgenerierungI ZellsyntheseI Platzierung & Verdrahtung

A. Mäder 28



EDA-Werkzeuge - Hierarchischer Entwurf 64-189 Projekt: Entwurf eines Mikrorechners

Entwurfswerkzeuge

Abstraktion

Hierarchie

Verhaltensbeschreibung

Strukturbeschreibung

KonstruktionSynthese

StrukturelementStrukturelement

Verhaltensbeschreibung


KonstruktionSynthese


Extraktion

Verifikation

Simulation

Regelüberprüfung

Verifikation

Simulation

Regelüberprüfung

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EDA-Werkzeuge - Werkzeuge 64-189 Projekt: Entwurf eines Mikrorechners

Entwurfswerkzeuge

I Synthese= automatische Generierung von Strukturbeschreibungen

aus VerhaltensmodellenI Trend: IP-Komponenten (Intellectual Property) und

„behavioral Code“I RT-Ebene

Algorithmisch

Architektur

RT-Schematic



Blockschaltbild

Netzwerk

Algorithmen

Transistoren

Systemspezifikation

Struktur

Modul

CPU, Speicher

VerhaltenFunktional

Gatter, FF

ALU, Register

Differenzialgleichungen

Register-Transferund Logiksynthese

A. Mäder 30




Entwurfswerkzeuge (cont.)

I High-Level Synthese

Algorithmisch

Architektur

RT-Schematic



Blockschaltbild

Netzwerk

Transistoren

Systemspezifikation

Struktur

Modul

CPU, Speicher

VerhaltenFunktional

Gatter, FF

ALU, Register


High-Level Synthese

I Einschränkung des „Suchraums“I spezielle ZielarchitekturenI spezielle AnwendungsfelderI Datenflussdominiert DSPs

Kontrollflussdominiert ProzessorenA. Mäder 31





I CoDesign → CoSynthese

Algorithmisch

Architektur

RT-Schematic



Blockschaltbild

Netzwerk

Transistoren

Struktur

Modul

CPU, Speicher

Verhalten

Gatter, FF

ALU, Register


HW/SW CoSynthese ?

I Partitionierung Hardware / Software ?I nur manuell möglich

A. Mäder 32





I SimulationI Trend: wachsender Aufwand, SystemsimulationI Problem der Simulationsauswertung ⇒ auch dort Abstraktion

I Programmiersprachen-Schnittstellen (VHPI, Verilog-PLI. . . )Beispiele: Signalverarbeitung Bildverarbeitung

I HardwarebeschleunigungI Emulation von Gatternetzlisten durch FPGA-BoardsI Beispiel: Betriebssystem auf Simulationsmodell vom

Mikroprozessor booten (Sun Microsystems)I gemischte Simulation

I Hardware- und SoftwareI auf verschiedenen AbstraktionsebenenI + IP-ModelleI + analoge Modelle

A. Mäder 33





I AnalysewerkzeugeI LeistungsverbrauchI TimingI jeweils: statisch, geschätzt oder in Verbindung mit Simulation

I Verifikation, wenn möglich= Verifikation: Aussagen gelten für alle möglichen Eingaben

Simulation: Beschränkung auf StimuliI formale Methoden, um Eigenschaften zu überprüfenI meist Vergleich verschiedener Modelle

I in Verbindung mit ExtraktionI Referenzmodell, woher?

I Ersatz von Simulationen

A. Mäder 34





I Layoutwerkzeuge / Platzierung & VerdrahtungI NP-vollständige Probleme⇒ Heuristiken⇒ sehr starke Spezialisierung, z.B. Routing bei Standardzell

Entwürfen:1. Verdrahtung der Spannungsversorgung: Power-Routing2. Clock-Tree Synthese / -Routing3. zeitkritische Netze bearbeiten: „constraint driven“ Routing4. normale Verdrahtung5. nachträgliche Optimierung: DRC-Fehler, thermische Modelle. . .

I Test des Entwurfs= Testbarkeit: Fertigungsfehler (physikalisch) feststellen

Simulation: Überprüfung der FunktionI Ziel: defekte ICs aussortieren, vor Verpackung in Gehäuse

A. Mäder 35





I ProblemI alle internen Leitungen/Gatter ansprechenI nur die Padzellen sind direkt zugänglich

I Fehlermodelle: „stuck-at“, bridging, open. . .I Verfahren um Testbarkeit zu gewährleisten

I Selbsttest, z.B. BIST (Build In Self Test)I Scan-Path: Flipflops als SchieberegisterI . . .

I Dabei wird zusätzliche Logik integriert (bis zu 30%)I (teil-)automatisch bei der Synthese

I Fehlersimulation: überprüft die Fehlerüberdeckung„Wie viele Fehler können erkannt werden?“

I Testmustergenerierung: erzeugt automatisch Testvektoren

A. Mäder 36




BeispielI SignalverarbeitungI digitales Filter

Simulation

A. Mäder 37




BeispielI BildverarbeitungI Segmentierung

Simulation

A. Mäder 38



EDA-Werkzeuge - Probleme 64-189 Projekt: Entwurf eines Mikrorechners

Probleme

Moore’s Law heißt in der PraxisI Entwurf immer größerer und komplexerer Systeme− Produktivitätssteigerungen

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Probleme (cont.)

− Entwurfskosten

A. Mäder 40




Probleme (cont.)

I Geänderte SystemanforderungenI PerformanceI GrößeI ökonomische RandbedingungenI Low-Power: Leistungsaufnahme, Abwärme. . .I Umgebung: EMV, Temperatur, mechanische Eigenschaften. . .

− Wie können all diese Anforderungen (formal) spezifiziert werden?

A. Mäder 41



Entwurfsstile 64-189 Projekt: Entwurf eines Mikrorechners

Gliederung

1. Entwurfsmethodik2. EDA-Werkzeuge3. Entwurfsstile

Full-CustomMakro- und StandardzellentwurfGate-Array Entwurfprogrammierbare Logik: PLDs, FPGAsVergleich

A. Mäder 42



Entwurfsstile 64-189 Projekt: Entwurf eines Mikrorechners

Entwurfsstile

I mehrere Möglichkeiten Schaltungen zu entwerfenI Unterscheidungsmerkmale

I Zeitaufwand: Entwurfsdauer, FertigungszeitI Kosten: Fertigung, pro Stück, EDA-WerkzeugeI IC-Eigenschaften: Größe, Taktfrequenz, Leistungsaufnahme. . .

I EntwurfsstileI Full-CustomI StandardzellI Gate-ArrayI FPGA / programmierbare Schaltungen

A. Mäder 43



Entwurfsstile - Full-Custom 64-189 Projekt: Entwurf eines Mikrorechners

Full-Custom

Vollkundenspezifischer Entwurf / Full-CustomI Layout aller geometrischer StrukturenI viel manuelle Arbeit mit Layout-EditorenI optimal kleine, schnelle EntwürfeI sehr lange Entwurfsdauer (Effizienz)I Ausnutzen von RegularitätI Teamarbeit nötig, SchnittstellenI erfordert erfahrene Entwerfer

A. Mäder 44



Entwurfsstile - Full-Custom 64-189 Projekt: Entwurf eines Mikrorechners

Full-Custom (cont.)

A. Mäder 45



Entwurfsstile - Makro- und Standardzellentwurf 64-189 Projekt: Entwurf eines Mikrorechners

Makrozellentwurf

MakrozellentwurfI Zellen wie Speicher, ALUs oder Datenpfade werden über

Generatoren erzeugtI Makrozellen in Full-Custom QualitätI meist in Verbindung mit Standardzellentwurf

Chipgröße variabelZellenanzahl variabelZellengröße variabelAnschlusslage variabelLeiterbahnkanäle variabel

Padzelle

Makrozelle

A. Mäder 46




Standardzellentwurf

StandardzellentwurfI vorgefertigte Zellen aus Bibliotheken benutzenI Layout der Standardzellen in Full-Custom QualitätI schneller flexibler EntwurfI meist in Verbindung mit Makrozellgeneratoren

Chipgröße variabelZellenanzahl variabelZellenhöhe festZellenbreite variabelAnschlusslage variabelLeiterbahnkanäle variabel

Padzelle

Makrozelle

StandardzelleVerdrahtungskanalZellzeile

A. Mäder 47




Standardzellentwurf (cont.)

Schematic Zell-Layout

A. Mäder 48




Standardzellentwurf (cont.)

Standardzell Layout

A. Mäder 49



Entwurfsstile - Gate-Array Entwurf 64-189 Projekt: Entwurf eines Mikrorechners

Gate-Array Entwurf

Gate-Array / Sea-of-Gate Entwurf abgelöst durch FPGAI vorgefertigte TransistorenI Layout durch Verbindungsstruktur (Verdrahtung, Kontakte)I intra-Zell Verdrahtung aus ZellbibliothekenI vorgegebene Master: Komplexität eingeschränkt, VerschnittI schnelle Verfügbarkeit

Chipgröße festZellenanzahl festZellengröße festAnschlusslage festLeiterbahnkanäle fest

Padzelle

Transistorgruppen

A. Mäder 50



Entwurfsstile - Gate-Array Entwurf 64-189 Projekt: Entwurf eines Mikrorechners

Gate-Array Entwurf (cont.)

Gate-Array

A. Mäder 51



Entwurfsstile - programmierbare Logik: PLDs, FPGAs 64-189 Projekt: Entwurf eines Mikrorechners

programmierbare Schaltungen

programmierbare Schaltungen: FPGA, PLD, LCA. . .I fertig vorgegebene Schaltung: Logik und VerbindungsstrukturI Entwurf: Programmierung durch Anwender ⇒ sofort verfügbarI Einschränkung durch vorgegebene StrukturI Rekonfiguration möglichI in-Circuit programmierbar

Chipgröße festBlockanzahl festAnschlusslage festVerbindungsnetz festBlockfunktion progr.Verbindungen progr.

LB

Sw

Sw Sw

Sw

LB

LB LB

LB

LB

LB

LB

LB

I/O-Bereich

Logic-Block

Verbindungsstruktur

A. Mäder 52



Entwurfsstile - Vergleich 64-189 Projekt: Entwurf eines Mikrorechners

Vergleich der Entwurfsstile

Tabellarische Übersicht

Stil Perfo

rmance

Fläche

Koste

n(IC

)Ko

sten(D

esign

)tim

e-to-Market

Prozesssc

hritte

Stückzahlen

Full-Custom +++ +++ +++ −−− −−− voll 105

Standard-/Makrozell ++ ++ ++ −− −− voll 104

Gate-Array + ◦ + ◦ ◦ 4-10 103

programmierbare Logik − −− −− ++ +++ 0 < 103

A. Mäder 53




Vergleich der Entwurfsstile (cont.)

Wirtschaftlichkeitsüberlegungen – Tendenz !

10 100 1000 10000 100000

Stückzahl

Kosten

100000

1000000

10000

Full-Custom

Standardzell

Gate-Array

FPGA

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Vergleich der Entwurfsstile (cont.)

Faktoren bei der AuswahlI KostenüberlegungenI Entwurfsdauer: „time-to-Market“I technische Randbedingungen, oft als K.O.-Kriterium

I FlächeI LeistungsaufnahmeI Sicherheitsaspekte

I organisatorische RandbedingungenI vorhandene WerkzeugeI Know-HowI „Faktor: Mensch“ (Erfahrungen, Vorlieben)

⇒ vielfältige Wechselwirkungen

A. Mäder 55



Literaturliste 64-189 Projekt: Entwurf eines Mikrorechners

Literaturliste

[BE95] Abdellatif Bellaouar, Mohamed I. Elmasry:Low-power digital VLSI design: circuits and systems.Kluwer Academic Publishers; Boston, MA, 1995.ISBN 0–7923–9587–5

[ITRS07] International Technology Roadmap for Semiconductors –2007 Edition.Semiconductor Industry Association.URL www.itrs.net/reports.html

[ITRS13] International Technology Roadmap for Semiconductors –2013 Edition.Semiconductor Industry Association.URL www.itrs.net/reports.html

A. Mäder 56

http://www.itrs.net/reports.html

http://www.itrs.net/reports.html




Literaturliste (cont.)

[MC80] Carver Mead, Lynn Conway:Introduction to VLSI systems.Addison-Wesley; Reading, MA, 1980.ISBN 0–201–04358–0

[She95] Naveed A. Sherwani:Algorithms for VLSI physical design automation.Kluwer Academic Publishers; Boston, MA, 1995.ISBN 0–7923–9592–1

A. Mäder 57




Literaturliste (cont.)

[T+90] Donald E. Thomas [u. a.]:Algorithmic and register-transfer level synthesis:the system architect’s workbench.Kluwer Academic Publishers; Boston, MA, 1990.ISBN 0–7923–9053–9

[WE94] Neil H. E. Weste, Kamran Eshraghian:Principles of CMOS VLSI design: a systems perspective.Addison-Wesley; Reading, MA, 1994.ISBN 0–201–53376–6

A. Mäder 58

Documents

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