Statische CMOS Schaltungen - users.fmi.uni-jena.denez/proseminar/05a.Lastkapazit%84t%20... · Das Design von statischen CMOS Schaltungen ist leicht zu entwerfen. Das Design hat entweder

Patrick Petzold Matrikelnummer: 73958 Informatik Diplom E-Mail: [email protected]

Statische CMOS Schaltungen

Professor Dr. Eberhard Zehendner

Institut für Informatik, Fakultät für Mathematik und Informatik, FSU Jena

Sommersemester 2005

Lastkapazität und Dimensionierung von CMOS Invertern

01.08.05

Patrick Petzold Matrikelnummer: 73958

Inhaltsverzeichnis 1. Ausgangskapazität….…………………………………………... 2 2. Inverter Design…………………………………………………. 4 2.1. Gleichstromdesign……………………………………………. 4 2.1.1. Symmetrische Inverter……………………………………... 5 2.1.2. Unsymmetrische Inverter allgemein……………………….. 5 2.2. Flüchtiges Design…..………………………………………… 6 2.2.1. High Performance Design………………………………….. 6 2.2.2. Design für Lastkapazitäten…………………………………. 8 3. Dimensionierung……………………………………………….. 9 4. Quellenverzeichnis…………………………………………….. 15

1


1. Ausgangskapazität Für die Berechnung der Ausgangskapazität ist notwendig, dass die Vorraussetzung gilt

liegt einem linear zeitunabhängigen Modell zugrunde. Die Berechnung ist aber

keineswegs genau sondern nur eine Approximation. Die Ausgangskapazität wird während eines Schaltvorgangs untersucht, über die Ladung am Ausgangsknoten und ergibt sich somit aus den Durchschnittswert über den Spannungsbereich während der Schaltvorgänge.

outC

Die Ergebnisse die bei dieser Untersuchung herauskommen werden für ein grundlegendes Design und für die Einschätzung der Geschwindigkeit der CMOS - Schaltung

Abb.1: Beiträge der einzelnen Kapazitäten zur Ausgangskapazität Die Abbildung zeigt nur die Kapazitäten die vom Ausgangsknoten gesteuert werden und sich während eines Schaltvorgangs ändern. Die Ausgangskapazität ergibt sich aus der folgenden Formel, sowie ergänzende Formeln zur Bestimmung der Gate-Drain Kapazität, die ebenfalls nur genähert bestimmt wird: Die Formeln gelten jeweils für die beiden Feldeffekttransistortypen, wobei W die Kanalbreite und L die Kanallänge ist.

GGD CC21

≈CG ='WLCOX

LFOLineDBpDBnGDpGDnOut CCCCCCCCC +=+++++= int][)]()[(

Die einzelnen Kapazitäten der Feldeffekttransistoren ergeben sich aus der Transistorgeometrie. Die durchschnittliche Ausgangskapazität ermittelt man durch eine Näherung der nichtlinearen Terme.

2


lineC ist die Kapazität, welche zwischen den Verbindungsdrähten entsteht und berechnet sich

für eine einfache Geometrie, bestimmt sich diese Kapazität wie folgt:

DwX

C oxline

int

ε=

D entspricht der Distanz, w entspricht der Breite und intX ist die Dicke der Oxidschicht die

zwischen dem Kabel und dem Substrat liegt. Die Formel ignoriert die verfälschten Felder und die Kupplungskapazitäten von benachbarten Leitungen.

)(* GpGnFO CCFOC +=

FOC ist die Fan - Out Kapazität welche die Ausgangskapazität der aktuellen Ebene und die

Eingangskapazität der nächsten Ebene ist. Die Fan - Out Kapazität braucht man wenn man eine Kette von CMOS Invertern hat.

3


2. Inverter Design Das Design von statischen CMOS Schaltungen ist leicht zu entwerfen. Das Design hat entweder das Ziel die Form der Volt – Transfer – Kurve, kurz VTC, zu beeinflussen oder die Schaltzeiten anzupassen an die geforderten Werte. Dieses beeinflussen kann durch das festlegen der Geräteparameter

nß und pß die durch folgende Formeln bestimmt werden

nnn L

Wkß ⎟⎠⎞

⎜⎝⎛= '

ppp L

Wkß ⎟⎠⎞

⎜⎝⎛= '

2.1. Gleichstrom Design Allgemein kann man also sagen das die Geräteparameter von dem Verhältnis der Kanalbreite zur Kanallänge mit einen Vorfaktor. Um die Mittelpunktspannung zu bestimmen muss man das Verhältnis von

pn ßß / nehmen. Den Wert der Mittelpunktspannung kann man

anpassen, wenn man das Verhältnis der Geräteparameter anpasst. Dadurch werden auch die kritischen Eingangsspannungen. Als kritische Eingangsspannungen werden die Eingangsspannungen bezeichnet welche auf der VTC so liegen, sodass die logischen Zustände nicht mehr unterscheidbar sind. Diese Abhängigkeit ist nicht durch einfache geschlossene Ausdrücke zu zeigen. Für das Verhältnis von

pn ßß / auf ist durch

folgende Formel definiert: IV

2

⎟⎟⎠

⎞⎜⎜⎝

⎛−−−

=TnI

TpIDD

p

n

VVVVV

ßß

Durch die dargestellten Designs können komplexe statische Logikgatter erstellt werden.

Abb.2 Die VTC für einen symmetrischen und für einen

unsymmetrischen

4


Inverter 2.1.1. Symmetrische Inverter Bei einem symmetrischen Inverter liegt die Mittelpunktspannung bei ½ von der Betriebsspannung. Dieses ist nicht der Fall, wenn der p-FET und der n-FET dieselben Abmessungen haben. Da der p-FET dann wesentlich größer wäre, somit muss der n-FET mit Skalierungsfaktoren vergrößert werden, die durch folgendes Verhältnis gegeben sind:

5,2'

'

≈p

n

kk

Für den Inverter ergeben sich somit folgende Gleichungen für die Mittelpunktspannung, von low und von high ausgehend.

⎟⎠⎞

⎜⎝⎛ −= DDTnIH VVV

25

41

⎟⎠⎞

⎜⎝⎛ += DDTnIL VVV

43

41

Eine Umsetzung von symmetrischen Invertern hat den Vorteil, dass die Schaltzeiten identisch sind. Ein wesentlicher Nachteil dieser Umsetzung ist die Größe der Schaltung, diese wird schon bei wenigen in Kette geschalteten Invertern unverhältnismäßig groß und es findet keine Ausnutzung der quadratischen Chipfläche statt. 2.1.2. Unsymmetrische Inverter allgemein Das Verhalten von unsymmetrischen Invertern ist in folgender Tabelle dargestellt.

⎟⎠⎞

⎜⎝⎛

p

nß

ß Verschiebung auf der VTC von DDV

21 ausgehend

= 1 Nach links > 1 Nach links < 1 Nach rechts

Dieses Verhältnis wird in der Praxis vom Entwickler der Schaltung bestimmt. Das Verhältnis wird der Geräteparameter so festgelegt, dass die logischen Zustände noch klar definiert sind, also auf den nichtkritischen Pfaden.

5


2.2. Flüchtiges Design Beim flüchtigen Design ist das Schaltverhalten am wichtigsten. Um das Schaltverhalten zu beeinflussen, muss man das Verhältnis von Kanalbreite und Kanallänge der beiden MOSFETs verändern. Für den Wert der Zeitkonstante der High-Low Flanke ist die Leitfähigkeit von der n-FET Schaltung verantwortlich, während der p-FET für

outC verantwortlich ist und

somit beeinflusst die Leitfähigkeit auch den Wert der Zeitkonstante für die Low-High Flanke beeinflusst.

nß

ßp

2.2.1 High Performance Design Beim High Performance Design sollen möglichst kurze Schaltzeiten realisiert werden.

Abb.3 Aufteilung in interne und externe Kapazitäten

Die auf Abbildung 3 gezeigte Aufteilung in externe und interne Kapazitäten ist sinnvoll da die Lastkapazität

LC nicht von den Abmessung der Schaltung beeinflusst wird, wohingegen die

interne Kapazität, auch als parasitäre Kapazität bezeichnet von diesen Abmessungen abhängig ist. Es ist nur konsequent wenn demzufolge auch die Zeitkonstanten in „int“ und „L“ Zeitkonstanten aufgeteilt werden. Somit ergeben sich für die Zeitkonstanten folgende Formeln:

( ) ( )Lnn

TnDDn

L

TnDDnn VVß

CVVß

C τττ +=−

+−

= intint

( ) ( )Lpp

Lp

TpDDpTpDDp VVßC

VVßC τττ +=

−+

−= intint

6


Und für die Schaltzeiten von Low-High und von High-Low ergeben sich daraus die folgenden Formeln:

LppppLH sst ττ += int

L

nnnnHL sst ττ += int

Damit ergeben sich schnelle Schaltzeiten wenn die Zeitkonstanten klein sind. Auf den ersten Blick scheint es so als ob für große Werte von

nß und pß die beiden Zeitkonstanten

intτ

und Lτ verringern könnte. Dies ist richtig für Zeitkonstante der Lastkapazität, leider aber

nicht für die interne Kapazität. Die Kanalbreiten beeinflussen die interne Kapazität, somit ergibt sich dafür:

)(int nnswnnnFET XWCWCC ++= )( ppswpppFET XWCWC +++ Hierbei ist

swnC die Seitenwandkapazität und bestimmt sich wie folgt:

jswnswn CKC 312=

Die einzelnen Kapazitäten werden berechnet durch:

nnjoxnFET XCKLCC 02/121 +=

Für die interne Zeitkonstante ergibt sich somit die folgende Formel:

))(/(')()(int

TnDDnn

ppswpppFETnnswnnnFETn VVLWk

XWCWCXWCWC−

+++++=τ

Die letzten 3 Formeln gelten analog für p-FET, man ersetzt bei den ersten beiden Formeln einfach die Werte vom n-FET durch die vom p-FET. Bei der dritten Formel ersetzt man nur die Werte unter dem Bruchstrich und nimmt den Betrag der Schwellspannung, da diese bei p-FETs negativ ist. Da die interne Kapazität von den Abmessungen abhängig ist, muss man die Geschwindigkeitssteigerungen von der Zeitkonstante der Lastkapazität nehmen. Dies hat den Grund, dass man bei einer Vergrößerung der Schaltung längere Schaltzeiten und eine größere Verlustleistung hat, dadurch kann die Schaltung nicht beliebig vergrößert werden nur weil dann die Zeitkonstante kleiner wäre. Um die Zeitkonstante der Lastkapazität zu bestimmen setzen wir in unsere obige Formel, für die Geräteparameter die Formel für ß, ein. Die so umgestellte Formel sieht so aus:

))(/(' TnDDnn

LLn VVLWk

C−

=τ bzw.

))(/(' TpDDpp

LLp VVLWk

C−

=τ

7


Das schnellste momentan verfügbare CMOS wird von Texas Instruments hergestellt und hat die Typbezeichnung 74BCTxx. Bei diesem Typ sind die Eingänge TTL kompatibel und am Ausgang liegt eine hohe Ausgangsleistung an, was durch bipolare Ausgangsstufen erreicht wird. Diese Baureihe hat einen Arbeitsfrequenzbereich von 25 bis 30 MHz. Die Laufzeit durch ein einzelnes Gatter beträgt maximal 3 ns. Der Ausgangstrom liegt zwischen -15&64 mA. Für diese Baureihe gibt es nur einen Gattertyp, die Oktale, welche 8-Bit Bausteine sind. 2.2.2. Design für Lastwerte Wie oben festgestellt kann man die Schaltzeiten aufteilen in eine interne Schaltzeit und die von der Lastkapazität abhängige Schaltzeit, dadurch ergeben sich für die beiden Schaltzeiten die jeweiligen Formeln:

LpFETLH

LnFETHL

bCttaCtt

+=+=

Die internen Schaltzeiten sind in den Formeln jeweils durch

pFETnFET tt / gegeben sind.

intnnnFET st τ= int

pppFET st τ=

Die Faktoren a und b, welche die Einheit: sec/F haben, setzen die Abhängigkeit des Wertes zur Lastkapazität und somit sind die Schaltzeiten lineare Funktionen.

nnRsa = pp Rsb =

Wenn die Lastkapazität der Nulllast )0( =LC entspricht, dann sind die Schaltzeiten

identisch mit den Schaltzeiten der internen Kapazitäten. Die so realisierten Schaltzeiten entsprechen den kürzesten die mit einer gegebenen Schaltung realisiert werden können, da intern immer eine Verzögerungszeit vorhanden ist. Die Ausrichtung von den linearen Funktionen A und B bestimmt hauptsächlich die Kenndaten die antreibend wirken für die Lastkapazität, beide sind umgekehrt proportional zu den passenden FET Verhältnissen. Eine Änderung vom Verhältnis Kanalbreite zu Kanallänge beeinflusst auch die Schaltzeit bei Nulllast sowie die Neigung der Reaktionskurve. Dieses Verhalten kann man nutzen damit die Schaltung die geforderten Zeitspezifikationen zu erreicht.

8


3. Dimensionierung Wie bereits erwähnt hängt die interne Kapazität direkt von den Abmessungen der FETs ab, daher ist es nicht sinnvoll wenn man eine große Lastkapazität haben will dieses über einen einzelnen Inverter zu realisieren. Da bei einen einzelnen Inverter sich die Schaltzeit rapide verschlechtern würde und die Schaltung nicht mehr den Zeitspezifikationen entspricht. Wohingegen man mit einer geschickten Hintereinanderschaltung erreichen kann, dass die Schaltgeschwindigkeit erhalten bleibt.

Abb.4 Eine große Lastkapazität an einen Inverter

Abb.5 Eine große Lastkapazität an einer Kette von Invertern

Das Ziel der Dimensionierung ist es die Anzahl N der für die Kette benötigten Inverter zu bestimmen und eine minimale Verzögerungszeit in der Kette zu erreichen. Der Eingang wird an den ersten Inverter gelegt und die Lastkapazität wird am Ausgang des N. Inverters abgegriffen.

Abb.6 Verzögerungszeit in einer Kette

9


Um das Problem anzugehen nehmen wir den ersten Inverter als Referenzwert und alle

ür jeden belieb er ein Vielfaches des ersten Inverters ist,

nachfolgenden Inverter steigen monoton an, sodass der N. Inverter der größte in der Kette ist. Für das Verhältnis von Kanalbreite zu Kanallänge gilt:

F igen Inverter der Kette gilt, dass

somit gilt:

1⎟⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎛⎝ L

WSL

Wα

α

für jedes N<<α2 ,

sowie für ein αS > 1 damit wird der erste Inverter der kleinste.

ür den ersten Inverter ist die Eingangskapazität gegeben

der Kanalbreite des Transistors, gegeben

Abb.7 Skalierung von FETs in einer Kette

LW

LW

LW

⎟

Fdurch: ])()[( WLWLCC +=

111 pnoxi

und die Ausgangskapazität ist, und abhängig von durch:

C 11111 SBpSBnGDpGDno CCCC +++=Der Drain-Source Widerstand kann bestimmt werden durch:

)(

11

VVWkR

−⎟1

TDDL ⎠⎞

⎜⎝⎛

≈

iese 3 Werte nimmt man nun als Referenz, mit dem Skalierungsfaktor ergeben sich für eine D

Glied der Kette folgende Formeln:

i CSC 1iαα = 1oo CSC αα ≈

α

α SRR 1=

N⎠⎞

⎜⎝⎛<<⎟

⎠⎞

⎜⎝⎛<⎟

⎞⎠

⎜⎝⎛ ...

21

10


Abb.8 Schaltung für das te−α Stufe mit einer zusätzlichen

Kapazität In der oben dargestellten Abbildung gibt es eine bisher nicht genannte Kapazität )( αwC , die

so genannte Verdrahtungskapazität. Diese bestimmt sich wie folgt: 1ww CSC αα ≈

Die Kapazität 1wC ist die gegebene Verdrahtungskapazität vom ersten Inverter.

Durch die Verdrahtungskapazität wird die Betrachtung der Schaltung ein wenig genauer. Die Zeitkonstante für ein beliebiges α bestimmt sich wie folgt:

][ )1()1( ++ ++= ααααατ oio CCCR

Wenn man nun für die einzelnen Komponenten der Gleichung die passenden Formeln einsetzt ergibt sich die folgende Formel daraus:

)]([ 11111

wio CCSCSSR ++= +ααα

ατ

Die Verzögerungszeit der gesamten Kette kann man erreichen indem über alle N Stufen aufsummiert wird.

∑=

+ ++= N

wioD CCSSCRt

1 111

11 )]([α

α

α

Um das Minimum zu finden leiten wir obige Formel ab, da eine Summe involviert ist müssen alle Terme von 1 … N berücksichtigt werden.

11


⎟⎠

⎞⎜⎝

⎛+++++

∂∂

=∂∂ +

+

...)()(... 111

111

wiwiD CC

SSCC

SS

SSt

α

α

α

α

αα

Dadurch ergibt sich für die Skalierungsfaktoren folgende rekursive Gleichung:

α

α

α

α

SS

SS 1

1

+

−

=

Der offensichtlich einzige Weg beide Seiten, für jedesα , gleich zu kriegen besteht darin, wenn es eine Konstante K gibt. Die Konstante muss folgende Bedingung erfüllen

K=+

α

α

SS 1

Was nichts anderes heißt als das jeder Nachfolger dieselbe Entfernung hat wie das aktuelle Element zum Vorgänger. Der erste Skalierungsfaktor ist 1 und die Lastkapazität ist die Eingangskapazität zur „nächsten Stufe“ die wir als N+1-te Stufe bezeichnen.

11 C

CS LN =+

Das setzt allerdings voraus, dass die Lastkapazität sich nicht verändert.

Abb.9 Endbedingung für die Kette

12


Für die Konstante K kann man die folgende Formel nehmen

NL KCC =

1

nach K umgestellt ergibt sich N

L

CCK

1

1

⎟⎠

⎞⎜⎝

⎛=

Da und bekannt sind ergibt sich für die Skalierungsfaktoren, der einzelnen Stufen,

folgende Beziehung LC 1C

1

23

2

1

...

1

−=

=

==

NN KS

KSKS

S

Damit ergibt sich für die Verzögerungszeit folgende modifizierte Formel:

)]([ 1111 wioD CCKCNRt ++=

Damit die Analyse komplett wird muss N bestimmt werden. Dieses wird erreicht durch Differenzierung.

)]([ 11

/1

111 wi

N

LoD CC

CCCNRt +⎟

⎠

⎞⎜⎝

⎛+=

Diese Formel wird nun nach N abgeleitet

N

Lwi

wi

N

Lo

D

CC

dNdCC

CCCCCR

dNdt

/1

111

11

/1

111

)(

)(

⎟⎠

⎞⎜⎝

⎛++

⎥⎦

⎤⎢⎣

⎡+⎟

⎠

⎞⎜⎝

⎛+=

Wenn man den natürlichen Logarithmus nimmt so ergibt sich durch Exponentiierung ein alternativer Ausdruck in der Form:

)(ln1ln1

/1

1

NfCC

NCC L

N

L =⎟⎠

⎞⎜⎝

⎛⎟⎠⎞

⎜⎝⎛=⎟

⎠

⎞⎜⎝

⎛

Durch differenzieren ergibt sich dann:

⎥⎦

⎤⎢⎣

⎡⎟⎠

⎞⎜⎝

⎛−⎟

⎠

⎞⎜⎝

⎛==⎟

⎠

⎞⎜⎝

⎛

12

/1

1

)(

/1

1

ln1CC

NCC

dNdfe

CC

dNd L

N

LNf

N

L

13


Um nun den kleinsten Wert für N zu ermitteln, muss man ersetzen und die Gleichung mit null gleichsetzen.

( ) 0)/ln(1 111

/1

11 =⎥⎦

⎤⎢⎣⎡ −+⎟

⎠

⎞⎜⎝

⎛+

NCCCC

CCC L

wi

N

Lo

Wenn klein ist, kommt man zu dem Ergebnis, dass N ungefähr der natürliche

Logarithmus von 1oC

LC zu 1C ist.

⎟⎠

⎞⎜⎝

⎛≈

1

lnCCN L

In der Praxis wird dann die nächste ganze Zahl gewählt. Für die Konstante K ergibt sich dann

( ) ⎟⎠

⎞⎜⎝

⎛==

1

/ln1

CCKK LCCN

L

Die Lösung für K ist somit die Euler-Konstante. Wenn allerdings alle Terme die Rechnung beeinflussen, wird K größer als die Euler-Konstante. Wenn man eine Lastkapazität von 50 pF erreichen will und die erste Kapazität der Kette 140 fF hat. Dann bestimmt man N so

88.5101401050ln

15

12

=⎟⎠⎞

⎜⎝⎛≈

−

−

xxN

Dadurch würde man N = 6 Stufen benötigen und man legt K=3 fest. Dann ergibt sich für die Skalierungsfaktoren.

11 =s 32 =S 9323 ==S

2733

4 ==S 81345 ==S 24335

6 ==S Dadurch wären in der 5. und 6. Stufe große FETs nötig. Skalierungsfaktoren größer 100 sind durchaus in der Praxis akzeptierbar, allerdings sind diese Schaltungen dann nur sehr schwer zu optimieren, mit den Ableitungsalgorithmus.1

1 Das Beispiel hat im Buch von Uyemura Zahlendreher in der 5. und 6. Stufe diese wurden hier korrigiert.

14


4. Quellenverzeichnis Bücher:

John P. Uyemura CMOS Logic Circuit Design S. 125-128 + 134-140 + 144-151 Kluwer Academic Publishers Erscheinungsdatum: 1. Februar 1999 ISBN: 0792384520 Die hier dargestellten Abbildungen wurden dem Buch CMOS Logic Circuit Design entnommen

Internet:

• http://www.frydaysoft.de Recherche: Mai 2005 Datenblatt für 74BCTxx

• http://horst-lehner.mausnet.de/efaq/kapitel/Digitalseminar.html#hcmos Thomas Schaerer Recherche: Juli 2005 CMOS Logikvarianten

• http://www.wikipedia.org Recherche: Juli 2005 Internet-Enzyklopädie deutsch und englisch Allgemeine Informationen CMOS Vertiefung:

• Eberhard Kühn Handbuch TTL- und CMOS-Schaltungen Hüthig Verlag Erscheinungsdatum: 25. Juni 1993 Auflage: 4. Aufl. ISBN: 3778521446

• http://homepages.fh-regensburg.de/~kej39084/design/Cmos/Inverter.htm

Kempf , Juergen Recherche: Mai 2005

• http://sus.ti.uni-mannheim.de/Lehre/DSTVorlesung05/DST05_04_Logik_Gatter.pdf P.Fischer Recherche: Juli 2005

• http://www.tfh-berlin.de/~schucker/Schaltkreisfamilien.pdf Frodo Müseler Recherche: Juli 2005

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http://www.frydaysoft.de/

http://horst-lehner.mausnet.de/efaq/kapitel/Digitalseminar.html#hcmos

http://www.wikipedia.org/

http://homepages.fh-regensburg.de/%7Ekej39084/design/Cmos/Inverter.htm

http://sus.ti.uni-mannheim.de/Lehre/DSTVorlesung05/DST05_04_Logik_Gatter.pdf

http://www.tfh-berlin.de/%7Eschucker/Schaltkreisfamilien.pdf

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