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Statische CMOS Schaltungen Lastkapazität und

Dimensionierung von CMOS-Invertern

gehalten von: Patrick Petzold am: 03.06.2005

Proseminar Statische CMOS Schaltungen Professor Dr. Zehendner

Sommersemester 05/ FSU Jena

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Übersicht

• Ausgangskapazität• Inverter Design

– Gleichstromdesign• Symmetrische Inverter• Allgemeine Größe

– Transient Design• High Performance Design• Design für Lastkapazitäten

• Dimensionierung

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Ausgangskapazität

• Hauptproblem für die genäherten Werte ist die Vorraussetzung das Cout ein LTI Element ist

• gate-channel und depletion Kapazitäten sind nichtlineare Funktionen, von den Spannungen,

• Definition: Cout als Durchschnittswert über den Spannungsbereich

• Interpretation in den Endergebnissen mit gesunden Pessimismus betrachten

• Verwendung der Näherung für Anfangs-Design und Performance Einschätzung

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Ausgangskapazität

GnGDn CC21≈

'nnOXGn LWCC =GnGDn CC

21≈

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Ausgangskapazität

• Effektivwert vorhandene Ladung am Ausgang bei Schaltvorgang

• Alle FET Kapazitäten ergeben sich aus der Transistorgeometrie

• Durchschnittlicher durch Näherung der nichtlinearen Terme

L

FOLineDBpDBnGDpGDnOut

CC

CCCCCCC

+=

+++++=

int

][)]()[(

OutC

OutC

'nnoxGn LWCC =

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Ausgangskapazität

DwX

C oxline

int

ε= )(* GpGnFO CCFOC +=

• Cline ist die Verbindungskapazität

• CFO ist die Fan Out Kapazität, welche der

Eingang zum nächsten Level ist

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Inverter Design• Statische CMOS Schaltungen sind leicht zu entwerfen.• Ziel des Designs:

– entweder Form der VTC – notwendige flüchtige Schaltzeiten

• Dieses kann man durch festlegen der Geräteparameter und ,wobei jeweils gilt

, erreichen

• Die Mittelpunktspannung ist das Verhältnis

• Die vorgestellten Designs unterstützen komplexe statische logische Gatter

⎟⎠⎞

⎜⎝⎛=

LWkß '

nßpß

pn ßß /

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Inverter Design Gleichstrom Design

• Der Wert von kann angepasst werden Gattern durch das Verhältnis von

• bestimmt die kritischen Eingangsspannungen, aber Abhängigkeit ist nicht durch einfache geschlossene Ausdrücke zeigbar

• Das Verhältnis von für den Wert von ist durch

IVpn ßß /

pn ßß /IV

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⎟⎟⎠

⎞⎜⎜⎝

⎛−−−

=TnI

TpIDD

p

n

VVVVV

ßß

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Inverter Design Gleichstrom Design

• Symmetrische Inverter

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Inverter Design Gleichstrom Design

• Symmetrischer Inverter• Bed.:

• Wobei:

• Resultierende Inverter:

np

n

p LW

kk

LW

⎟⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

'

'

5,2'

'

≈p

n

kk

⎟⎠⎞

⎜⎝⎛ += DDTnIL VVV

43

41

⎟⎠⎞

⎜⎝⎛ −= DDTnIH VVV25

41

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Inverter Design Gleichstrom Design

• Symmetrische Inverter• Vorteil: - Schaltzeiten gleich• Nachteil: - Schaltung relativ groß

• Allgemeine Größe• MOSFET‘s gleichgroß

DDI VV21<

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Inverter Design Gleichstrom Design

• Allgemeine Größe

Verschiebung

> 1 Von Nach links

< 1 Von Nach rechts

⎟⎠⎞

⎜⎝⎛

p

nß

ß

2DDV

2DDV

In der Praxis werden die Werte dieses Verhältnisses vom Entwickler bestimmt, auf den nicht-kritischen Pfaden.

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Inverter Design

• Transient Design • Schaltverhalten am wichtigsten• Dreht sich um das Verhältnis von Kanalbreite

und der Kanallänge für beide MOSFET‘s• Die Leitfähigkeit der nFET Schaltung

bestimmt den Wert • pFET verantwortlich für ,sodass bestimmt

nßHLt

outC pß

LHt

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Inverter Design Transient Design

• High Performance Design– Entwicklung zielt auf möglichst kurze Schaltzeiten ab

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Inverter Design Transient Design

• High Performance Design• Aufteilung sinnvoll, da Lastkapazität unabhängig von den

Abmessungen der Schaltung

• Während der parasitäre Beitrag davon abhängt• Aufsplittung der Zeitkonstanten in int und L• Schaltzeiten:

• Kleine Zeitkonstanten entsprechen schnellen Schaltzeiten

Lout CCC += int

LnnnnHL sst ττ += int L

ppppLH sst ττ += int

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Inverter Design Transient Design

• High Performance Design• Es scheint so als ob große Werte für und

beide Zeitkonstanten verringern könnte.– Richtig für – Für ist komplizierter, da die Kanalbreiten die

Rechnung beeinflussen

nß pß

LCintC

)()(int

ppswpppFET

nnswnnnFET

XWCWCXWCWCC

+++++=

nnjoxnFET XCKLCC 02/121 += jswnswn CKC 312=

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Inverter Design Transient Design

• High Performance Design• Int. Zeitkonstante:

• Um die Geschwindigkeitserhöhungen zu erreichen, müssen die Zeitkonstanten der Lastkapazität verringert werden.

• Last Zeitkonstante:

))(/(')()(int

TnDDnn

ppswpppFETnnswnnnFETn VVLWk

XWCWCXWCWC−

+++++=τ

))(/(' TnDDnn

LLn VVLWk

C−

=τ

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Inverter Design Transient Design

• Beispiel: 74BCTxx/ABTxx• Bipolar Output High Speed CMOS Logik. • Weiterentwickelte High-Speed CMOS Bustreiber

Familie von Texas Instruments. • TTL-kompatible CMOS Eingänge kombiniert mit

hoher Treiberausgangsleistung • durch bipolare Ausgangsstufen.

Arbeits-Frequenzbereich: 25- bis 30 Mhz. Gatterlaufzeit : max. 3 ns Verlustleistung in Ruhe (stand-by): 250mW(Tristate)/30mA(Biploar Output on)

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Inverter Design Transient Design

• Design für Lastwerte

• Wobei und die internen Wartezeiten des jeweiligen FET Elementes sind

• Die Schaltzeiten von stimmen mit den Zeiten überein die inneren parasitären Kapazitäten treiben

• Entspricht auch den kürzesten Schaltzeiten einer gegebenen Schaltung

LpFETLH

LnFETHL

bCttaCtt

+=+=

nFETt pFETt

0=LC

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Inverter Design Transient Design

• Design für Lastwerte• Sind lineare Funktionen von • Die Neigungen von A und B bestimmen

hauptsächlich die Lastkapazität• Änderung von beeinflusst auch die

Schaltzeit von der Nulllast und Neigung der Reaktionskurve

)( LW

0=LC

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Dimensionierung

• Die Dimensionierung ist notwendig um „große“Lastkapazitäten zu erhalten

• In einem einzelnen CMOS Inverter würde das zu einer rapiden Verschlechterung der Schaltzeiten führen– Da die interne Kapazität direkt von den Abmessungen

abhängig ist• Die mehrstufige Hintereinanderschaltung kann

helfen die Schaltgeschwindigkeit aufrechtzuerhalten

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Dimensionierung

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– Bestimmung der Anzahl N der Inverter– Minimierung der Verzögerungszeit in der

Kette

Dimensionierung

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Dimensionierung

• der erste Inverter wird als Referenz genommen, die nachfolgenden Inverter steigen monoton an

• Sodass gilt:

• Inverter der Kette gilt:• Mit 2< <N

NLW

LW

LW

⎟⎠⎞

⎜⎝⎛<<⎟

⎠⎞

⎜⎝⎛<⎟

⎠⎞

⎜⎝⎛ ...

21

1⎟⎠⎞

⎜⎝⎛=⎟

⎠⎞

⎜⎝⎛

LWS

LW

αα

α

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Dimensionierung

1oo CSC αα ≈1ii CSC αα = 1ww CSC αα ≈

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Dimensionierung• Die Zeitkonstante :

• Verzögerungszeit:

• Skalierungsfaktoren:

• Da die Werte für und bekannt sind ergibt sich für die Skalierungsfaktoren für jede Stufe

ατ [ ])( 11111

wio CCSCSSR ++= +αα

α

ατ

⎥⎦

⎤⎢⎣

⎡⎟⎠

⎞⎜⎝

⎛+=

111 C

CCNRt LoD

N

LN

CC

SSK

1

1

1 ⎟⎠

⎞⎜⎝

⎛== +

α

α

LC 1C

11 =S KS =22

3 KS = ...1−= N

N KS

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Dimensionierung

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Dimensionierung• Bestimmung von N• Ableitung von :

• Weitere Schritte: – Natürlichen Logarithmus nehmen– Exponentierung und anschließende Differenzierung– Ersetzen und gleich null setzen, dadurch erhält man

den minimalen Wert von N

( ) ( )N

Lwiwi

N

Lo

D

CC

dNdCCCC

CCCR

dNdt

/1

11111

/1

111 ⎟

⎠

⎞⎜⎝

⎛++⎥

⎦

⎤⎢⎣

⎡+⎟

⎠

⎞⎜⎝

⎛+=

( )111

1 wiL

o CCC

C +⎟/1 N

C⎠

⎞⎛⎜⎝

+( ) 01 =⎥⎦⎢

ln 1 ⎤⎣⎡ −

NCCL

Dt

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Dimensionierung

• Bestimmung von N• Wenn klein ist kann folgende vereinfachte

Formel verwendet werden

• In der Praxis wird zur nächsten ganzen Zahl gerundet

• konstantes K in folgender Form vorausgesetzt

1oC

⎟⎠

⎞⎜⎝

⎛≈

1

lnCCN L

⎟⎠

⎞⎜⎛

==⎟⎠⎞⎜

⎝⎛

1/ln CKK LC

LCN

⎝ 1C

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Dimensionierung

• Für K ergibt sich somit die Euler Konstante• Wenn die anderen Terme mit

eingeschlossen sind ist K größer als e

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Dimensionierung

• Beispiel:• N, wie folgt, ermitteln

• Das bedeutet man braucht 6 Stufen• Für K = 3 ergeben sich folgende

Dimensionierungsfaktoren

pFCL 50= fFC 1401 =

88,5101401050ln

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=⎟⎠⎞

⎜⎝⎛≈

−

−

xxN

1301 ==S 331

2 ==S 9323 ==S

27334 ==S 8134

5 ==S 243356 ==S

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Dimensionierung

• Beispiel:• außergewöhnlich Große FET‘s in den

letzten beiden Stufen• in der Praxis ist ein Verhältnis von

Kenngrößen von 100 nicht unakzeptabel• Die daraus resultierende Schaltung ist

sehr schwer zu optimieren

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Literatur• CMOS Logic Circuit Design

John P. Uyemura, Kluwer 1999 S. 125-128 + 134-140 + 144-151

• http://www.wikipedia.orgInternet-Enzyklopädie deutsch und englisch

• http://www.tfh-Berlin.de/~schucker/Schaltkreisfamilien.pdf

• http://land.heim.at/yellowstone/231971/datasheets/stdlogik.html

• http://horst-lehner.mausnet.de/efaq/kapitel/Digitalseminar.html#hcmos

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