Versuch EL-V8: Phasenregelschleife filePLL 1 EINFÜHRUNG 1 Einführung 1.1 Aufgabe einer Phasenregelschleife Eine Phasenregelschleife (PLL, phase locked loop) dient im Allgemeinen

PLL INHALTSVERZEICHNIS

Versuch EL-V8: Phasenregelschleife

Inhaltsverzeichnis

1 Einführung 21.1 Aufgabe einer Phasenregelschleife . . . . . . . . . . . . . . . . . . . . . . . . . 21.2 Aufbau und Funktionsweise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21.3 Beschreibung der Phasenregelschleife als Regelkreis . . . . . . . . . . . . . . . . 41.4 Stabilitätsbetrachtung eines Regelkreises . . . . . . . . . . . . . . . . . . . . . . 61.5 Schleifenordnung und Schleifentyp . . . . . . . . . . . . . . . . . . . . . . . . . 7

2 Komponenten von Phasenregelschleifen 82.1 Spannungsgesteuerter Oszillator (VCO) . . . . . . . . . . . . . . . . . . . . . . 82.2 Frequenzteiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112.3 Phasen-Frequenz-Detektor (PFD) . . . . . . . . . . . . . . . . . . . . . . . . . . 122.4 Ladungspumpe (CP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152.5 Schleifenfilter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

3 Versuchshardware 193.1 PLL-Chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193.2 Platine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223.3 Konfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

4 Vorbereitungsaufgaben 244.1 Phasenregelschleife . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244.2 Oszillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244.3 Frequenzteiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244.4 Schleifenfilter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284.5 Stabilität der Phasenregelschleife . . . . . . . . . . . . . . . . . . . . . . . . . . 28

5 Messaufgaben 295.1 VCO Tuning-Kurve . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295.2 Teilungsfaktoren . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315.3 Störunterdrückung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325.4 Regelwirkung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325.5 Charge-Pump-Strom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335.6 UKW-Radio . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

Literaturverzeichnis 35

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PLL 1 EINFÜHRUNG

1 Einführung

1.1 Aufgabe einer Phasenregelschleife

Eine Phasenregelschleife (PLL, phase locked loop) dient im Allgemeinen der Erzeugung einerstabilen, einstellbaren Frequenz. Ein einfacher spannungsgesteuerter Oszillator (VCO, voltagecontrolled oscillator) kann dafür nicht verwendet werden. Der Grund dafür sind äußere Ein-flüsse, wie z.B. Temperatur, Alterung oder Bauelementtoleranzen. Diese führen zu Schwankun-gen der Frequenz von mehreren Prozent, sodass keine stabile Schwingung gewärleistet werdenkann. Wird der VCO als Teil einer PLL betrieben, so können diese Einflüsse jedoch herausge-regelt werden. Erst dadurch ergibt sich eine Schwingung stabiler Frequenz.

1.2 Aufbau und Funktionsweise

Im Allgemeinen besteht eine PLL aus einem Phasen-Frequenz-Detektor (PFD, phase frequencydetector), einer Ladungspumpe (CP, charge pump), einem Schleifenfilter, einem VCO und ei-nem Frequenzteiler. Ein typisches Blockschaltbild ist in Abb. 1 dargestellt.

ref

aus

N

aus

f

f

fPhasen−Frequenz−

XCO VCOSchleifenfilter

Detektor

1/N

Frequenzteiler

pumpeLadungs−

Abb. 1: Blockschaltbild einer Phasenregelschleife

Die folgende Betrachtung der Funktionsweise einer PLL wird anhand der Eingangs- und Aus-gangsfrequenz durchgeführt. Dabei ist zu beachten, dass die Frequenz als Ableitung der Phasedefiniert ist, d.h. es gilt ω = ∂Φ

∂t. Am Eingang der PLL liegt ein Signal mit der Referenzfre-

quenz fref an. Dieses Eingangssignal wird im Allgemeinen von einem Quarz-Oszillator (XCO)hoher Güte erzeugt und zeichnet sich durch eine hohe Stabilität und Genauigkeit aus. Der VCOerzeugt an seinem Ausgang ein hochfrequentes Ausgangssignal mit der Frequenz faus. DiesesSignal wird im Rückkoppelpfad zunächst zum programmierbaren Frequenzteiler geleitet,welcher die hohe Frequenz durch einen ganzzahligen Faktor N teilt. Das geteilte VCO-Signalder Frequenz faus/N wird anschließend dem Phasen-Frequenz-Detektor zugeführt. Dieservergleicht das Ausgangssignal des Teilers bezüglich seiner Phase mit der des Quarz-Oszillatorsund erzeugt an seinem Ausgang ein Signal, das proportional zu deren Phasendifferenz ist.

EL-V8 - 2

PLL 1 EINFÜHRUNG

Eilt die Phase des geteilten VCO-Signals der Phase des Referenzsignals voraus, so erzeugtder PFD an seinem Ausgang ein negatives Signal, welches den VCO verlangsamt und somitdie Ausgangsfrequenz vermindert. Dies geschieht so lange, bis die Phase des geteilten VCO-Signals wieder mit der Phase des Referenzsignals übereinstimmt. Liegt hingegen der umgekehr-te Fall vor, dass die Phase des geteilten VCO-Signals dem Referenzsignal nacheilt, so erzeugtder PFD an seinem Ausgang ein positives Signal, welches dafür sorgt, dass die Ausgangsfre-quenz des VCOs so lange erhöht wird, bis beide Signale wieder phasengleich sind.

Am Ausgang des Phasen-Frequenz-Detektors befindet sich die Ladungspumpe. Sie hat die Auf-gabe, das rechteckförmige Ausgangssignal des Phasen-Frequenz-Detektors in einen äquivalen-ten Strom umzuwandeln. Bei einem positiven PFD-Signal werden die Kapazitäten des Schlei-fenfilters durch einen konstanten Strom aufgeladen und bei einem negativen PFD-Signal entla-den.Das Schleifenfilter dient dazu, den Ausgangsstrom der Ladungspumpe in eine Spannung zukonvertieren und gleichzeitig hochfrequente Störanteile herauszufiltern. Dadurch wird einemöglichst glatte VCO-Steuerspannung erzielt. Dies ist wichtig, da sich Schwankungen oderSprünge in der Steuerspannung des VCOs direkt auf das Ausgangssignal faus auswirken. DieWahl des Schleifenfilters und seine korrekte Auslegung sind deswegen für das Verhalten und dieStabilität der PLL von großer Bedeutung. Auf die Berechnung des Filters wird daher in einemspäteren Kapitel genauer eingegangen. Im eingeschwungenen Zustand stellt sich am Ausgangdes VCOs eine Frequenz faus ein, die einem ganzzahligen Vielfachen der Referenzfrequenzentspricht. Es gilt dann:

faus = N · fref . (1)

Durch eine Änderung des Teilungsfaktors N am Frequenzteiler kann die Ausgangsfrequenz derPLL in einem bestimmten Bereich variiert werden. Beträgt die Referenzfrequenz fref zum Bei-spiel 1 MHz und wird ein Teilungsfaktor N = 270 gewählt, so erzeugt die PLL eine Ausgangs-frequenz faus von 270 MHz. Die Referenzfrequenz fref wird dabei nicht verändert, sondernbleibt konstant bei 1 MHz. Allerdings ist die Ausgangsfrequenz der PLL nicht beliebig vari-ierbar, da neben dem Einstellbereich des Teilers vor allem der Verstimmbereich des VCOs unddie Referenzfrequenz fref berücksichtigt werden müssen. Weist der VCO beispielsweise einenVerstimmbereich von 250 MHz bis 350 MHz auf, so kann die PLL nur Frequenzen innerhalbdieses Bereiches erzeugen. Der Teilungsfaktor, die Referenzfrequenz, und der Verstimmbereichdes VCOs müssen daher aufeinander abgestimmt werden.

Der Nachteil der PLL gemäß Abbildung 1 ist, dass die Ausgangsfrequenz nur um ganzzahligeVielfache der Referenzfrequenz verändert werden kann. Aufgrund dieser Eigenschaft bezeich-net man diese Variante als Integer-N-Architektur. Gebrochene Vielfache der Referenzfrequenzkönnen beispielsweise mit einer Fractional-N-PLL erzeugt werden.

Bei einer Integer-N-Architektur wird mit der Referenzfrequenz gleichzeitig die maximale Fre-quenzauflösung festgelegt, da fref die kleinste Schrittweite angibt, mit der die Ausgangsfre-quenz verstimmt werden kann. Wird z.B. ein Kanalabstand von 100 kHz festgelegt, so muss dieReferenzfrequenz entweder 100 kHz betragen oder einem Wert entsprechen, welcher mit einemganzzahligen Faktor mulipliziert 100 kHz ergibt.

Ein weiteres Kriterium einer PLL ist die sogenannte Einschwingzeit. Diese Zeit benötigt diePLL beim Einschalten oder bei einem Kanalwechsel, um ihren neuen stationären Zustand zu

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PLL 1 EINFÜHRUNG

erreichen. Maßgeblich für die Einschwingzeit ist die Schleifenbandbreite. Diese kann anhanddes Bodediagramms der Ringverstärkung ermittelt werden (siehe Kapitel 1.4).Sie ist definiert als die Frequenz, bei welcher der Betrag der Ringverstärkung die 0-dB-Achse schneidet und wird durch die Dimensionierung des Schleifenfilters eingestellt (sieheKapitel 2.5). Für ein schnelles Einschwingen der PLL, muss die Schleifenbandbreite möglichstgroß gewählt werden.Dadurch ergibt sich jedoch ein wesentlicher Nachteil. Eine große Bandbreite beschleunigt zwardas Einschwingen, vermindert aber gleichzeitig die Dämpfung der Störkomponenten. Wird dieBandbreite in Bezug zur Referenzfrequenz zu groß gewählt, kann dies aufgrund der geringenDämpfung zu einem instabilen Verhalten der PLL führen.

1.3 Beschreibung der Phasenregelschleife als Regelkreis

Da eine Phasenregelschleife ein Regelkreis ist, folgt zunächst eine allgemeine Beschreibungaus regelungstechnischer Sichtweise. Im Anschluss daran wird diese Theorie auf die Phasenre-gelschleife angewendet.Bei einem rückgekoppelten System wird die Ausgangsgröße auf den Eingang zurückgeführt.Dabei liegt zumeist eine Gegenkopplung vor. Dies bedeutet, dass die zurückgeführte Größevom Eingangssignal subtrahiert wird und diesem somit entgegenwirkt.

V(s)

K(s)

A(s)X(s) Y(s)R(s)

Abb. 2: Blockschaltbild eines allgemeinen Regelkreises nach [5]

Abbildung 2 zeigt ein System mit negativer Rückkopplung. Der Einkoppelfaktor A(s), derRückkoppelfaktor K(s) und die Verstärkung V (s) stehen dabei für Übertragungsfunktionenim Frequenzbereich. Es ergibt sich:

R(s) = A(s) ·X(s)−K(s) · Y (s). (2)

Für das Ausgangssignal Y (s) gilt:

Y (s) = V (s) ·R(s). (3)

Betrachtet man die Wirkung der Eingangsgröße X(s) auf den Ausgang Y (s) im offenen Regel-kreis, d.h. für K(s) = 0, erhält man die Übertragungsfunktion des offenen Regelkreises Ho(s):

Ho(s) = A(s) · V (s). (4)

Die Ringverstärkung Vr(s) ist die Wirkung des Ausgangs auf sich selbst:

Vr(s) = K(s) · V (s). (5)

EL-V8 - 4

PLL 1 EINFÜHRUNG

Durch Einsetzen der Gleichung (2) in Gleichung (3) und anschließender Umformung nach Y (s)X(s)

erhält man die Übertragungsfunktion H(s) des geschlossenen Regelkreises:

H(s) =Y (s)

X(s)=

A(s) · V (s)

1 +K(s) · V (s)=

Ho(s)

1 + Vr(s). (6)

Eine Phasenregelschleife kann unter der Voraussetzung, dass sich das System im eingeschwun-genen Zustand befindet, durch ein linearisiertes Modell beschrieben werden [1]. Das Blockdia-gramm in Abbildung 3 ist daher vergleichbar zu einem Kleinsignal-Ersatzschaltbild.

+-

Frequenzteiler

Schleifenfilter

PFD mit Ladungspumpe

Z(s)K

VCO

KPFD

F

F(s)inVCO

out,N

s

I CP

1/N

F(s)e U (s)VCO F(s)out

Abb. 3: Linearisiertes Modell einer Phasenregelschleife

Vergleicht man das Blockdiagramm der PLL in Abbildung 3 mit dem Blockdiagramm des all-gemeinen Regelkreises in Abbildung 2, so ergeben sich folgende Zusammenhänge:

X(s) = Φin(s) (7)Y (s) = Φout(s) (8)R(s) = Φe(s) (9)A(s) = 1 (10)K(s) = 1/N (11)

Die Herleitung der Übertragungsfunktion des geschlossenen Regelkreises einer PLL ist Teilder Vorbereitungsaufgaben (Aufgabe 1, S. 24) und wird im Rahmen der Vorbesprechung desPraktikumsversuchs durchgeführt.

EL-V8 - 5

PLL 1 EINFÜHRUNG

1.4 Stabilitätsbetrachtung eines Regelkreises

Für eine ordnungsgemäße Funktion eines Regelkreises ist die Betrachtung der Stabilität unab-dingbar. In diesem Fall wird die sogenannte Eingangs-Ausgangs-Stabilität betrachtet. Wenn derNenner der Übertragungsfunktion des geschlossenen Regelkreises H(s) zu Null wird, ist derRegelkreis instabil [2]. Dies ist genau dann der Fall, wenn:

|Vr(s = jω)| = 1 (12)und ∠Vr(jω) = 180. (13)

Die Frequenz, bei welcher der Betrag der Ringverstärkung des geschlossenen Regelkreisesgleich eins ist, bezeichnet man als Durchtrittsfrequenz fD oder Bandbreite des Regelkreises.Als Phasenreserve ΦM bezeichnet man die Differenz zwischen −180 und der Phase der Ring-verstärkung bei der Durchtrittsfrequenz. In der Praxis muss die Phasenreserve größer als 30

sein, damit eine hinreichende Stabilität gegeben ist.In Abbildung 4 beträgt die Durchtrittsfrequenz fD ≈ 20 kHz. Die Phase φ(fD) beträgt beidieser Frequenz ungefähr −120°. Die Phasenreserve ist also ΦM = 60°. Daraus kann gefolgertwerden, dass die PLL stabil ist. Bei einer Referenzfrequenz von fref = 106 Hz beträgt derenDämpfung αdB ungefähr (−)63 dB.

200

100150

500

-50-100-150-200

-180

-120-140-160

-200

-220-240-260-280

Frequenz [Hz]

Frequenz [Hz]

arg

(V(f

)) [

Gra

d]

r|V

(f)|

[dB

]r

0101

10

210310

410510

610

710810

910010110

2103

104

105

10

710810

610

910fD

adB

F= F(f ) + 180°M D

Abb. 4: Bodediagramm der Übertragungsfunktion einer PLL 4. Ordnung

EL-V8 - 6

PLL 1 EINFÜHRUNG

1.5 Schleifenordnung und Schleifentyp

Die Schleifenordnung gibt die Anzahl der Polstellen der Übertragungsfunktion des geschlos-senen Regelkreises an, wobei die Polstellen des Schleifenfilters und die Polstellen des VCOssummiert werden [4]. Bei einer Schleife erster Ordnung wird auf das Filter verzichtet, und esgilt Z(s) = 1. Dadurch vereinfacht sich die Übertragungsfunktion H(s) des geschlossenenRegelkreises zu:

H(s) =NKPFDKV CO

sN +KPFDKV CO

(14)

Anhand der Gleichung (14) kann man erkennen, dass eine PLL erster Ordnung nur eine Pol-stelle aufweist. Dieser Pol entsteht durch das Integrationsverhalten des VCOs. Verwendet maneine PLL mit einer Ladungspumpe, so muss für die Strom-Spannungs-Wandlung mindestensein Schleifenfilter 1. Ordnung eingesetzt werden. Dadurch erhöht sich die Schleifenordnungder Phasenregelschleife auf zwei.Ein weiteres Kriterium einer PLL ist der Schleifentyp. Dieser gibt die Anzahl der idealen Inte-gratoren in der Übertragungsfunktion des offenen Kreises an [1].

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PLL 2 KOMPONENTEN VON PHASENREGELSCHLEIFEN

2 Komponenten von Phasenregelschleifen

Im ersten Kapitel wurde das Prinzip, der Aufbau und die grundlegenden Eigenschaften einerPhasenregelschleife anhand eines linearisierten Modells (Blockschaltbild) dargestellt.Im folgenden Kapitel sollen die einzelnen Komponenten der Phasenregelschleife im Rahmendieses Praktikumsversuchs mit Ihren Eigenschaften und der schaltungstechnischen Realisierungvorgestellt werden.

2.1 Spannungsgesteuerter Oszillator (VCO)

Ein elementarer Bestandteil einer Phasenregelschleife ist der spannungsgesteuerte Oszillator.Dieser wird in der Regel in Sende- und Empfängerschaltungen eingesetzt und dient dazu, dieTrägerfrequenzen der einzelnen Übertragungskanäle zu erzeugen. Eine wichtige Eigenschaftdes VCOs ergibt sich somit direkt aus seiner Funktion. Um möglichst viele verschiedene Kanä-le einstellen zu können, muss der VCO in der Lage sein, alle erforderlichen Frequenzen zuerzeugen [4]. Demzufolge muss der VCO über einen ausreichend großen Verstimmbereich ∆ωverfügen. Der Verstimmbereich gibt die Differenz zwischen der höchsten und der niedrigstenFrequenz an, die der VCO erzeugen kann. Es gilt daher ∆ω = 2π · (fmax − fmin).Ein weiteres Kriterium eines VCOs ist die Verstimmsteilheit KV CO. Diese ergibt sich aus derAbleitung der Ausgangsfrequenz nach der Steuerspannung:

KV CO =∂ωaus

∂UV CO

= 2π∂faus∂UV CO

(15)

Abbildung 5 zeigt eine typische VCO-Steuerkennlinie. Da die Steuerkennlinie eines VCOs inder Regel keinen linearen Verlauf besitzt, ist die Verstimmsteilheit KV CO nicht konstant, son-dern weist eine Änderung über der Steuerspannung UV CO auf. Die Verstimmsteilheit kann mitHilfe einer Tangente im Arbeitspunkt ermittelt werden.

0 1 2 3 4 5 6 7 8 9 10

220

240

260

280

300

320

380

Tune-Spannung [V]

Fre

qu

en

z [M

Hz]

340

360

Abb. 5: Steuerkennlinie eines VCO

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Bezüglich des Aufbaus gibt eine große Anzahl unterschiedlicher Oszillatorarten und -konzepte.Sie unterscheiden sich im Wesentlichen in ihrer Architektur, ihrem Aufwand und in den er-reichbaren Gütekriterien [3]. Je nach Anwendungsgebiet ist es demnach vorteilhaft, entwederdas eine oder das andere Konzept auszuwählen. Für niederfrequente Anwendungen, bei denendie Güte keine große Rolle spielt, eignen sich z.B. Ringoszillatoren sehr gut. Sie sind einfachaufgebaut und lassen sich platzsparend auf einem Chip integrieren. Für hochfrequente Anwen-dungen, wie z.B. den Einsatz in Mobilfunkschaltungen, bei denen Frequenzen im Gigahertz-Bereich benötigt werden, ist der Einsatz von Ringoszillatoren jedoch nicht möglich. Für dieseZwecke werden Reflexionsoszillatoren mit einem LC-Schwingkreis verwendet.Bei Reflexionsoszillatoren bilden LC-Schwingkreise die frequenzselektive Komponente, densogenannten Resonator. Eine mögliche Art der Verstärkung ist, den Schwingkreis mit Hilfe ei-nes aktiven Bauelements, z.B. einem Transistor, zu entdämpfen. Dieser aktive Schaltungsteilwird als NIC (negative impedance converter) bezeichnet. Abbildung 6 zeigt das entsprechendeModell eines Reflexionsoszillators, welches auch als Eintormodell bezeichnet wird [4].

NICCR LR RR

YR YNIC

Abb. 6: Blockschaltbild eines Reflexionsoszillators

Im Widerstand RR sind die ohmschen Verluste des Resoators zusammengefasst. Eine Schwin-gung des LC-Resonators würde allmählich abklingen, wenn dem System von außen keine zu-sätzliche Energie zugeführt wird.Der NIC gleicht die Verluste, die durch den parallelen Widerstand RP entstehen, aus und erhältdadurch die Schwingung des LC-Resonators aufrecht.Die Schwingbedingung für einen Reflexionsoszillator kann anhand der Admittanzen des Reso-nators und des NICs aufgestellt werden. Die Admittanz des Resonators lautet:

YR(jω) =1

jωLR

+ jωCR +1

RR

(16)

Im Falle der Resonanz (ω=ω0) verschwindet der Imaginärteil und die Admittanz ergibt sich zu:

YR(jω0) = ReYR(jω) =1

RR

Aus der Bedingung ImYR(jω0) = 0 folgt die Resonanzfrequenz:

ω0 =1√LC

(17)

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Als Bedingung für eine stabile Schwingung gilt für die Gesamtadmittanz des Reflexionsoszil-lators:

Yges(jω0) = YR(jω0) + YNIC(jω0)!

= 0

Um diese Bedingung zu erfüllen, gilt für die Admittanz des NICs:

ReYNIC(jω0) = −ReYR(jω0)

⇔ 1

RNIC

= − 1

RR

In der Praxis besitzt auch der NIC parasitäre Kapazitäten und Induktivitäten. Diese sorgen füreine Verschiebung der Resonanzfrequenz und müssen bei der Auslegung des Oszillators be-rücksichtigt werden. Anhand von Gleichung 17 kann man erkennen, dass für eine einstellbareResonanzfrequenz entweder der Wert der Kapazität oder der Wert der Induktivität veränderlichsein muss. Da der Wert einer Spule von der Anzahl ihrer Windungen und den Materialpara-metern abhängt und nach der Herstellung nicht mehr geändert werden kann, muss daher dieKapazität variabel ausgelegt werden. Dazu kann eine Varaktor-Diode verwendet werden. DieKapazität einer solchen Diode weist eine Spannungsabhängigkeit auf und kann durch Anlegeneiner Steuerspannung in einem bestimmten Bereich verändert werden. Aufgrund der Kapazi-tätsänderung ergibt sich auch eine Änderung der Resonanzfrequenz.Eine Varaktor-Diode ist eine in Sperrrichtung betriebene pn-Diode. Diese besitzt die Sperr-schichtkapazitätCsp, deren Wert durch Variation der SperrspannungUsp verändert werden kann.Es gilt daher nach [4]

Csp =CS0

(1 + UspUF

)m(18)

UF ist dabei die Flussspannung der Diode und CS0 ihre Kapazität ohne angelegte Sperrspan-nung. Der Wert des Exponenten m hängt davon ab, ob ein abruptes oder graduelles Dotierungs-profil am pn-Übergang vorliegt. Eine Erhöhung der Sperrspannung Usp am pn-Übergang hateine Verbreiterung der Raumladungszonezur Folge. Anschaulich kann die qualitative Verände-rung der Sperrschichtkapazität mit der Plattenkondensator-Formel

C =ε0εrA

d(19)

erklärt werden. Hierbei entspricht der Plattenabstand d der Weite der Raumladungszone.

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2.2 Frequenzteiler

In diesem Praktikum wird ein einstellbarer Frequenzteiler verwendet, wodurch verschiedeneTeilungsfaktoren N eingestellt werden können. Dadurch kann die Ausgangsfrequenz faus derPLL in einem bestimmten Bereich ∆f variiert werden. Da es sich hierbei um eine Integer-N-Architektur handelt, kann die Ausgangsfrequenz faus nur ganzzahlige Vielfache der Referenz-frequenz annehmen.

faus = N · fref (20)

Mit Hilfe eines Rückwärts-Zählers kann ein Teiler realisiert werden. Dazu wird der Zähler zuBeginn auf einen Wert M eingestellt. Mit jedem Taktimpuls wird dieser Wert nun um einsverringert und anschließend von einer Vergleichslogik geprüft, ob dieser Wert gleich null ist.Die Vergleichslogik gibt das Ergebnis als Signal S aus. NachM Takten wird für die Dauer einesTaktes das Signal S zu 1, für die restliche Zeit ist das Signal 0. Um den Vorgang fortlaufend zuwiederholen, wird nach M + 1 Takten der Zähler erneut auf den Wert M geladen. Abbildung 7zeigt beispielhaft das Timing-Diagramm für M = 3.

3 2 1 0 3 2 1 0

clk

cnt

S

S‘

Abb. 7: Timing-Diagramm des Zählers

Es wird zwar die Anzahl der Taktflanken geteilt, die Referenzfrequenz (clk) jedoch nicht -das Ausgangssignal S ist zunächst ein ebenso schnelles Signal wie der Takt, jedoch in einemanderen Tastverhältnis - statt 50% ist das Tastverhältnis nun 1

M+1. Andererseits ist das Signal S

periodisch. NachN = M+1 Takten wiederholt sich das Signal.N = M+1 ist der gewünschteTeilungsfaktor. Teilt man das Signal S mit Hilfe eines „:2“-Teilers, der seinen Ausgang bei jederpositiven Flanke von S ändert, erhält man das Signal S’, welches das Tastverhältnis von 50%hat.

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2.3 Phasen-Frequenz-Detektor (PFD)

Ein Phasen-Frequenz-Detektor (PFD) dient dazu, Phasen- und Frequenzunterschiede zweierEingangssignale zu detektieren. Dabei erzeugt der PFD an seinem Ausgang Signale, die In-formationen über die Phasendifferenz der Eingangssignale enthalten. Abbildung 8 zeigt dasSchaltsymbol eines Phasen-Frequenz-Detektors.

PFDA

B

Q

Q

A

B

Abb. 8: Schaltsymbol eines Phasen-Frequenz-Detektors

Der Phasen-Frequenz-Detektor besitzt die beiden Eingangssignale A und B und die beiden Aus-gangssignale QA und QB. Die Funktionsweise des PFDs kann durch das folgende Zustandsdia-gramm (Abbildung 9) beschrieben werden.

QB

QAB

B

A

A

B

AQAQB= 0= 1

QAQB= 0

= 0 = 0 = 1

Zustand 1Zustand 0Zustand 2

Abb. 9: Zustandsdiagramm eines Phasen-Frequenz-Detektors

Es wird zunächst angenommen, dass sich das System im Zustand 0 befindet, wobei giltQA = QB = 0. Eilt das Signal A dem Signal B voraus, so wechselt das System beim Auf-treten der positiven Flanke an A vom Zustand 0 in den Zustand 1. Der Ausgang QA nimmtdabei den Wert 1 an, während der Ausgang QB den Wert 0 beibehält. Der Zustand 1 wird solange gehalten, bis die positive Taktflanke des Signals B auftritt. Daraufhin wird der AusgangQA auf 0 zurückgesetzt und das System kehrt wieder in den Anfangszustand zurück. Eilt imumgekehrten Fall das Signal B dem Signal A voraus, so wechselt das System vom Zustand 0in den Zustand 2. Mit dem Auftreten der positiven Flanke an A kehrt das System wieder inden Anfangszustand zurück. Bei der folgenden Betrachtung müssen zwei Fälle unterschiedenwerden. Zunächst wird davon ausgegangen, dass beide Signale A und B dieselbe Frequenz be-sitzen und lediglich eine Phasenverschiebung aufweisen [5]. Dieser Fall ist in Abbildung 10dargestellt.

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B

A

Q

Q

A

B

Abb. 10: Eingangssignale A und B mit unterschiedlicher Phase (ΦA 6= ΦB)

Die Signale A und B besitzen dieselbe Frequenz, allerdings eilt das Signal A dem Signal Betwas voraus. Es gilt daher ΦA 6= ΦB. Am Ausgang QA ergeben sich dadurch kontinuierlichePulse, deren Breite ein Maß für die Phasendifferenz ΦA −ΦB darstellt. Da die Frequenz beiderSignale gleich ist, ändert sich die Phasenlage der Signale zueinander nicht. Daher bleibt diePhasendifferenz und somit auch die Breite der Ausgangspulse von QA konstant. Der AusgangQB bleibt kontinuierlich auf Null, weil das Signal B dem Signal A zu keinem Zeitpunkt vor-auseilt.Betrachtet man hingegen zwei Signale unterschiedlicher Frequenz, so ändert sich die Phasenla-ge beider Signale ständig. In Abbildung 11 weist das Signal A eine etwas höhere Frequenz auf,als das Signal B. Es gilt ωA > ωB. Dadurch nimmt die Phasendifferenz ΦA − ΦB und damitauch die Pulsweite am Ausgang QA stetig zu.

A

A

B

Q

QB

Abb. 11: Eingangssignale A und B mit unterschiedlicher Frequenz (ωA > ωB)

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Ein einfacher Phasen-Frequenz-Detektor kann aus zwei D-Flipflops mit Reset-Eingang undeinem AND-Gatter aufgebaut werden [6]. Abbildung 12 zeigt die Realisierung eines solchendigitalen PFDs.

AND

D

CLK

Q

Reset

QD

CLK

1

1

B

A

Q

Q

A

B

Abb. 12: Blockschaltbild eines PFDs

Die Funktionsweise ist dabei die Folgende: Tritt an einem der beiden Eingänge A oder B einepositive Taktflanke auf, so wird der Ausgang des entsprechenden Flipflops auf 1 gesetzt. Erstwenn an dem anderen Eingang ebenfalls eine positive Taktflanke detektiert wird, nimmt auchder Ausgang des anderen Flipflops den Wert 1 an. Haben beide Ausgänge QA und QB den Wert1, so erzeugt das AND-Gatter einen Reset-Impuls, der die Ausgänge beider Flipflops wieder aufNull zurücksetzt. Am Ausgang des PFDs wird somit ein Impuls erzeugt, der genau dem Pha-senunterschied beider Signale entspricht. Je nachdem welches Signal voreilt, wird entweder derAusgang QA oder der Ausgang QB zuerst geschaltet. Der Ausgang QA wird dabei auch als Up-und der Ausgang QB als Down-Ausgang bezeichnet. Beide Ausgänge dienen zur Ansteuerungder Ladungspumpe.

EL-V8 - 14


2.4 Ladungspumpe (CP)

Abbildung 13 zeigt den Phasen-Frequenz-Detektor (PFD) zusammen mit der Ladungspumpeund dem Schleifenfilter [6].

A

B

Q

Q

A

B

PFD

I

I

1

2

S

S

1

2

Schleifenfilter

UVCO

Ladungs−pumpe

UDD

Abb. 13: PFD mit Ladungspumpe und Schleifenfilter

Die Ladungspumpe kann im einfachsten Fall durch ein Modell bestehend aus zweiStromquellen I1 und I2 und zwei Schaltern S1 und S2 beschrieben werden. Die Ansteuerungerfolgt durch die beiden Ausgangssignale QA und QB des Phasen-Frequenz-Detektors (PFD).Die Aufgabe einer Ladungspumpe besteht darin, die Ausgangssignale des Phasen-Frequenz-Detektors in einen äquivalenten Strom umzuwandeln. In Kombination mit dem PFD ergibt sichals mittlerer Ausgangsstrom der Ladungspumpe pro Referenzperiode:

iCP (t) = ICP ·Φe

2π= KPFD · Φe (21)

Im Ausgangszustand sind beide Schalter S1 und S2 geöffnet, d.h. es fließt zunächst kein Strom.Nimmt eines der beiden SignaleQA oderQB den Wert 1 an, so wird der entsprechende Schaltergeschlossen und das Schleifenfilter wird entweder durch die obere Stromquelle geladen oderdurch die untere Stromquelle entladen. Besitzt beispielsweise der Ausgang QA den Wert 1 undQB den Wert 0, so wird der Schalter S1 geschlossen. Der Schalter S2 bleibt weiterhin geöffnet.In diesem Zustand fließt ein positiver Strom I1 von der oberen Stromquelle in das Schleifenfilterhinein. Dadurch werden die Kapazitäten des Filters aufgeladen und die Steuerspannung UV CO

am Ausgang des Filters steigt an. Im umgekehrten Fall wird der obere Schalter S1 geöffnetund der untere Schalter S2 geschlossen. Das Filter wird dann durch die untere Stromquelleentladen und die Spannung UV CO am Ausgang des Filters nimmt wieder ab. Dieses Modellkann allerdings nur als vereinfachte Darstellung der Ladungspumpe angesehen werden. DieSchalter S1 und S2, sowie die beiden Stromquellen I1 und I2 werden auf Schaltungsebene durchMOSFETS oder Bipolar-Transistoren realisiert.

EL-V8 - 15


2.5 Schleifenfilter

Das Schleifenfilter ist das regelnde Element einer Phasenregelschleife und sorgt dafür, dassder Strom der Ladungspumpe durch Integration an einer Kapazität in die Tuningspannung desVCOs umgewandelt wird. Des Weiteren werden Störfrequenzen durch die Filterwirkung un-terdrückt. Durch die Wahl der Filterordnung und der Bauelementwerte kann das Verhalten derPhasenregelschleife hinsichtlich der Stabilität, der Einschwingzeit und der Störfrequenzunter-drückung beeinflusst werden.In diesem Abschnitt wird die Vorgehensweise bei der Ermittlung von Bauelementwerten für einFilter 2. und 3. Ordnung als Funktion der PLL-Parameter vorgestellt. Zuerst wird ein Filter 2.Ordnung betrachtet.

R2

1

C2

C Uaus

I in

Abb. 14: Filter 2. Ordnung

Die Übertragungsfunktion des in Abbildung 14 dargestellten Filters ergibt sich zu

Z(s) =Uaus

Iin=

s ·R2C2 + 1

C1C2R2s2 + C1s+ C2s(22)

Durch Umformung dieser Gleichung gelangt man zu einer Darstellung, aus der Amplitudenfak-tor und Null- bzw. Polstellen sofort ersichtlich sind:

Z(s) = A · τ2s+ 1

s(τ1s+ 1)(23)

τ1 = R2 ·C1C2

C1 + C2

(24)

τ2 = R2C2 (25)

A =1

C1 + C2

(26)

Die Übertragungsfunktion Z(s) des Schleifenfilters wird in die Gleichung für die Ringverstär-kung eingesetzt. Es ergibt sich:

⇒ Vr(jω) = K1

ω2· jωτ2 + 1

jωτ1 + 1(27)

EL-V8 - 16


Der Faktor K beinhaltet alle frequenzunabhängigen Faktoren. Die Phase der der Ringverstär-kung ist gegeben durch:

ΦVr(jω) = arctan(ωτ2)− arctan(ωτ1) (28)

Damit folgt für die Phasenreserve:

ΦM = arctan(ωτ2)− arctan(ωτ1) + π (29)

Die Frequenz, bei welcher die Phasenreserve maximal ist, kann durch Differenzieren von ΦM

ermittelt werden. Das Ergebnis lautet:

ωM =

√1

τ1τ2

(30)

Um sicherzustellen, dass bei |Vr| = 1 die Phasenreserve der Ringverstärkung maximal ist, wähltman als Durchtrittsfrequenz die zuvor berechnete Frequenz mit maximaler Phasenreserve:

ωD!

= ωM (31)

Die Schleifenbandbreite ωD und die Phasenreserve ΦM sind Entwurfskriterien, die durch dieAnwendung bestimmt sind. Mit der Festlegung durch Gleichung 31 werden die Zeitkonstan-ten des Filters in Abbildung 14 mit diesen Entwurfskriterien verknüpft. Die Zusammenhängelauten:

τ1 =1

ωD

· 1− sin ΦM

cos ΦM

(32)

τ2 =1

ω2D · τ1

(33)

Aus der Bedingung |Vr| = 1 können schließlich die Bauelementwerte C1, C2 und R2 des Filtersvollständig bestimmt werden:

C1 =KPFDKV CO

N· τ1

τ2

· 1

ω2D

·

√ω2Dτ

22 + 1

ω2Dτ

21 + 1

(34)

C2 = C1 ·(τ2

τ1

− 1

)(35)

R2 =τ2

C2

(36)

Je nach Dimensionierung des Filters 2. Ordnung kann es vorkommen, dass die Referenzfre-quenz fref nicht stark genug gedämpft wird. Der Oszillator mischt die Referenzfrequenz hoch,sodass im Ausgangssignal neben der gewünschten Ausgangsfrequenz faus auch Frequenzantei-le bei faus-fref und faus+fref auftreten. Durch ein zusätzliches Tiefpassfilter 1. Ordnung (RC-Glied) zwischen dem Schleifenfilter 2. Ordnung und dem VCO kann die Flankensteilheit fürhohe Frequenzen auf -60 dB/Dekade erhöht werden. Dies führt zu einem Schleifenfilter 3. Ord-nung (PLL 4. Ordnung), welches eine größere Dämpfung bei der Referenzfrequenz aufweist.Die Eckfrequenz ist mindestens eine Dekade über der Durchtrittsfrequenz zu wählen.

EL-V8 - 17


In diesem Versuch wird ein Schleifenfilter 3. Ordnung (Abbildung 15) verwendet. Die Übertra-

1C

R3

3C

C2

R2 Uaus

I in

Abb. 15: Filter 3. Ordnung

gungsfunktion des RC-Gliedes, bestehend aus R3 und C3 lautet:

F (jω) =1

1 + jωR3C3

(37)

Als Entwurfsparameter für das RC-Glied eignet sich die gewünschte zusätzliche Dämpfung beider Referenzfrequenz:

ξref = 10 log(1 + (2πfrefτ3)2

)(38)

Der Beitrag des zusätzlichen RC-Gliedes zum gesamten Schleifenfilter wird durch die Zeitkon-stante

τ3 = R3C3 =1

2πfref·√

10ξref10 − 1 (39)

berücksichtigt. Durch das zusätzliche Filter verschiebt sich das Maximum der Phasenreserve zueiner etwas niedrigeren Frequenz ω∗

m, was bei der Dimensionierung der Bauteile berücksichtigtwerden muss.Je nach Aufbau der Phasenregelschleife muss auch die Eingangskapazität des VCOs (Varaktor-Diode) berücksichtigt werden. In diesem Versuch kann die Eingangskapazität jedoch vernach-lässigt werden, da sie durch einen Buffer vom Schleifenfilter getrennt ist.

EL-V8 - 18

PLL 3 VERSUCHSHARDWARE

3 Versuchshardware

3.1 PLL-Chip

Die im Versuch verwendete PLL ist mit Ausnahme des Schleifenfilters auf einem einzigen Chip(MAX2871) integriert. Der PLL-Chip kann Signale mit stabilen Frequenzen zwischen 23,5 und6000 MHz zu erzeugen. Die einzelnen integrierten Komponenten der PLL sind im Blockschalt-bild (Abb. 16) dargestellt.

XCO

General DescriptionThe MAX2871 is an ultra-wideband phase-locked loop (PLL)

with integrated voltage control oscillators (VCOs) capable

of operating in both integer-N and fractional-N modes.

When combined with an external reference oscillator and

loop filter, the MAX2871 is a high-performance frequency

synthesizer capable of synthesizing frequencies from

23.5MHz to 6.0GHz while maintaining superior phase

noise and spurious performance.

The ultra-wide frequency range is achieved with the

help of multiple integrated VCOs covering 3000MHz to

6000MHz, and output dividers ranging from 1 to 128. The

device also provides dual differential output drivers, which

can be independently programmed to deliver -1dBm to

+8dBm differential output power. Both outputs can be

muted by either software or hardware control.

The MAX2871 is controlled by a 4-wire serial interface and

is compatible with 1.8V control logic. The device is available

in a lead-free, RoHS-compliant, 5mm x 5mm, 32-pin TQFN

package, and operates over an extended -40°C to +85°C

temperature range.

The MAX2871 has an improved feature set and better overall

phase noise and is fully pin and software-compatible with the

MAX2870.

Applications

Benefits and Features Output Binary Buffers/Dividers Enable Extended

Frequency Range

• Divider Ratios of 1/2/4/8/16/32/64/128

• 23.5MHz to 6000MHz

High-Performance Phase Frequency Detector (PFD)

and Reference Frequency Reduces Spectral Noise

• PFD Up to 140MHz

• Reference Frequency Up to 210MHz

Low Normalized Inband Phase Noise of -230dBc/Hz

Reduces System Noise Floor Contribution

Manual/Automatic VCO Selection Permits Fast

Switching

Output Phase Reset and Adjustment Allow

Synchronization of Multiple Synthesizers

On-Chip Temperature Sensor with 7-Bit ADC Ensures

Optimum VCO Selection

Cycle Slip Reduction and Fast Lock Features

Improve Accuracy and Acquisition Time

VCO Lock Maintained Over Entire Temperature

Range Provides Glitch-Free Operation

Dual Differential Programmable Outputs Maximize

Flexibility of Use

Ordering Information and “Typical Application Circuit” appears at end of data sheet.

Wireless Infrastructure

Test and Measurement

Clock Generation

Microwave Radios

19-7106; Rev 3; 4/17

REF_IN

CLKDATA

LE

X2MUXMUX DIVIDE-BY-2R COUNTER

INTEGER FRAC

MAINMODULATOR

MODULUS

VCO

SPI ANDREGISTERS

DIV-BY-1/2/4/8

MUX

DIV-BY-1/2/4/8/16

MUX

MUX

LOCK DETECT

CHARGEPUMP

MUX

LD

CP_OUT

GND_CP

TUNE

RFOUTA_P

RFOUTB_P

RFOUT_EN

RFOUTA_N

RFOUTB_NN COUNTER

MAX2871

MAX2871 23.5MHz to 6000MHz Fractional/ Integer-N Synthesizer/VCO

Functional Diagram

EVALUATION KIT AVAILABLE

F(s)

Spek

µC

PFD

D1 D2

Abb. 16: Blockschaltbild des PLL-Chips MAX2871 [10]

Unmittelbar nach dem Eingang für die Referenzfrequenz befindet sich der Eingangspfad. Die-ser besteht aus einem Frequenzverdoppler (X2), einem einstellbareren Frequenzteiler (R Coun-ter) sowie einem Frequenzhalbierer (DIVIDE-BY-2). Diese in Serie angeordneten Komponentendienen dazu, eine gegebene Referenzfrequenz zu verändern, falls dies für die Anwendung not-wendig ist.Der Vergleich der modifizierten Referenzfrequenz fPFD mit der geteilten Ausgangsfre-quenz sowie die Ansteuerung der Charge-Pump wird durch den darauffolgenden Phasen-Frequenzdetektor (PFD) durchgeführt. Der Charge-Pump-Strom wird vom Chip herunterge-führt und in ein externes Schleifenfilter geleitet. Dort wird der Strom in eine Tuning-Spannungfür den VCO umgewandelt. Der Ausgang des Schleifenfilters ist mit dem Tune-Eingang desPLL-Chips verbunden, sodass die Tuning-Spannung unmittelbar am VCO-Eingang anliegt.Der VCO kann Frequenzen zwischen 3000 und 6000 MHz an seinem Ausgang erzeugen. UmAusgangsfrequenzen kleiner als 3000 MHz zu erzeugen, sind die zusätzlichen Frequenztei-ler D1 und D2 im Ausgangspfad der PLL eingebaut. Diese können auf feste Teilungsfaktoreneingestellt werden. In diesem Versuch ist die PLL so konfiguriert, dass D1 und D2 nicht imRückkoppelpfad der PLL liegen.Weiterhin existieren 5 Multiplexer (MUX), mit denen bestimmte Komponenten, wie zum Bei-spiel die Frequenzteiler, außer Kraft gesetzt werden können. Der Signalpfad, der durch dieMultiplexer-Konfiguration für die gesamte Versuchsdurchführung festgelegt wird, ist in blaudargestellt.

EL-V8 - 19


Es existieren zwei Betriebsmodi für den PLL-Chip: Integer-N und Fractional-N. Während imInteger-N Modus lediglich der N-Teiler (N Counter) aktiv ist, sind im Fractional-N Modus auchdie Modulatoren FRAC und MODULUS aktiv. Mit diesen können auch fraktionale Frequenz-werte, wie z.B. 2000,7 MHz, am Ausgang generiert werden.Die Ausgangsfrequenz der PLL kann mit den Frequenzteilern und Modulatoren wie folgt ein-gestellt werden:

faus = fPFD ·N + F

M

D(40)

Hierbei ist N der ganzzahlige Wert des N-Teilers und F bzw. M die ganzzahligen Wer-te der Modulatoren. D entspricht dem gesamten Teilungsfaktor im Ausgangspfad der PLL(D = D1 ·D2).Die modifizierte Referenzfrequenz ist gegeben durch:

fPFD = fref ·1 +DBR

R · (1 +RDIV 2)(41)

R ist der Wert des Frequenzteilers im Eingangspfad. DBR und RDIV 2 sind boolesche Varia-blen und haben entweder den Wert „0“ oder „1“. Sie geben an, ob der Frequenzverdoppler bzw.der Frequenzhalbierer im Eingangspfad der PLL aktiv ist (siehe Abb. 16).Für seine Konfiguration verfügt der PLL-Chip über sechs Datenregister mit jeweils 32 Bit.Die Werte der Teiler, der Betrag des Charge-Pump Stroms und weitere Einstellungen der PLLwerden durch Setzen der entsprechenden Registerbits festgelegt. Über eine SPI-Schnittstellewerden die einzelnen Konfigurationsbits seriell mithilfe eines externen Mikrocontrollers an denPLL-Chip gesendet. Der PLL-Chip empfängt diese Bits und schreibt sie entsprechend ihrerReihenfolge in die Datenregister. In den nachfolgenden Auszügen aus dem Datenblatt des PLL-Chips [10] sind die für die Versuchsdurchführung relevanten Konfigurationsbits und ihre Posi-tionen innerhalb der Register dargestellt.

Register and Bit DescriptionsThe operating mode of the device is controlled by six on-chip registers.Defaults are not guaranteed upon power-up and are provided for reference only. All reserved bits should only

be written with default values. In low-power mode, the register values are retained. Upon power-up, the registers should be programmed twice with at least a 20ms pause between writes. The first write ensures that the device is enabled, and the second write starts the VCO selection process.

Table 3. Register 0 (Address: 000, Default: 007D0000HEX)

BIT LOCATION BIT ID NAME DEFINITION

31 INT Int-N or Frac-N Mode Control

0 = Enables the fractional-N mode1 = Enables the integer-N modeThe LDF bit must also be set to the appropriate mode.

30:15 N[15:0] Integer Division Value

Sets integer part (N-divider) of the feedback divider factor. All integer values from 16 to 65,535 are allowed for integer mode. Integer values from 0 to 15 are not allowed. Integer values from 19 to 4091 are allowed for fractional mode.

14:3 FRAC[11:0] Fractional Division Value

Sets fractional value:000000000000 = 0 (see F0I bit description)000000000001 = 1----111111111110 = 4094111111111111 = 4095

2:0 ADDR[2:0] Address Bits Control Register address bits, 000


www.maximintegrated.com Maxim Integrated 18

F

Abb. 17: Relevante Konfigurationsbits in Register 0

EL-V8 - 20


Table 4. Register 1 (Address: 001, Default: 2000FFF9HEX)BIT LOCATION BIT ID NAME DEFINITION

31 Reserved Reserved Reserved. Program to 0.

30:29 CPL[1:0] CP Linearity

Sets CP linearity mode.00 = Disables the CP linearity mode (integer-N mode)01 = CP linearity 10% mode (frac-N mode)10 = CP linearity 20% mode (frac-N mode)11 = CP linearity 30% mode (frac-N mode)

28:27 CPT[1:0]Charge Pump

Test

Sets charge-pump test modes.00 = Normal mode01 = Long Reset mode10 = Force CP into source mode11 = Force CP into sink mode

26:15 P[11:0] Phase Value

Sets phase value. See the Phase Adjustment section.000000000000 = 0000000000001 = 1 (recommended)-----111111111111 = 4095

14:3 M[11:0]Modulus Value

(M)

Fractional modulus value used to program fVCO. See the Int, Frac, Mod and R Counter Relationship section. Double buffered by register 0.000000000000 = Not Valid000000000001 = Not Valid000000000010 = 2-----111111111111 = 4095

2:0 ADDR[2:0] Address Bits Control Register address bits, 001




Table 5. Register 2 (Address: 010, Default: 00004042HEX)BIT LOCATION BIT ID NAME DEFINITION

31 LDS Lock-Detect Speed

Lock-detect speed adjustment.0 = fPFD ≤ 32MHz1 = fPFD > 32MHz

30:29 SDN[1:0]Frac-N Sigma Delta Noise

Mode

Sets noise mode (see the Low-Spur Mode section.)00 = Low-noise mode01 = Reserved10 = Low-spur mode 111 = Low-spur mode 2

28:26 MUX[2:0] MUXConfiguration

Sets MUX pin configuration (MSB bit located register 05).0000 = Three-state output0001 = D_VDD0010 = D_GND0011 = R-divider output0100 = N-divider output/20101 = Analog lock detect0110 = Digital lock detect0111 = Sync Input1000 : 1011 = Reserved1100 = Read SPI registers 06 1101 : 1111= Reserved

25 DBR Reference Doubler Mode

Sets reference doubler mode.0 = Disable reference doubler1 = Enable reference doubler

24 RDIV2 Reference Div2 Mode

Sets reference divide-by-2 mode.0 = Disable reference divide-by-21 = Enable reference divide-by-2

23:14 R[9:0] Reference Divider Mode

Sets reference divide value (R). Double buffered by register 0.0000000000 = 0 (unused)0000000001 = 1-----1111111111 = 1023




Table 7. Register 4 (Address: 100, Default: 6180B23CHEX)BIT LOCATION BIT ID NAME DEFINITION

31:29 Reserved Reserved Reserved. Program to 011.

28 SDLDO Shutdown VCO LDO

Sets Shutdown VCO LDO mode. 0 = Enables LDO 1 = Disables LDO

27 SDDIV Shutdown VCO Divider

Sets Shutdown VCO Divider mode. 0 = Enables VCO Divider 1 = Disables VCO Divider

26 SDREF Shutdown Reference Input

Sets Shutdown Reference input mode. 0 = Enables Reference Input 1 = Disables Reference Input

25:24 BS[9:8] Band-Select MSBs Sets Band-Select clock divider MSBs. See bits[19:12].

23 FB VCO Feedback Mode

Sets VCO to N counter feedback mode.0 = Divided 1 = Fundamental

22:20 DIVA[2:0] RFOUT_ Output Divider Mode

Sets RFOUT_ output divider mode. Double buffered by register 0 when REG4DB = 1.000 = Divide by 1, if 3000MHz ≤ fRFOUTA ≤ 6000MHz 001 = Divide by 2, if 1500MHz ≤ fRFOUTA

< 3000MHz010 = Divide by 4, if 750MHz ≤ fRFOUTA < 1500MHz011 = Divide by 8, if 375MHz ≤ fRFOUTA < 750MHz100 = Divide by 16, if 187.5MHz ≤ fRFOUTA < 375MHz101 = Divide by 32, if 93.75MHz ≤ fRFOUTA < 187.5MHz110 = Divide by 64, if 46.875MHz ≤ fRFOUTA < 93.75MHz111 = Divide by 128, if 23.5MHz ≤ fRFOUTA< 46.875MHz

19:12 BS[7:0] Band Select

Sets band select clock divider value. MSB are located in bits [25:24].0000000000 = Reserved0000000001 =10000000010 = 2----1111111111 = 1023

11 SDVCO VCO ShutdownSets VCO Shutdown mode.0 = Enables VCO1 = Disables VCO

10 MTLD RFOUT Mute until Lock Detect

Sets RFOUT Mute until Lock Detect Mode0 = Disables RFOUT Mute until Lock Detect Mode1 = Enables RFOUT Mute until Lock Detect Mode

9 BDIV RFOUTB Output Path Select

Sets RFOUTB output path select.0 = VCO divided output1 = VCO fundamental frequency

8 RFB_EN RFOUTB Output Mode

Sets RFOUTB output mode.0 = Disabled1 = Enabled

7:6 BPWR[1:0] RFOUTB Output Power

Sets RFOUTB single-ended output power. See the RFOUTA± and RFOUTB± section.00 = -4dBm01 = -1dBm10 = +2dBm11 = +5dBm



D


EL-V8 - 21


3.2 Platine

Der PLL-Chip befindet sich zusammen mit drei auswählbaren Schleifenfiltern sowie zweiReferenz-Quarzoszillatoren mit den Frequenzen 10 MHz und 50 MHz auf einer Platine(Abb. 21). Die Platine wird mit einer Versorgungsspannung von 3,3 V betrieben.

Quarz-Oszillatoren

Schleifenfilter

Wahlschalter für Schleifenfilter

Anschluss für Versorgungsspannung

Messausgang

Anschluss für serielles Interface (SPI)

Jumper und externer Eingang für die Tuning-Spannung (JTune)

PLL-Chip MAXIM2871

Pins zur Messung des CP-Stroms über einen Shunt

Abb. 21: Versuchsplatine

Mit einem Wahlschalter kann eines der drei Schleifenfilter in den PLL-Regelkreis eingebundenwerden. Die drei Schleifenfilter unterscheiden sich in ihrer Bandbreite und beeinflussen somitdie Schleifenbandbreite und die Stabilität der PLL.Die PLL kann durch Entfernen des Jumpers JTune zwischen dem Ausgang des Schleifenfiltersund dem Eingang des VCOs aufgetrennt werden. Darüber hinaus kann einer der beiden Quar-zoszillatoren durch setzen eines Jumpers ausgewählt werden.Zwischen dem Ausgang des Charge-Pump und dem Eingang des Schleifenfilters befindet sichein Shunt-Widerstand der Größe 1 Ω. Mit diesem kann der Betrag des Charge-Pump-Stromsermittelt werden. Beide Anschlüsse des Shunt-Widerstands sind mit den Pins einer Stiftleisteverbunden.Der PLL-Chip verfügt über vier Ausgänge, die mit SMA-Buchsen bestückt sind. Für die Mess-aufgaben wird der rot markierte Messausgang verwendet. Dieser wird über ein SMA-Kabel miteinem Spektrumanalysator verbunden.Über ein vorgefertigtes Kabel kann ein externer Mikrocontroller an das serielle SPI-Interfacedes PLL-Chips angeschlossen werden.

EL-V8 - 22


3.3 Konfiguration

Zur Kommunikation über SPI wird ein Arduino Micro verwendet. Von einem PC aus wirdein Skript per USB auf den Arduino geladen, welches beim Starten automatisch abläuft. DasSkript kann mithilfe der Arduino-Software editiert werden. Es enthält die Anweisungen, wiedie Register des PLL-Chips beschrieben werden. Die Bits können dort einzeln geändert werdenund sind jeweils in 8er-Blöcken zusammengefasst. Die Register werden nach dem MSB-First-Prinzip gesendet, d.h. das erste/linke Bit ist Bit 31, das letzte Bit ist Bit 0.

EL-V8 - 23

PLL 4 VORBEREITUNGSAUFGABEN

4 Vorbereitungsaufgaben

4.1 Phasenregelschleife

Nennen Sie die Aufgabe einer Phasenregelschleife. Welchen Vorteil bietet eine Phasenregel-schleife gegenüber einem freilaufenden spannungsgesteuerten Oszillator?Zeichnen Sie das Blockschaltbild einer Phasenregelschleife und benennen Sie die einzelnenKomponenten. Schildern Sie in wenigen Sätzen die Aufgabe jeder Komponente innerhalb derPhasenregelschleife. Leiten Sie die Übertragungsfunktion des geschlossenen Regelkreises ei-ner PLL her (Abb.3, S.5). Gehen Sie hierbei schrittweise vor und bestimmen sie in folgenderReihenfolge:

• Ausgangsphase Φout(s, Uvco)

• Tuning-Spannung Uvco(s, iCP )

• Charge-Pump-Strom iCP (s, ICP ,Φe)

• Ausgangsphase Φout(s,Φe)

• Vorwärtsverstärkung V (s)=Φout(s)Φe(s)

• Übertragungsfunktion des offenen Regelkreises HO(s)

• Ringverstärkung VR(s)

• Übertragungsfunktion des geschlossenen Regelkreis H(s)

4.2 Oszillator

Zeichnen Sie den Aufbau eines Reflexionsoszillators und geben Sie die Schwingbedingung an.Wozu wird ein negative impedance converter (NIC) benötigt? Leiten Sie aus der Schwingbe-dingung eine Formel für die Resonanzfrequenz in Abhängigkeit von der Induktivität und derKapazität her.Beschreiben Sie, wie sich man mithilfe einer Varaktor-Diode die Ausgangsfrequenz einesOszillators verändern kann. Geben Sie hierzu die qualitativen Zusammenhänge zwischenRaumladungszone, Sperrschichtkapazität und Oszillatorfrequenz an.

4.3 Frequenzteiler

In den Messaufgaben 5.3 und 5.6 wird die PLL bei vorgegebenen Ausgangsfrequenzenbetrieben. Bestimmen Sie die dazu benötigten Teilungs- und Modulationsfaktoren zunächstin dezimaler Darstellung und wandeln Sie diese im Anschluss in eine binäre Darstellung um.Passen Sie die Länge der Binärzahlen auf die benötigte Länge für die Konfigurationsbits an.Beachten Sie dabei insbesondere die Konfiguration für den Ausgangsteiler D aus Abb. 20.

EL-V8 - 24


zu Messaufgabe 5.3

• Referenzfrequenz fref = 50 MHz

• Ausgangssfrequenz faus = 1 GHz

• Frequenzteiler Eingangspfad R = 1

• Frequenzhalbierer Eingangspfad RDIV 2 = 0

• Frequenzverdoppler Eingangspfad DBR = 0

Ausgangsteilungsfaktor D

Konfigurationsbits für D

Teilungsfaktor NDez

Teilungsfaktor NBin

zu Messaufgabe 5.6


• Ausgangssfrequenz faus = 105, 5 MHz




Ausgangsteilungsfaktor D

Konfigurationsbits für D

Teilungsfaktor NDez

Teilungsfaktor NBin

Modulationsfaktor FDez

Modulationsfaktor FBin

Modulationsfaktor MDez 1000

Modulationsfaktor MBin 001111101000

Tragen Sie die Bits für die Register-Konfiguration an der entsprechenden Position in Abb. 22bzw. Abb. 23 ein.

EL-V8 - 25


Register 0

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

INT N… …N…

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 0 0

…N F… …F ADDR

Register 1

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 0 1

M… …M ADDR

Register 2

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DBRRDIV2 R…

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 1 0

…R ADDR

Register 4

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

D

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

1 0 0

M… …M ADDR

Abb. 22: Register-Konfiguration zu Messaufgabe 5.3

EL-V8 - 26


Register 0

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

INT N… …N…

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 0 0

…N F… …F ADDR

Register 1

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 0 1

M… …M ADDR

Register 2

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

DBRRDIV2 R…

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

0 1 0

…R ADDR

Register 4

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

D

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

1 0 0

M… …M ADDR

Abb. 23: Register-Konfiguration zu Messaufgabe 5.6

EL-V8 - 27


4.4 Schleifenfilter

Welche beiden Funktionen erfüllt das Schleifenfilter innerhalb der PLL? Leiten Sie dieÜbertragungsfunktion Z(s) eines RC-Tiefpasses als Schleifenfilters 1. Ordnung her. BeachtenSie hierbei, dass die vorgeschaltete Charge Pump einen konstanten Eingangsstrom in dasSchleifenfilter liefert. Geben Sie die Übertragungsfunktion des geschlossenen Regelkreiseseiner PLL mit diesem Schleifenfilter an.Welche Ordnung hat eine Phasenregelschleife mit diesem Schleifenfilter? Begründen Sie IhreAntwort.

4.5 Stabilität der Phasenregelschleife

Wie lautet das Stabilitätskriterium für einen gegengekoppelten Regelkreis? Wie lässt sich dieStabilität einer Phasenregelschleife anhand eines Bode-Diagramms überprüfen? Erläutern Siein diesem Zusammenhang die Begriffe Phasenreserve und Schleifenbandbreite.Welcher qualitative Zusammenhang besteht zwischen der Schleifenbandbreite und der Ein-schwingzeit einer PLL? Welchen Einfluss hat die Schleifenbandbreite auf Störfrequenzen, wiez.B. der Referenzfrequenz?

EL-V8 - 28

PLL 5 MESSAUFGABEN

5 Messaufgaben

Hinweis: Für alle Messaufgaben ist der Quarzoszillator mit der Referenzfrequenz 50 MHz zuverwenden!

5.1 VCO Tuning-Kurve

5.1

Anschluss für Arduino (SPI-Interface)

Spannungs-quelle 3,3 V

Spannungsquelle 0,5…2,8 V Adruino PC


Jumper (JTune) und externer Eingang für die Tuning-Spannung (rechter Pin)

Messausgang

Spektrum-analysator

Nehmen Sie die Tuning-Kurve des Chip-internen VCOs auf und bestimmen Sie die Verstimms-teilheit KV CO bei der Ausgangsfrequenz faus = 2 GHz. Laden Sie dazu das Arduino-Skript„VCO_KL.ino“ per USB auf den Arduino und senden Sie die Konfigurationsbits über das SPI-Interface an den PLL-Chip.Entfernen Sie danach den Jumper JTune und schließen Sie das vorgefertigte Kabel mit der Be-schriftung UTune an den VCO-Eingangspin auf der Platine an. Schließen Sie das andere Ende desKabels an eine Spannungsquelle an und variieren Sie die Tuning-Spannung UTune zwischen 0,5 Vund 2,8 V in 0,1 V-Schritten. Notieren Sie für jede eingestellte Tuning-Spannung die Frequenzmit der maximalen Leistung mithilfe der Marker-Tools des Spektrumanalysators. Tragen Siedie Messwerte in Tabelle 1 ein und übertragen Sie die Datenpunkte in Abbildung 24. Welchenqualitativen Verlauf weist die Kennlinie auf?

KV CO = ________

EL-V8 - 29

PLL 5 MESSAUFGABEN

UTune (V) faus (GHz)

0,5

0,6

0,7

0,8

0,9

1,0

1,1

1,2

1,3

1,4

1,5

1,6

UTune (V) faus (GHz)

1,7

1,8

1,9

2,0

2,1

2,2

2,3

2,4

2,5

2,6

2,7

2,8

Tab. 1: Messpunkte der Tuning-Kurve

Abb. 24: VCO-Kennlinie

EL-V8 - 30

PLL 5 MESSAUFGABEN

5.2 Teilungsfaktoren

5.2

General DescriptionThe MAX2871 is an ultra-wideband phase-locked loop (PLL)

with integrated voltage control oscillators (VCOs) capable

of operating in both integer-N and fractional-N modes.

When combined with an external reference oscillator and

loop filter, the MAX2871 is a high-performance frequency

synthesizer capable of synthesizing frequencies from

23.5MHz to 6.0GHz while maintaining superior phase

noise and spurious performance.

The ultra-wide frequency range is achieved with the

help of multiple integrated VCOs covering 3000MHz to

6000MHz, and output dividers ranging from 1 to 128. The

device also provides dual differential output drivers, which

can be independently programmed to deliver -1dBm to

+8dBm differential output power. Both outputs can be

muted by either software or hardware control.

The MAX2871 is controlled by a 4-wire serial interface and

is compatible with 1.8V control logic. The device is available

in a lead-free, RoHS-compliant, 5mm x 5mm, 32-pin TQFN

package, and operates over an extended -40°C to +85°C

temperature range.

The MAX2871 has an improved feature set and better overall

phase noise and is fully pin and software-compatible with the

MAX2870.

Applications

Benefits and Features Output Binary Buffers/Dividers Enable Extended

Frequency Range

• Divider Ratios of 1/2/4/8/16/32/64/128

• 23.5MHz to 6000MHz

High-Performance Phase Frequency Detector (PFD)

and Reference Frequency Reduces Spectral Noise

• PFD Up to 140MHz

• Reference Frequency Up to 210MHz

Low Normalized Inband Phase Noise of -230dBc/Hz

Reduces System Noise Floor Contribution

Manual/Automatic VCO Selection Permits Fast

Switching

Output Phase Reset and Adjustment Allow

Synchronization of Multiple Synthesizers

On-Chip Temperature Sensor with 7-Bit ADC Ensures

Optimum VCO Selection

Cycle Slip Reduction and Fast Lock Features

Improve Accuracy and Acquisition Time

VCO Lock Maintained Over Entire Temperature

Range Provides Glitch-Free Operation

Dual Differential Programmable Outputs Maximize

Flexibility of Use

Ordering Information and “Typical Application Circuit” appears at end of data sheet.

Wireless Infrastructure

Test and Measurement

Clock Generation

Microwave Radios

19-7106; Rev 3; 4/17

REF_IN

CLKDATA

LE

X2MUXMUX DIVIDE-BY-2R COUNTER

INTEGER FRAC

MAINMODULATOR

MODULUS

VCO

SPI ANDREGISTERS

DIV-BY-1/2/4/8

MUX

DIV-BY-1/2/4/8/16

MUX

MUX

LOCK DETECT

CHARGEPUMP

MUX

LD

CP_OUT

GND_CP

TUNE

RFOUTA_P

RFOUTB_P

RFOUT_EN

RFOUTA_N

RFOUTB_NN COUNTER

MAX2871


Functional Diagram

EVALUATION KIT AVAILABLE

F(s)

Spek

XCO

µC

PFD

D1 D2

R = 150 MHz

Stecken Sie den Jumper JTune wieder auf die zugehörige Stiftleiste. Das Skript für diese Aufgabewird von Ihrem Versuchsbetreuer auf den Arduino übertragen. Ermitteln Sie unter Verwendungdes Spektrumanalysators den eingestellten Teilungsfaktor N . Die PLL ist für diese Aufgabe sokonfiguriert, dass sie im Integer-N Modus arbeitet und im Eingangspfad des PLL-Chips nurder Frequenzhalbierer aktiv ist. Der Frequenzteiler im Ausgangspfad ist ebenfalls aktiv. DerTeilungsfaktor D ist mithilfe von Abbildung 20 zu bestimmen.





D = ________

N = ________

EL-V8 - 31

PLL 5 MESSAUFGABEN

5.3 Störunterdrückung

Konfigurieren Sie die PLL so, dass sie im Integer-N Modus betrieben wird und eine Ausgangs-frequenz faus = 1 GHz erzeugt. Fügen Sie hierzu die binären Teilungsfaktoren, die Sie bereits inVorbereitungsaufgabe 4.3 bestimmt haben, an die entsprechende Stelle im Arduino-Skript ein.Wie groß ist die Unterdrückung der Signalanteile bei faus ± fRef? Erhöhen Sie die Messdy-namik durch Reduzierung der Messbandbreite, um die Signalanteile bei der Referenzfrequenzerfassen zu können.

ξref = ______

5.4 Regelwirkung

Betreiben Sie die PLL wie in Messaufgabe 5.3. Trennen Sie den Regelkreis erneut auf, indemSie den Jumper JTune entfernen. Sprühen Sie in ungefähr 2 cm Abstand Kältespray für zweiSekunden auf den PLL-Chip und beobachten Sie die Wirkung auf dem Spektrumanalysator.Stecken Sie den Jumper wieder auf die Stiftleiste. Dokumentieren und erklären Sie Ihre Beob-achtungen.

EL-V8 - 32

PLL 5 MESSAUFGABEN

5.5 Charge-Pump-Strom5.4



Adruino PC


Verbindung zu den Anschlusspins des Shunt-Widerstandes

Shunt-Widerstand

Spannungs-messgerät

Masse

Verbindung CP-Ausgang zu Schleifenfilter

Ermitteln Sie den Betrag des Charge-Pump-Stroms. Laden Sie dazu das Arduino-Skript„CP.ino“auf den Arduino und konfigurieren Sie den PLL-Chip. Die PLL arbeitet in einem Test-modus, bei dem die Charge-Pump permanent als Stromquelle aktiv ist. Entfernen Sie den Jum-per JCP, der die Charge-Pump mit dem Schleifenfilter verbindet und legen Sie den rechten Pinder Stiftleiste auf Masse. Zur Strommessung befindet sich ein Shunt-Widerstand auf der Platine,der in Reihe zwischen dem Ausgang der Charge-Pump und dem Eingang des Schleifenfiltersliegt. Der Shunt-Widerstand hat den Wert 1 Ω. Die Anschlüsse des Shunt-Widerstands sind mitden beiden Pins rechts neben dem Drehschalter verbunden. Messen Sie die Shunt-SpannungUSH zwischen diesen Pins. Berechnen Sie den Charge-Pump-Strom unter Anwendung des ohm-schen Gesetzes.

USH = _____________

ICP = _____________

EL-V8 - 33

PLL 5 MESSAUFGABEN

5.6 UKW-Radio5.6


RF-Ausgänge


Jumper (JTune) und externer Eingang für Audio-Einkopplung


Audiosignalquelle Adruino PC

Spektrum-analysator

Schleifenfilter

Wahlschalter für Schleifenfilter

Antenne

Zum Abschluss des Versuchs soll die PLL als UKW-Radiosender betrieben werden. Das UKW-Band reicht von 87,5–108 MHz. Die PLL soll mit einer Ausgangsfrequenz faus = 105,5 MHzbetrieben werden.Verwenden Sie für die PLL-Konfiguration diejenigen Bits, die Sie bereits in Vorbereitungsauf-gabe 4.3 bestimmt haben. Sobald Sie das Signal mit der eingestellten Ausgangsfrequenz aufdem Spektrumanalysator lokalisiert haben haben, entfernen Sie den Jumper JTune und SchließenSie Ihr Smartphone mit dem vorgefertigten Audiokabel unmittelbar an den VCO-Eingang an.Spielen Sie eine Audio-Datei mit Ihrem Smartphone auf mittlerer Lautstärke ab.Schließen Sie die Antenne an die SMA-Buchse mit der Bezeichnung „RF out A n“ an. Schal-ten Sie das UKW-Radio ein und suchen Sie die eingestellte Sendefrequenz 105,5 MHz. WennSie Ihr gesendetes Audiosignal empfangen, schalten Sie auf die Schleifenfilter 2 und 3 um.Schildern Sie Ihre Höreindrücke. Folgern Sie, welches Filter die größte und welches Filter diekleinste Schleifenbandbreite besitzt.

EL-V8 - 34

PLL Literaturverzeichnis

Literatur

[1] M. Weber, „Untersuchung und Schaltungsentwurf einer Phasenregelschleife inFractional-N-Architektur für FMCW-Radarsysteme bei 24 GHz in 120-nm-CMOS-Technologie“, Diplomarbeit, Ruhr-Universität Bochum

[2] J. Lunze, „Regelungstechnik 1“, Springer, 2014

[3] C. S. Vaucher, „Architectures for RF Frequency Synthesizers“, Kluwer AcademicPublishers, 2002

[4] S. Mecking, „System-in-Package-Lösungen von Sendeempfängerschaltungen für draht-lose Netze im 5-GHz-Band: Entwurf und Charakterisierung“, Dissertation, Ruhr-Universität Bochum, 2005

[5] B. Razavi, „Design of Analog CMOS Integrated Circuits“, Mc-Graw-Hill, 2001

[6] B. Razavi, „RF Microelectronics“, Prentice Hall PTR, 1998

[7] U. Langmann, „Integrierte Schaltungen für Mobilfunksysteme“, Vorlesung, Lehrstuhl fürIntegrierte Systeme, Ruhr-Universität Bochum, 2007

[8] M. Weber, „Programmierbare Frequenzteiler für Phasenregelschleifen in Hochfrequenz-Messsystemen: Untersuchung von Teilungskonzepten und Schaltungsentwurf“, Studienar-beit, Lehrstuhl für Integrierte Systeme, Ruhr-Universität Bochum

[9] National Semiconductor, „An Analysis and Performance Evaluation of a Passive FilterDesign Technique for Charge Pump PLL’s“, National Semiconductor, July 2001

[10] Datenblatt MAX2871, „23.5MHz to 6000MHz Fractional/Integer-N Synthesizer/VCO“,Link: https://www.maximintegrated.com/en/products/comms/wireless-rf/MAX2871.html

[11] I. N. Bronstein, „Taschenbuch der Mathematik“, S. 1093, Verlag Harri Deutsch, 5. Auf-lage, 2000

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Documents

Versuch EL-V8: Phasenregelschleife filePLL 1 EINFÜHRUNG 1 Einführung 1.1 Aufgabe einer Phasenregelschleife Eine Phasenregelschleife (PLL, phase locked loop) dient im Allgemeinen