VLSI 기술 & 회로 2020 심포지아 기술 하이라이트

VLSI 기술 & 회로 2020 심포지아는 마이크로 전자의 발전, 진화 및 그

속도를 정의하는 대표적인 국제 회의로 2020년 6월 14일~19일에 개최될

예정이다. 이번 심포지아는 가상 형식을 활용하여 라이브 논문 세션과 사전

녹화 자료로 구성된 두 개의 심포지아로 개최된다.

"유비쿼터스 인텔리전스를 위한 VLSI의 향후 40년"을 주제로 진행되는

심포지아 프로그램에서는 인간의 소통 방식을 변화시키고 글로벌 사회를

새로운 스마트, 커넥티드 장치와 시스템의 시대로 전환시키는 첨단 기술 개발,

혁신적인 회로 설계 및 응용 분야가 다루어진다.

이러한 주제를 다룬 기술 & 회로 주요 논문들을 간단히 소개한다.

5G 트랜시버 & 실리콘 광자 스위치

28GHz 이중 편파 MIMO 빔포머

도쿄공업대학은 NEC와의 협업을 통해 256QAM에서 작동하는 2개의 동시

5G NR(New Radio) 스트림을 지원하는 이중 편파 다중 입력 다중 출력(DP-

MIMO) 빔포머 CMOS 칩을 시연한다. 이 연구팀은 16개의 빔포머 칩

패키지를 사용하여 64-엘리먼트 위성 어레이를 구축했다 (각 엘리먼트는 수직

및 수평 편파 신호로 구성됨). 교차 편파 상쇄를 지원하는 DP-MIMO 위상

어레이를 사용한 측정으로 TX-to-RX EVM이 7.6%에서 3.2%로 개선되었다.

논문 190 CX-Y "교차 편파 누설 상쇄를 포함한 이중 편파 MIMO를 지원하는 28-GHz CMOS

위상 어레이 빔포머", Jian Pang 외, 도쿄공업대학, NEC

그림 5 (a) 다이 확대도 (b) 위상-배열 단위.

14nm CMOS로 제작된 완전한 디지털 인터페이스를 갖춘 5G 멀티 표준 RF

트랜시버

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삼성전자는 14nm FinFET CMOS 공정으로 구현된 레거시 지원 5G NR(New

Radio) FR1 RF 트랜시버(서브 6GHz 대역)를 발표한다. 이 설계에서는 기존의

많은 트랜시버 아키텍처와 달리 디지털 집약적인 회로 기법을 사용하고

완전한 디지털 인터페이스를 기저 대역 모뎀 칩에 사용한다. 저자들의 주장에

의하면 이 디지털 인터페이스는 모뎀 인터페이스를 매우 간소화하여 모뎀

다운링크와 업링크 라인을 각 40개와 10개에서 12개와 6개로 줄일 수 있다.

논문 163 CX-Y "14nm FinFET CMOS로 제작된 5G NR FR1과 3.84Gbps DL/1.92Gbps UL 및

듀얼 밴드 GNSS를 지원하는 완전한 디지털 인터페이스를 갖춘 RF 트랜시버", Sangwook Han

외, 삼성전자

그림 2. 측정된 단위 수신부 성능.

완전 패키지화된 첫 실리콘 광자 8x8 스위치

IBM은 스위칭 및 제어 전자 장치가 모놀리식으로 집적된 실리콘 광자 기반

네트워크 스위치를 시연한다. 이 새로운 광학 기반 회로 스위칭 기술은 광-

전자 도메인 변환에 필요했던 기존의 패킷 기반 전자 스위치의 높은 전력

소비를 낮추면서도 15ns 미만의 빠른 스위치 재구성 시간을 구현한다.

저자들은 이 기술이 간단한 플립칩 패키징의 확장 가능한 공정을 사용한다고

설명한다.

논문 874 CX-Y "90nm SOI CMOS 공정을 통해 모놀리식으로 집적된 실리콘 광자 8×8 스위치",

Jonathan E. Proesel 외, IBM

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그림 5 (a) 8x8 스위치 칩 사진과 (b) PCB 상에 구현된 패키지된 스위치 단위.

3D 집적 실리콘 광자에 광학적으로 샘플링된 ADC

고주파 입력 신호에 대한 기존의 ADC 정확도는 주로 샘플링 클록 지터의

영향을 받는다. UC 버클리, MIT, LBNL 및 CNSE의 연구진은 입력 신호의

샘플링에 저지터(<26 fsrms) 광 펄스를 사용하는 ADC를 구현하여 이 문제를

해결하였다. 프로토타입 2채널 ADC는 65nm CMOS와 고밀도 TOV(through-

oxide-vias)로 연결된 실리콘 광자를 통해 3D 집적 플랫폼에 구현되었으며, 이

ADC는 250ps(4GS/s 유효 샘플링 속도) 간격의 광 펄스로 DC 근처에서 40dB,

45GHz 입력에서 37dB의 SNDR을 달성한다.

논문 587(TX-Y) "3D 집적된 실리콘 광자/65nm CMOS에 광학적으로 샘플링된 ADC", N. Mehta

외, UC 버클리/MIT/LBNL/CNS

그림 4 패키지된 측정 칩과 다이 사진

메모리 기술

고속의 열적 Quenching 통한 기록적인 분극을 가지는 강유전체 박막

한양대학교의 연구진은 2Pr = 100μC/cm2 및 2Ec =~9.5MV/cm를 보여주는

기록적 잔류 분극(Pr)과 항전기장(Ec)을 갖는 Al 도핑 된 HfO2 (Al:HfO2)

강유전체 막을 보고하였다. 연구진은 DI water 에서 고속 Quenching을

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구현함으로써 유리한 강유전 특성을 달성하게 하였다. 이러한 개선은 Al:HfO2

박막 내에서 더 높은 응력/변형을 통해 안정된 사방 정계 상 (o-phase)을

유도하기 때문이다. 최대 106 cycle의 Program/Erase 특성과 10년의 Retention

특성이 확인되며, 이는 flash memory 응용분야에 적합할 수 있다.

Late-news 논문 1110 (TX-Y) “기록적인 분극 밀도를 보이고 Flash memory 응용분야에 적합한

강유전 Al:HfO2박막의 고속 열적 Quenching 특성”

그림 4 (e) Quenching 기법이 이용된 Al:HfO2 박막의 P-E, I-E 특성, 그림 5 (d)

고속 Quenching 냉각 처리된 W/TiN/Al:HfO2 FE/Si 소자의 HR-TEM 이미지

IO 버퍼로 구현된 1.8Gb/s/핀 16Tb NAND 플래시 메모리

삼성전자는 NAND 플래시 메모리 스택이 PCIe(peripheral component interconnect

express) Gen 4 호스트 인터페이스에 필요한 성능 요구 사항을 충족할 수

있도록 지원하는 3세대 F-Chip의 기술 세부 사항을 공개한다. F-Chip은

NAND와 결합하여 이전 세대보다 35% 향상된 핀당 1.8Gb/s의 성능을

달성한다. 이러한 성능은 샘플링 타이밍과 듀티 사이클 오류를 최적화하는

내장된 자체 테스트 기능을 통해 구현된다.

논문 352 CX-Y "고성능의 대용량 저장 시스템을 위해 Toggle 4.0 규격 F-Chip을 사용한 1.8

Gb/s/핀 16Tb NAND 플래시 메모리 멀티칩 패키지" Jang-woo Lee 외, 삼성전자

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그림 1 (a) F-chip 없이; (b) F-chip 과 함께 낸드 다이를 지원하는 채널 구조

극도로 축소된 HC 3D NAND 장치

매크로닉스 인터내셔널은 큰 메모리 윈도우를 갖는 극도로 축소된 HC(Hemi-

Cylindrical) 3D NAND 장치를 발표한다. 제안된 셀 면적(0.009m2/레이어)은

표준 GAA 3D NAND 셀 면적의 ~32%에 불과하지만 10V Vt 가 넘는 매우 큰

메모리 윈도우와 100K의 우수한 내구성을 갖는다. 매크로닉스 연구팀은 HC

장치의 치수 효과를 연구하여 큰(긴) HC 장치일수록 프로그래밍 포화 문제를

일으키는 기생 엣지 누설 효과를 쉽게 경험한다는 사실을 발견했다. 초기

강력한 -FN 지우기에 의한 "웨이크업" 효과는 기생 엣지를 전자적으로

억제하는 게이트 주입 전자를 발생할 수 있으며 결국 장치를 "깨워" 더 큰

프로그래밍 윈도우가 발생한다. 반면에 작은 HC 장치는 웨이크업 필요 없이

이미 우수한 메모리 윈도우를 보여준다. 극도로 축소된 "hero" HC 장치의

양호한 포스트 사이클 데이터 유지 및 RTN 성능이 입증되었다.

논문 263(TX-Y) "10V Vt 가 넘는 큰 메모리 윈도우와 100K의 우수한 내구성을 구현하는

극도로 축소된 HC(Hemi-Cylindrical) 3D NAND 장치", P-Y. Du 외, 매크로닉스 인터내셔널

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그림. 1(a) 중앙 분리되어 대칭으로 두 개로 나뉘어진 Regular HC 3D NAND

소자와 (b) shifted slit position 을 가지는 의도적으로 제작된 비대칭 HC.

소자의 성능 비교를 위해 한쪽에는 작은 HC (hero)를 만들고, 다른 쪽에는 더

긴 HC (poor)로 만들어졌다.

STT-MRAM 을 위한 쿼드 인터페이스 p-MTJ

도호쿠 대학은 300mm Si 웨이퍼에 물리 증착법(PVD), 반응성 이온 에칭(RIE)

및 손상 제어 집적 공정 기술을 사용하여 33nm의 쿼드 인터페이스 수직형

MTJ(쿼드 MTJ)를 제작했다. 33nm 쿼드 MTJ 기술은 높은 쓰기 효율과 저손상

집적 공정 기술 덕분에 1011 쓰기 사이클을 초과하는 우수한 내구성을

달성한다. 이러한 결과는 쿼드 MTJ 기술이 1Xnm 노드까지 지원하는 우수한

확장성을 지닌 저전력의 신뢰할 수 있는 고속 STT-MRAM을 구현하는

유망한 기술임을 보여준다.

논문 435(TX-Y) "10ns 저전력 쓰기 작업, 10년 데이터 유지 및 1011을 초과하는 내구성을

제공하는 1Xnm STT-MRAM을 위한 쿼드 인터페이스 p-MTJ의 확장성", S. Miura 외, 도호쿠

대학

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Fig. 2(a) 개발된 PVD, RIE 의 300mm 웨이퍼 장비와 손상 제어 300mm 집적

공정 기술을 사용하여 제작된 33nm 쿼드-MTJ 의 단면 TEM 이미지

디지털 회로, 하드웨어 보안

예측 전력에 기반한 클록 주파수의 능동적 관리로 DSP 성능 향상

퀄컴은 텍사스 대학과 협력하여 전력 분배 네트워크 모델과 결합된

마이크로아키텍처 이벤트에 기반하여 공급 전압 강하를 예측하고 완화하는

7nm DSP를 공개한다. 이 능동적 클록 게이팅 시스템(PCGS)을 사용하여

예측된 전력 서지에 기반하는 클록 주파수를 관리한 결과, 10% 높은 클록

주파수 또는 Vmin 의 5% 감소에 상응하는 공급 전압 감소 효과가 관찰되었다.

논문 580 CX-Y "7nm Hexagon™ 프로세서의 능동적 전압 강하 완화 시스템", Vijay Kiran

Kalyanam 외, 퀄컴 테크놀로지, 텍사스 대학교

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그림 10 FCLK,EFF - VDD에 대한 DSP 측정.

부채널 공격 차단 암호화 프로세서

인텔은 부채널 공격(SCA)을 차단하기 위해 설계한 RSA(Rivest–Shamir–

Adleman)-4K 암호화 프로세서를 발표한다. 양자 컴퓨터를 사용하여 무차별

대입 공격의 가능성을 줄이는 포스트 퀀텀 RSA 암호화 시스템을 위해 이

논문의 내용이 제안되었다. 이 공개 키 암호화 방법은 회로 난독화와

랜덤화를 활용하여 SCA 차단 회로 영역/성능 오버헤드를 3%로 제한한다.

논문 431 CX-Y "보안 RSA-4K 공개 키 암호화를 위해 14nm CMOS로 제작된 435MHz,

2.5Mbps의 부채널 공격 차단 암호화 프로세서", Raghavan Kumar 외, 인텔

인공지능, 머신러닝 및 양자 컴퓨팅

32GHz 극저온 초전도 4비트 프로세서

규슈 대학과 나고야 대학은 게이트 레벨 파이프라인 아키텍처를 사용하는 첫

시연에서 32GHz에서 작동하는 단자속 양자(SFQ) 4비트 프로세서를 개발했다.

초전도 SFQ 특성을 달성하기 위해 실험은 4.2K에서 액체 헬륨을 사용하여

냉각되었다. 상용 프로세서에 사용되는 기존의 일반적인 클록 파이프라인

설계와 달리 이 설계는 논리가 피드포워드인지 피드백인지에 따라 클록이

데이터와 같은 방향 또는 반대 방향으로 흐르는 포인트 투 포인트 클록

동기화를 사용했다. 저자들은 4비트 프로세서 구현을 위해 와트당 2.5 테라

연산을 주장한다.

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논문 1007 CX-Y "초전도 SFQ 논리를 사용한 32 GHz 6.5 mW 게이트 레벨 파이프라인 4비트

프로세서", Koki Ishida 외, 규슈 대학, 나고야 대학

그림 1(a) 이 연구에 사용된 JJ (Nb/AIOx/Nb)의 주사전자현미경

(SEM)횡단면도 이미지. (b) 이 JJ 를 포함하는 SFQ 링의 미세 사진 (c) 직렬

연결된 SFQ 링의 등가회로

그림 6 클락 분배가 포함된 SFQ-GLP1 의 미세 사진.

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양자 컴퓨팅을 위한 극저온 28nm FD-SOI 기술

양자 컴퓨터에는 작동 온도 범위가 4.2K 저온(LT)에서 1K 훨씬 아래까지

지원하는 고성능의 저전력 제어 전자 장치가 필요하다. CEA-LETI와

STMicroelectronics는 FD-SOI 트랜지스터를 이러한 응용의 CMOS 기술

솔루션으로 제안하고, 이러한 초저온에서 28nm FD-SOI 트랜지스터의 가변성

및 성능에 대한 평가 결과를 발표한다.

단채널 트랜지스터는 특히 FBB(forward back biasing)의 장점을 유지하여 ION

1mA/µm 이상, IOFF 장비 정확도 1fA 미만을 달성하고, 상온(RT)에서

100mK까지 동일한 효율을 유지하여 초저온(ULT)에서 높은 성능을 구현한다.

ULT에서 MOSFET 부정합의 물리적 원인에 대한 연구를 통해 임계 전압(VTH)

및 전류 이득 계수(β) 가변성에 대한 전하 변동 증가의 영향에 주목하였다. 그

밖에도 저온에서 VTH 및 β 가변성의 증가가 RT 값 및 기타 CMOS 기술 대비

낮게 유지되어 이 범위의 온도가 회로 작동에 악영향을 미치지 않는다는

사실도 입증하였다.

논문 801(TX-Y) "양자 컴퓨팅을 위한 100mK의 극저온에서 28nm FD-SOI 기술의 가변성

평가", B. Cardoso Paz 외, CEA-Leti/STMicroelectronics/Institut Néel

그림 2 변동성 연구에 대한 실험 환경. 각 다이는 512 의 매치된

트렌지스터를 포함한다.

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그림 13 NMOS 문턱전압 변동성 (VDS=50mV and 0.9V)과 PMOS 문턱전압

변동성에 대한 Pelgrom 그래프. LT 에서 약간의 열화가 관측됨.

AI 학습 및 추론을 위한 고성능 컴퓨팅 활용 하드웨어

IBM은 AI 학습 및 추론 응용 분야에 적용할 수 있는 프로세서 코어를

시연한다. 이 논문의 저자들은 광범위한 AI 작업 부하를 지원하기 위해

구성된 데이터 흐름 매핑과 구조적 프로그램 가능성을 갖춘 이종 컴퓨팅

엔진과 같은 혁신적인 하드웨어를 개발했다. 소프트웨어로 제어되는 네트워크

인터페이스를 결합한 결과 하드웨어 활용도가 향상되어 학습 영역

효율(0.62V에서 0.30TFLOPS/mm2)과 학습 엔진 효율(0.54V에서

1.4TFLOPS/W)이 현저하게 향상되었다.

논문 348 CX-Y "고성능 컴퓨팅 활용 AI 학습 및 추론을 위한 3.0 TFLOPS 0.62V 확장 가능한

프로세서 코어", Jinwook Oh 외, IBM

그림 2 이종 컴퓨터 엔진으로 구성된 AI 프로세서 코어의 개요도

RRAM 어레이의 모놀리식 3D 집적

도쿄 대학은 3D 스택에 RRAM 어레이와 인듐-갈륨-아연산화물(IGZO) 액세스

트랜지스터를 모놀리식으로 집적하는 데 성공했으며, 3D 뉴럴 네트워크에서

인-메모리 컴퓨팅의 기본 기능을 시연하였다. 1T1R 셀의 균일한 메모리

특성이 달성되었으며, 처음으로 2진 뉴럴 네트워크 AI 응용을 위한 XNOR를

시연하였다. 그 밖에도 RRAM 비트 오류율이 뉴럴 네트워크에 미치는 영향을

연구한 결과, 이 아키텍처로 구축된 3D 뉴럴 네트워크는 면적 효율적인

저전력 및 저지연 컴퓨팅을 구현할 가능성이 높다는 결론에 도달했다.

논문 657(TX-Y) "양자화 뉴럴 네트워크 AI 응용에서 인-메모리 컴퓨팅을 위한 RRAM

어레이와 산화물 반도체 FET의 모놀리식 3D 집적", J. Wu 외, 도쿄 대학

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그림 5(a) 제안된 나선형 적층 RRAM 의 모식도 (b)~(d) 위에서 아래로

내려오면서 본 1 층, 2 층, 3 층 위에 제작된 IGZO FETs 의 미세 이미지.

SOC/3D 패키징

7nm EUV FinFET을 사용한 5G 및 AI 통합 고성능 모바일 SoC

퀄컴 테크놀로지와 삼성전자는 업계 선도적인 7nm EUV FinFET 기술을

사용하여 mmWave 및 서브 6GHz 응용을 모두 지원하는 Snapdragon™ 765

모바일 플랫폼과 세계 최초의 5G 통합 플랫폼을 공개한다. Snapdragon 765는

전세계적으로 최고의 경험을 제공하기 위해 5G와 AI를 통합한 플랫폼으로,

이전 Snapdragon 730(8nm FinFET) 대비 20% 향상된 성능을 구현하고 35% 적은

전력을 소모한다. 주요 특징으로 장치 성능 향상을 위한 신기술 통합 기능

MDB(mixed diffusion break), 전력-성능 효율적인 아키텍처 설계를 지원하는

듀얼 폴리 피치(dual poly pitch) 공정, 논리/메모리 저전압 작동을 구현하는

공정 설계 공동 개발 등이 있다. 그 밖에도 공정 설계 공동 최적화로 CPU

Vmin 을 80mV 감소시켜 5G와 AI를 통합한 모바일 SOC 플랫폼으로 최고의

성능을 구현한다.

논문 567(TX-Y) "5G 및 AI 통합 고성능 모바일 SoC 공정-설계 공동 개발 및 7nm EUV

FinFET 기술로 생산", J. Deng 외, 퀄컴 테크놀로지/ 삼성전자

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그림 1 AI/CPU/GPU/DSP/ISP/Modem 가 포함되어 있으며 7nm EUV로 제작된 Snapdragon 765/G

고대역폭 메모리를 위한 저온 SoICTM 본딩 및 스태킹

TSMC는 고대역폭 메모리(HBM) 응용을 위해 저온 본딩 및 스태킹 기술을

사용하여 12단 및 16단 다이 스택을 구현했다. 1만 개 이상의 TSV와 본드를

사용한 12단 구조에 데이지 체인을 테스트하고 선형 I-V 커브를 달성하여

우수한 본딩 및 스태킹 품질이 입증되었다. 대역폭과 소비 전력을 연구하기

위해 하단의 논리 다이에서 상단의 DRAM까지 전기적으로 연결하였다.

μbump 기술 대비 SoIC 기술을 사용한 12단 및 16단 구조의 대역폭은 각

18%, 20% 향상되었으며 전력 효율은 각 8%, 15% 향상되었다. 12단 및 16단

SoIC-본드 구조의 열 성능도 각 7%, 8% 향상되었다. 저자들은 향후 HBM

응용에서 TSV 기생 정전용량을 줄이기 위해 핀 수와 다이 두께를 늘리는

본딩 피치의 확장성 전망을 발표한다.

논문 211 TX-Y "12/16단 고대역폭 메모리(HBM)를 위한 저온 SoICTM 본딩 및 스태킹 기술",

C.H. Tsai 외, TSMC

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Fig.1 (a) SoIC 를 이용한 12 단 적층. 기본 다이는 다른 적층 다이보다

크다.적층 다이들은 TSVs, BEOL, and SoIC bond 를 통해 서로 연결되어 있다.

(b) 총 높이가 600µm 보다 낮은 12Hi SoIC bond 구조의 사진. 총 높이는

시스템의 요구사항에 맞게 조절 가능하다.

센서 및 디스플레이 회로

초저전력 IoT 응용을 위한 압저항형 압력 센서

미시간 대학과 CubeWorks는 총 부피 20mm3의 완전 캡슐화된 시스템에

통합된 압저항형 압력 센서를 발표한다. Wheatstone Bridge 기반 센서의 높은

듀티 사이클 구동한 후 효율 증폭 및 서브레인징(sub-ranging) ADC 샘플링을

통해 시스템은 최고 수준의 6.1 nJ·mmHg2 에너지 효율을 달성한다.

논문 147 CX-Y "배터리 구동 저전력 IoT 응용을 위한 부정확도 ±0.75mmHg(3σ)의 압력 센싱

시스템", Seokhyeon Jeong 외, 미시간 대학교, CubeWorks

Fig.10 완벽히 피포된 압력 감지 시스템

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간섭 필터가 내장된 LiDAR 센서

성균관 대학의 SOS LAB, 삼성전자 및 UNIST의 연구진이 온칩 단광자

애벌랜치 다이오드 어레이의 LiDAR 센서를 공개한다. LiDAR 시스템 빔

스캐너는 ToF(time-of-flight) 감지 접근법을 통해 미리 정해진 시간 간격을

갖는 두 개의 연속 펄스를 전송하는 이중 레이저 다이오드를 사용한다.

이러한 시간 간격은 반사 신호와 LiDAR간 간섭 사이의 구분을 가능하게

한다. 면적과 복잡성을 줄이기 위해 시스템은 복잡한 평균 논리 또는 메모리

어레이의 필요를 경감시키는 통합된 혼합 신호 히스토그래밍 기능을

포함한다. LiDAR 시스템은 수평 스캐닝을 위해 회전 다면경, 수직 스캐닝을

위해 MEMS 미러를 결합하여 48m 거리 범위와 11.68cm 정확도의 120° x 8°

시야를 달성한다.

논문 594 CX-Y "멀티 이벤트 히스토그래밍 TDC 및 임베디드 간섭 필터를 지원하는 36채널

SPAD-통합 스캐닝 LiDAR 센서", Hyeongseok Seo 외, 성균관 대학교

Fig. 5 (중간) IF 필터가 없는 (아래) IF 필터가 내장된 605 x 36 실내 TOF

이미지

생체의학 회로

결함이 있는 눈을 위한 인공 홍채 콘택트 렌즈

IMEC은 겐트 대학, KU Leuven과 함께 사람 눈의 홍채 결함과 관련된 문제를

해결하기 위해 스마트 콘텍트 렌즈에 내장된 완전 캡슐화된 인공 홍채에 대한

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세부 내용을 발표한다. 직경이 다른 4개의 동심원 링을 사용하여 다양한 홍채

구경을 임베디드 렌즈 LCD에 구현된다.

내장된 전원을 충전하지 않고 하루 종일 사용할 수 있도록 하기 위해 홍채

구경을 제어하고 눈 깜박임 센서, 빛 센서 및 해당 컴퓨팅 논리를 작동하는

데 시스템에서 1.9 μW의 전력을 소비한다.

논문 411 CX-Y "고전압 액정 드라이버, 10 nA 광 범위 검출기 및 LCD 플리커 제거용 40 nA

깜박임 검출기가 통합된 인공 홍채 ASIC", Bogdan C. Raducanu 외, IMEC

그림 1 왼쪽: NFC 충전 코일 위를 열 성형 하기 전의 평평한 스마트 콘택트

렌즈 솔루션, 오른쪽: 4-ring LCD 를 가지고 있는 전체 솔루션의 최상위

블록도.

고급 CMOS 기술

5nm을 초과하는 CMOS 스케일링을 위한 Si FinFET에 매립형 파워레일 통합

IMEC은 FinFET 아키텍처에 매립형 파워레일(BPR)의 실현 가능성을 입증하고

5nm 노드를 초과하는 CMOS 확장을 위해 BPR을 주요 스케일링 부스터로

제안한다. 이 논문은 처음으로 Si FinFET에 텅스텐(W) BPR 라인을 통합하는

것을 보여준다. 연구진은 플로팅 BPR과 근접한 CMOS의 특성이 BPR이

없는 CMOS의 특성과 유사하다는 사실을 발견했다. 그 밖에도 접촉을 통해

루테늄(Ru)과 계면을 이루는 W-BPR은 4MA/cm2, 330°C에서 320h 이상의

일렉트로마이그레이션(EM) 응력을 견딜 수 있으며, 이로 인해 Ru는 금속화를

통해 BPR의 저저항 접촉 전략을 달성하는 후보로 떠올랐다.

논문 796(TX-Y) "5nm 노드를 초과하는 CMOS 스케일링을 위해 Si FinFET에 매립형 파워레일

통합", A. Gupta 외, IMEC

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그림 1 45nm 핀 간격에서 Si-FinFET 과 함께 집적된 W-BPR 라인을 보여주는

TEM. BPR 에서 fin 까지의 최소 간격 ~6nm.

7 단 적층 나노 시트 GAA 트랜지스터

GAA(Gate-all-around) 나노 시트 트랜지스터는 최신 FinFET 트랜지스터보다

높은 유효 채널 폭(Weff)을 통해 더 높은 성능을 제공한다. CEA-LETI-

MINATEC은 장치 성능 향상을 위한 Weff/공간 증가와 공정 복잡성의

절충점을 평가한다. 처음으로 대체 금속 게이트 공정, 내부 스페이서 및 자체

정렬 접점을 이용해 제작된 7단 적층 나노 시트를 사용하는 GAA 나노

시트(NS) 트랜지스터를 실험적으로 시연하고, 우수한 게이트 제어성과 극도로

높은 전류(VDD=1V에서 3mA/µm)에서의 구동성 및 일반적인 2단 적층 NS

GAA 트랜지스터 대비 3배 향상된 드레인 전류를 보여준다.

논문 658(TX-Y) "고성능 컴퓨팅을 위한 7단 적층 나노 시트 GAA 트랜지스터", S. Barraud 외,

CEA-LETI-MINATEC

그림 3. 높고 선형 핀(Fin)으로 된 7 단 채널을(15nm≤W≤85nm) 갖는 GAA NS

트랜지스터의 TEM 사진

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자체 정렬 접점 및 활성 게이트 접점 에어 스페이서

에어 스페이서 기술은 기생 정전용량을 줄이는 가장 효과적인 접근법으로

오랫동안 인식되어왔다. IBM은 자체 정렬 접점(SAC), 활성 게이트

접점(COAG)과 함께 FinFET 트랜지스터에 통합된 향상된 에어 스페이서를

발표한다. 이 새로운 통합 구조는 기본 트랜지스터 아키텍처에 에어

스페이서의 형성을 가능하게 하며, 따라서 FinFET 및 GAA(Gate-All-Around)

기술에 에어 스페이서의 원활한 채택을 촉진시킨다. 유효 정전용량(Ceff)의

15% 감소를 실험적으로 보여준다. 새 에어 스페이서로 달성된 전력/성능

향상은 FinFET을 7nm 노드에서 5nm 노드로 스케일링해서 얻은 향상을

초과한다.

논문 258(TX-Y) "고도로 확장된 CMOS 기술을 위해 자체 정렬 접점(SAC) 및 활성 게이트

접점(COAG)과 함께 통합된 향상된 에어 스페이서", K. Cheng 외, IBM 리서치

이종 통합, 비실리콘 기판/재료 및 장치

3D 모놀리식 집적으로 구현된 GaN & Si 트랜지스터

인텔은 Si P 및 NMOS FinFET 트랜지스터를 GaN 트랜지스터와 함께 300mm

Si(111) 웨이퍼에 모놀리식으로 집적하여 이종 3D GaN/Si 집적으로 연구

범위를 확대하였다. 인텔은 Si FinFET 아키텍처에 운반된 Si(100) 결정의

핀(fin) 방향을 이용하여 고성능의 Si P 트랜지스터와 NMOS 트랜지스터를

제작할 수 있게 되었다. 더 나아가 다양한 GaN 트랜지스터 혁신을 구현하여,

높은 ID=1.8mA/m의 증가(e-mode) 및 공핍 모드(d-mode) GaN NMOS

트랜지스터; 28GHz에서 피크 PAE=57%, 20dBm의 높은 포화 전력을 생성하는

GaN 쇼트키 게이트 트랜지스터; 고성능, 저누설 캐스코드(cascode) 및 멀티

게이트 GaN 트랜지스터; 그리고 GaN 쇼트키 다이오드와 ESD 방지를 위한

초저 COFF 등을 포함하는 모든 혁신을 300mm Si(111) 웨이퍼에 통합하였다.

논문 463(TX-Y) "3D 모놀리식 이종 집적을 통해 300mm Si(111)에 구현한 GaN 및 Si

트랜지스터", H.W. Then 외, 인텔

높은 내열성의 FET In-Al-Zn Oxide 채널

키옥시아(Kioxia)의 연구팀은 BEOL(backend-of-line) 공정과 호환되는 새로운

산화물 반도체(OS) In-Al-Zn-O를 채널 재료로 사용하여 게이트 길이 40nm의

서라운딩 게이트 수직 채널 FET을 처음으로 시연하였다. 제작된 FET는 기존

In-Ga-Zn-O 채널 FET 대비 우수한 열 안정성(~ 420°C)에 기반한 높은

확장성과 이동성(12.7cm2/Vs) 특성을 구현한다. 그 밖에도 수직 채널 FET은

우수한 신뢰도와 플로팅 바디 효과가 없는 안정적인 작동도 구현한다. 1011

사이클 이상의 내구성도 입증되었다. 이 작업으로 3D-LSI 응용을 위한 고성능

BEOL 트랜지스터를 실현하는 길이 열린다.

논문 380(TX-Y) "BEOL 호환 고내열성 In-Al-Zn Oxide 채널을 사용하는 게이트 길이 40nm의

서라운딩 게이트 수직 채널 FET", H. Fujiwara 외, 키옥시아