2020年 VLSIテクノロジー／回路シンポジウムの技術ハイライト

2020 年の VLSI テクノロジー／回路シンポジウムは、半導体集積回路技術の進

歩、進展および進化を議論する最難関の国際会議であり、6 月 14 日から 18 日に

かけて（日本時間：6 月 15 日から 19 日）バーチャルカンファレンスとして開催

されます。2 つのシンポジウムはオンライン形式での開催を予定しておりまして、

ライブでの発表と事前に録音された発表資料の公開とを組み合わせたセッション

構成を計画しています。

シンポジウム全体のテーマは、“The Next 40 Years of VLSI for Ubiquitous

Intelligence,” (ユビキタスインテリジェンスを実現する VLSI 、これからの 40年)

です。スマートなデバイスとシステムが人々のコミュニケーションのかたちを変

え、世の中を変えていく。それを可能にする先端デバイステクノロジーと革新的

な回路設計と応用システムが披露され、議論される場となることを期待していま

す。

以下に、このテーマに沿ったテクノロジー／回路シンポジウムのハイライト論

文を紹介します。

5G Transceivers & Silicon Photonic Switches

偏波 MIMO対応 28GHz帯トランシーバー

5G ではフェーズドアレイによるミリ波無線通信を行いますが、伝送速度向上の

ため、一つのアンテナから二つの直交する偏波信号を送受信する偏波 MIMO に

対応することが求められています。東京工業大学と NEC のグループからは、

CMOS 技術で作成した 5G 向け 28GHz 帯フェーズドアレイ無線機を発表します。

16個の CMOSチップを搭載し 64アンテナ素子のフェーズドアレイを用いて偏波

MIMO によるミリ波無線通信を実証しました。従来問題になっていた偏波間の

信号漏洩を IC に内蔵したリークキャンセル回路により補正することで、変調精

度(EVM)を 7.6%から 3.2%に改善することに成功しています。

Paper CF2.2 “A 28-GHz CMOS Phased-Array Beamformer Supporting Dual-Polarized MIMO with

Cross-Polarization Leakage Cancellation” Jian Pang, et al., Tokyo Institute of Technology & NEC

Corporation

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CF2.2 ダイ写真、(b) 64H+64V フェーズドアレイモジュール

5G 対応マルチスタンダード無線機

Samsungは 14nm FinFET CMOS で製造した 5G向けマルチスタンダード無線機を

発表します。0.575から 5.925GHzの周波数帯における 2G, 3G, 4G, 5Gのすべてに

対応しています。受信機は、9 つの信号系統を持ち、7 バンドのキャリアアグリ

ゲーションかつ、4x4 MIMO に対応しています。送信機は、2 つの信号系統を持

ち、こちらもキャリアアグリゲーションに対応しています。また、別途、2 バン

ド対応の GNSS受信機も内蔵しています。これらの無線フロントエンドとベース

バンド IC との間をデジタルインターフェースとすることで、大幅な配線本数の

削減に成功しています。

Paper JFS2.6 “An RF Transceiver with Full Digital Interface Supporting 5G New Radio FR1 with

3.84Gbps DL/1.92Gbps UL and Dual-Band GNSS in 14nm FinFET CMOS” Sangwook Han, et al.,

Samsung Electronics

3

JFS2.6 セルラーRX性能（測定値）

世界初、シリコンフォトニクス技術を活用した 8x8光スイッチ

IBM はシリコンフォトニクス技術を活用し、8 光入力 8 光出力のネットワークス

イッチ・チップを開発しました。本チップには、光信号パスを切り替える制御回

路も実装されています。光信号パスの切り替え時間は 15 ナノ秒以下と高速です。

また、従来のパケットベースの電気スイッチと異なり、光/電気変換機能も不要

なため、低消費電力でもあります。90nm SOI CMOS テクノロジーでチップサイ

ズは 12x7mm2、消費電力は 1.5Wです。

Paper JFS1.3 “A Monolithically Integrated Silicon Photonics 8×8 Switch in 90nm SOI CMOS”

Jonathan E. Proesel, et al., IBM

JFS1.3 (a) 8 入力 8 出力のスイッチ・チップの写真、(b) 試作 PCB に実装したパ

ッケージ化されたスイッチ・モジュールの写真

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3 次元集積シリコンフォトニクスで実現する光学サンプリング ADコンバータ

高周波入力信号に対する従来の AD コンバータの精度は主にサンプリングクロッ

クのジッターによって制限されています。UC Berkeley, MIT, LBNL, CNSE の研究

グループは 26fsrms 以下という低ジッターの光パルスを使用して入力信号をサン

プリングする AD コンバータを実装することによりこの問題に対処します。2 チ

ャンネル ADコンバータの試作品は TOV (through-oxide via)と呼ばれる銅を用い

た TSV により接続された 65 nm CMOS とシリコンフォトニクスの 3D 統合プラ

ットフォームで実現されます。250ps（実効サンプリングレート：4GS/s）という

パルス間隔の光パルスを用いることにより、この AD コンバータは DC 付近での

SNDR：40dB、45GHzの入力に対しては 37dBという高性能を実現します。

Paper THL.3 “An Optically Sampled ADC in 3D Integrated Silicon-Photonics/65nm CMOS”, N. Mehta

et al., UC Berkeley/MIT/LBNL/CNSE

THL.3実装されたテストチップとダイ写真

Memory Technology

急冷法で実現した過去最大の分極を有する強誘電薄膜

韓国漢陽大学校の研究者等は、過去最大の残留分極(Pr)と抗電界(Ec)を有するア

ルミニウムをドープした HfO2 (Al:HfO2)強誘電薄膜の作製に成功し、2Pr = 100 μ

C/cm2 および 2Ec= ~9.5 MV/cmが得られた結果を報告します。この優れた強誘電

特性は純水中で急冷することによって達成されました。特性改善は Al:HfO2 薄膜

内で発生した大きな応力/歪みによる直方晶の安定化に起因します。書込/消去回

数が 106 回以上、保持時間が 10 年以上の特性が得られ、フラッシュメモリ応用

に期待されます。

Late-news Paper TF2.5 “Fast Thermal Quenching on the Ferroelectric Al:HfO2 Thin Film with Record

Polarization Density and Flash Memory Application” B. Ku et al., Hanyang University

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TF2.5 急冷法によって実現した Al:HfO2強誘電薄膜の P-E と I-E 特性、および急

冷を施した強誘電薄膜/シリコン素子における W/TiN/Al:HfO2の HR-TEM像

1.8Gb/s/pinの IO性能を実現する 16Tbit NAND フラッシュメモリスタック

Samsung Electronics は PCIeGen.4 ホストインターフェスに対応するため、NAND

チップスタックとホストコントローラを高スループットで接続するインターフェ

ースチップ技術を発表します。第３世代目となるこのチップはピンあたり

1.8Gb/s のスループットを実現し、前世代と比較して 35%の高速化を実現するも

のです。このために、サンプルタイミングや読み出し時に問題となるクロックの

デューティ比の誤差を補正するセルフテスト回路技術を開発しました。

Paper JFS5.2 “A 1.8 Gb/s/pin 16Tb NAND Flash Memory Multi-chip Package with F-Chip of Toggle

4.0 Specification for High performance and High capacity Storage Systems” Jang-woo Lee, et al.,

Samsung Electronics

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JFS5.2 32個の NANDダイに対応したチャネル構成図. (a) インターフェースチッ

プ（F-chip）無し. (b)F-chip有り.

半円筒形状の微細 3D NAND

Macronix International Co., Ltdは、大きなメモリウインドウを実現する半円筒形状

の微細 3D NAND 素子について発表します。半円筒型 3D NAND 素子は通常の

GAA 型 3D NAND 素子と比較して 32%程度のセル面積となり、10V より大きな

メモリウインドウと 100k 回の書き換え耐性を有します。素子サイズの影響を調

査したところ、大きな（高い）素子では端面のリークによる書き込み飽和が起こ

る可能性を示しました。これに対し、強い消去パルスでゲート側から電子を注入

する"wake up"効果により端面のリークが抑えられ、大きなメモリウインドウが

実現できることがわかります。一方で、小さな素子では"wake up"なしでも大き

なメモリウインドウが実現できます。書き込み消去サイクル後の保持特性やラン

ダムテレグラフノイズ性能も良好なことを示します。

Paper TM1.1 “An Extremely Scaled Hemi-Cylindrical (HC) 3D NAND Device with Large Vt Memory

Window (>10V) and Excellent 100K Endurance” P-Y. Du et al., Macronix International

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TM1.1(a) 通常の半円筒型の 3D NAND 素子：筒の中央で対象は二つの半筒に分割

(b) 意図的に非対称に形成された半円筒型の 3D NAND 素子：小さな半円筒と大

きな半円筒を形成して特性を比較

4 重界面垂直磁気トンネル接合（MTJ）

東北大学の研究者らは、300mm ウエハを用いた独自の PVD 技術、エッチング技

術および、ダメージ制御されたインテグレーション技術を用いた、33nm まで縮

小した 4 重界面垂直磁気トンネル接合（MTJ）の作製結果について報告します。

開発された 33nm の 4 重界面磁気トンネル接合は、より高い書き込み効率と低ダ

メージプロセスインテグレーション技術により、1011 以上という優れたエンデ

ュランス特性を実現します。彼らは、この 4 重界面磁気トンネル接合技術が、

1X nmノードまでの優れたスケーラビリティを備えた、低パワー、高速、高信頼

性を実現する STT-MRAMの有望な製造手法であると位置づけています。

Paper TM3.1 “Scalability of Quad Interface p-MTJ for 1Xnm STT-MRAM with 10ns Low Power Write

Operation, 10-years Retention and Endurance >1011” S. Miura et al., Tohoku University

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TM3.1(a) 透過型電子顕微鏡により観察された 33nm 4重界面 MTJ素子, 300mm ウ

ェハ設備と開発された物理気相成長法, 反応性ドライエッチング, および損傷制御

された集積化プロセス技術により作製.

Digital Circuits, Hardware Security

DSPの性能向上に向けた電力予測に基づくクロック周波数の能動的制御

クアルコム社は、テキサス大と共同で 7nm プロセスの DSP を発表します。本

DSP は電源電圧の瞬間的な低下の原因となるマイクロアーキテクチャレベルの

イベントに基づいて、電圧低下を予測して緩和します。予測には電源供給のネッ

トワークのモデルも組みわせて用います。予測された電源電圧の瞬間的な変動に

基づき、クロック周波数を能動的に制御することにより、10%高いクロック周波

数で動作させること、もしくは、5%低い最低動作電圧で動作させることが可能

になるということを報告します。

Paper CC2.1 “A Proactive Voltage-Droop-Mitigation System in a 7nm Hexagon™ Processor” Vijay

Kiran Kalyanam, et al., Qualcomm Technologies, Inc. & University of Texas

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CC2.1 VDDに対する DSPの実効クロック周波数の測定値

サイドチャネルアタックに強い暗号プロセッサ

インテル社はサイドチャネルアタック(SCA)に強い RSA-4K 暗号プロセッサを発

表します。本論文のアプローチはポスト量子 RSA 暗号システムに向けたもので

あり、量子コンピュータを用いた総当たり式の攻撃に対処するものです。公開鍵

暗号化の方法として回路の難読化と乱数化を用いることで、SCA に強い回路で

ありながらエリア／性能オーバーヘッドを 3%にとどめています。

Paper CC1.4 “A 435MHz, 2.5Mbps/W Side-Channel-Attack Resistant Crypto-Processor for Secure RSA-

4K Public-Key Encryption in 14nm CMOS” Raghavan Kumar, et al., Intel Corporation

[No image selected for this paper]

Artificial Intelligence, Machine Learning, and Quantum Computing

32GHzで動作する極低温超電導 4ビットプロセッサ

九州大学と名古屋大学の研究チームは、超伝導単一磁束量子 (SFQ: Single-Flux-

Quantum) 回路を用いた 4 ビットプロセッサを開発しました。ゲートレベルパイ

プラインアーキテクチャを初めて採用し、最大 32GHz での動作を実現しました。

SFQ 回路の特性を引き出すために、実験は液体ヘリウムを用いて 4.2 ケルビンま

で冷却して行われました。また、一般的なプロセッサで用いられる従来のパイプ

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ライン設計と異なり、論理がフィードフォワードパスかフィードバックパスかに

応じて、コンカレントフロー式とカウンタフロー式を組み合わせたクロック同期

方式を採用しました。これらの技術により、今回実装した 4 ビットプロセッサは

2.5TOPS/Wの電力効率を実現しています。

Paper CA3.5 “32 GHz 6.5 mW Gate-Level-Pipelined 4-bit Processor using Superconductor Single-Flux-

Quantum Logic” Koki Ishida, et al., Kyushu University & Nagoya University

CA3.5 (a)走査電子顕微鏡(SEM)で撮影したジョセフソン接合(JJ)素子の断面図。

(b)JJ を含む SFQ リングのマイクロ写真。(c)直列接続した SFQ リングと等価な

回路図。

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CA3.5 SFQ-GLP1チップのマイクロ写真。クロック分配を合わせて記載。

量子コンピューティング向け極低温 28nmFD-SOI技術

量子コンピュータでは、4.2[K]から 1[K]をはるかに下回る極低温(ULT)でも動作

する高性能・低電力な制御エレクトロニクス技術が求められています。CEA-

LETI と STMicroelectronics の研究者らは共同で、このようなアプリケーションに

適した CMOSデバイスとして FD-SOIトランジスタを提案し、28nm FD-SOIトラ

ンジスタを用いた極低温におけるデバイス性能、及びそのばらつきへの影響につ

いて報告します。短チャネルトランジスタでは順方向の基板バイアス印可(FBB)

によるデバイス性能メリットが室温から 100[mK]に温度を下げても保持された結

果、ULT でも高い性能が得られ、Ion は >1[mA]、Ioff は<1[fA]（計測器の検出精

度以下）を達成します。ULT で増加した MOSFET のミスマッチ特性（閾値電圧

(VTH)及び電流ゲイン係数（β）のばらつき）は、室温やその他の CMOS技術に

比べて小さく、極低温域での適用に有望です。

Paper TN2.1 “Variability Evaluation of 28nm FD-SOI Technology at Cryogenic Temperatures

down to 100mK for Quantum Computing” B. Cardoso Paz et al., CEA-Leti/STMicroelectronics/Institut

Néel

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TN2.1 ばらつき評価のための測定系セットアップ.

TN2.1 閾値電圧ばらつきの Pelgromプロット 低温域では若干の劣化が認められ

る.

AI学習・推論向け高稼動効率ハードウェア

IBM は、AI の学習処理と推論処理の双方に対応したプロセッサを紹介します。

著者らは、可変構成のヘテロジニアス演算エンジンや、多様な AI 処理に合わせ

てデータフローを制御可能なプロセッサコアを開発しました。これを、ソフトウ

ェアによるネットワークインターフェース制御とあわせることにより、システム

上のハードウェアの稼働率を向上させ、飛躍的な効率向上: 学習処理において、

0.62V で 0.30TFLOS/mm2 の面積あたり演算性能、推論処理において、0.54V で

1.4TFLOPS/Wの電力あたり演算性能を実現しました。

Paper CA1.1 “A 3.0 TFLOPS 0.62V Scalable Processor Core for High Compute Utilization AI Training

and Inference” Jinwook Oh, et al., IBM

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CA1.1 ヘテロジニアス演算エンジンを備えた AIプロセッサの概要

RRAMアレイの 3次元集積化

東京大学の研究者らは、IGZO チャネルのアクセストランジスタを用いることで

抵抗変化型メモリ(RRAM)セルアレーをモノリシックに三次元積層化し、三次元

ニューラルネットワークの実現に向けたインメモリコンピューティングの動作実

証にはじめて成功しました。三次元積層構造の各層での均一な 1T1R セルのメモ

リ特性を示し、バイナリニューラルネットワークの基本演算である XNOR 演算

を実験的に示します。また、RRAM セルのビットエラー率がニューラルネット

ワークの認識率に与える影響も調査しています。本技術によって高い面積効率、

低消費電力、低レイテンシーを実現するハードウェアニューラルネットワークの

実現が期待されます。

Paper THL.4 “A Monolithic 3D Integration of RRAM Array with Oxide Semiconductor FET for In-

memory Computing in Quantized Neural Network AI Applications” J. Wu et al., The University of

Tokyo

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THL.4 (a) 提案された RRAMアレイのスパイラル積層の概念図 (b)~(d) 作製した

IGZO FETの光学顕微鏡写真 1st, 2nd, 3rd 層

SOC/3D Packaging

最先端技術７nm EUV露光を用いた 5G/AI統合した高性能モバイル SoCチップ

クアルコムとサムスン電子は共同で、世界初の 5G プラットフォームである

Snapdragon™ 765の概要と使用された 最先端技術 7nm世代 EUV露光を用いた６

nm 世代技術の発表を行います。 Snapdragon 765 は、 前世代の 8nm FinFET に比

べ、20％の性能改善及び 35％の消費電力削減を実現します。これらは、性能・

電力の最適化を可能にする素子分離技術（MDB：Mixed Diffusion Break）や

Dual-CPP(ゲートピッチ) を基盤とした、設計と製造の最適化（DTCO）により達

成されます。これらにより、ロジック・メモリの動作電圧を下げることに成功し、

世界規模で高品質な技術を提供する 5G と AI の統合が可能になります。

Paper THL.1 “5G and AI Integrated High Performance Mobile SoC Process-Design Co-Development

and Production with 7nm EUV FinFET Technology” J. Deng et al., Qualcomm Technologies/ Samsung

Electronics

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THL.1 7nm 世代 EUV 技術を用いて製造した AI/CPU/GPU/DSP/ISP/Modem を備

えた Snapdragon 765/G

THL.1. 14nm世代から 7nmEUV世代まで各世代でチップ面積を-30~-35%を縮小

特に 7nm世代では EUVの利用により-5%となる最小の SRAM/Logicセルを実現.

High Bandwidth Memory向け低温チップ接合・積層技術

TSMCの研究者らは、12-high (12-Hi) および 16-high (16-Hi)の HBMを実現するた

めの低温接合と積層技術を発表します。Base Logic ダイから最上層の DRAM に

至る電気的結合を構築しバンド幅と電力消費を調査した結果、SoIC 技術を用い

た 12-Hi および 16-Hi構造は、マイクロバンプ技術と比較してそれぞれ 18%およ

び 20%のバンド幅の改善を示し、またそれぞれ 8%および 15%の電力消費の改善

を示しています。HBM の熱特性、および将来の高バンド幅 HBM に向けて、ピ

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ン密度の増加のためのボンディング間隔と TSV 寄生容量の低減のためのダイ厚

さのスケーラビリティについても報告します。

Paper TH1.1 TX-Y “Low Temperature SoICTM Bonding and Stacking Technology for 12/16-Hi High

Bandwidth Memory (HBM)” C.H. Tsai, et al., Taiwan Semiconductor Manufacturing Company

TH1.1 (a) SoIC 接合を用いた 12Hi 積層 基板ダイは他の積層されるダイよりも

大きなサイズを使用し、それぞれのダイは TSVs, BEOL, and SoIC 接合により接

続. (b) SoIC 接合を用いた 12Hi 積層構造の写真 積層した厚さは 600µm 以下で

システムの要求に合わせて調整が可能

Sensor and Display Circuits

超低消費電力 IoT用途ピエゾ抵抗式圧力センサ

ミシガン大学とキューブワークスの研究グループは、総容積 20mm3 という小型

パッケージ内に集積化されたピエゾ抵抗式圧力センサを発表します。高感度信号

検出が可能なホイートストーンブリッジ型センサ回路を従来の DC バイアス法で

はなく、400ns 未満だけデューティ駆動し、さらに高効率アンプとフルレンジ電

圧の一部であるサブレンジを AD 変換する手法により、電力消費を抑えた結果、

6.1 nJ·mmHg2 注という最高レベルの効率を達成しました。

注：「消費エネルギー／１変換(nJ/conv)」×「分解能の分散(mmHg2)」。この二つの物理量はトレードオフ

の関係にあり、本センサの性能指標（フィギュア オブ メリット（FOM））を表す。

Paper CB3.2 “A Pressure Sensing System with ±0.75mmHg (3σ) Inaccuracy for Battery-Powered Low

Power IoT applications” Seokhyeon Jeong, et al., University of Michigan & CubeWorks

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CB3.2 小型パッケージに集積された圧力センサ

レーザー光の干渉防止機能を内蔵した LiDAR（Time-of-Flight）センサ

韓国成均館大、SOS lab.、Samsung Electronics、蔚山科学技術大(UNIST)は共同で、

オンチップ SPAD(シングルフォトンアバランシェダイオード)アレイを用いた干

渉に強い LiDARセンサを提案します。この LiDARシステムはシステムごとに固

有の時間間隔を設けた 2 つのレーザーパルスを照射することにより、自ら照射し

たレーザーの反射光と他の LiDAR システムのレーザー光や反射光を分離するこ

とで干渉に強い構成となります。また、精度の異なる TDC を組み合わせること

でヒストグラム処理の複雑さを軽減している。回路水平方向に回転するポリゴン

ミラーと垂直方向には MEMS ミラーを活用することで 120°×8°の広角な画角

を持ち、48mの距離で誤差 11.68cm精度を達成しました。

Paper CB2.2 “A 36-channel SPAD-integrated Scanning LiDAR Sensor with Multi-event Histogramming

TDC and Embedded Interference Filter” Hyeongseok Seo, et al., Sungkyunkwan University

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CB2.2 上段 左：撮影被写体、右：20行目の各列の距離データ

中段 左：干渉防止機能なしの距離情報マップ 右：そのポイントクラウド

下段 左：干渉防止機能ありの距離情報マップ 右：そのポイントクラウド

Biomedical Circuits

光彩異常患者のための人工瞳孔コンタクトレンズ

IMEC、ゲント大学、ルーヴァン・カトリック大学のグループは、光彩異常患者

の対症療法のための人工虹彩を搭載したスマートコンタクトレンズデバイスを発

表します。開口径可変の人工虹彩は、4 重の同心円状液晶レンズによって実現さ

れます。長時間駆動を想定し、人工虹彩の開口制御、まばたきセンサ、光センサ

および制御ロジック合わせた消費電力を 1.9µWに抑えています。

Paper B1.2 “An Artificial Iris ASIC with High Voltage Liquid Crystal Driver, 10nA Light Range

Detector and 40nA Blink Detector for LCD Flicker Removal” Bogdan C. Raducanu, et al., imec

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B1.2 左: NFC充電コイル上に置いた熱整形前の平板状態のデバイス, 右: 4重リン

グ型液晶の概要とシステム全体のブロック図

Advanced CMOS Technologies

5nm世代 以降の最先端プロセス向け 埋め込み型配線技術

imecの研究者らは、埋め込み型配線（BPR:Buried Power Rail）について、FinFET

技術を用いて実証した結果を報告します。この技術を 5nm 世代以降のスケーリ

ングを維持する重要な技術として位置付けています。実証にはタングステン

（W）を用い、この技術によるトランジスタへの影響がないことが明らかにしま

す。さらに、タングステン埋め込み配線に接続するビアにルテニウム（Ru）を

用いることで、4 MA/cm2 で 330 ℃ の 条件下におけるエレクトロマイグレーショ

ンストレスにも 320 時間以上耐えることが確認され、低抵抗を実現するためには

ルテニウムが本技術に欠かせない金属材料の候補であることを提案します。

Paper THL.6 “Buried Power Rail Integration with Si FinFETs for CMOS Scaling beyond the 5nm

Node” A. Gupta et al., imec

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THL.6 集積化された埋め込みタングステン配線（BRP）の透過型電子顕微鏡写真

Si FinFET のフィンピッチは 45 nmでフィンと BPRの最小距離約 6nm

7 層ナノシート Gate-all-around (GAA)トランジスタ

Gate-all-around (GAA) nanosheet (NS)トランジスタは、その大きな有効チャネル幅

によって、最先端の FinFET トランジスタと比較して高い性能を示します。CEA-

LETI-MINATEC の研究者らは、デバイス性能を向上するための占有面積あたり

の有効チャネル幅の増強と、製造プロセスの複雑性との間のトレードオフについ

て報告します。彼らは初めて実験的に、置換メタルゲートとインナースペーサー、

および自己整合コンタクトを使った 7 層構造の GAA NS トランジスタを作製成

しています。作製成されたトランジスタはチャネルに対する優れた電気的制御と

非常に高い電流駆動能力を両立し、2層積層-NS GAAトランジスタの 3倍のドレ

イン電流を示しています(3mA/µm at VDD=1V)。

Paper TC1.2 “7-Level-Stacked Nanosheet GAA Transistors for High Performance Computing” S.

Barraud et al., CEA-LETI-MINATEC

TC1.2 7層ナノシート GAAトランジスタの透過型電子顕微鏡写真

先端 CMOSのエアスペーサ形成技術

トランジスタにおけるゲート側壁の絶縁膜スペーサの一部をエア（空隙）スペー

サにすることは、寄生容量を減らす効果的なアプローチとして以前より認識され

ています。IBM の研究者らは、自己整合によるコンタクト(SAC)とアクティブ領

域でのゲートコンタクト(COAG)を有する FinFET トランジスタに対しても十分

適用できるよう改良されたエアスペーサ技術について報告します。新しい集積化

方法では MOL コンタクト(SAC と COAG)形成後にエアスペーサが作られており、

基本的なトランジスタ構造によらずエアスペーサを形成することが出来るため、

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FinFET や GAA に対してシームレスなエアスペーサの適用を切り開くものとなり

ます。これにより 15%実効容量 (Ceff)の低減効果を実証します。この新しいエア

スペーサの適用により得られる電力や性能に対するメリットは、FinFET を 7nm

ノードから 5nmノードにスケーリングするよりも優れた効果が得られます。

Paper THL.5 “Improved Air Spacer Co-Integrated with Self-Aligned Contact (SAC) and Contact Over

Active Gate (COAG) for Highly Scaled CMOS Technology” K. Cheng et al., IBM Research

THL.5 (a) 3D 概念図 (b) SACと COAG後にエアスペーサを形成した FinFETの透

過型電子顕微鏡による断面観察写真

Heterogeneous Integration, Non-Silicon Substrates/Materials & Devices

モノリシック三次元集積化技術により実現される GaN と Si トランジスタ Intel

Intelは GaNトランジスタが形成された 300mmの Si(111)基板上に Si FinFETをモ

ノリシック集積化することで、同社の GaN と Si デバイスのヘテロジーニアス集

積化技術を大きく進展させました。本技術により、Si FinFET はウェハトランス

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ファーされた Si(100)結晶層に特性を劣化させることなく形成することができま

す。さらに今回、以下の GaN トランジスタ技術のイノベーションを実現しまし

た。(1)ドレイン電流が 1.8mA/μm のエンハンスメント型・デプレッション型

GaNトランジスタ、(2)28GHz で 20dBm の高い出力飽和電力と 57%のピーク電力

負荷効率(PAE)を有するショットキーゲート型 GaN トランジスタ、(3)高性能・

低リークなカスコード・マルチゲート型 GaN トランジスタ、(4)ESD 保護向けの

超低 COFF な GaN ショットキーダイオード。これらの GaN デバイスがすべて

300mm Si(111)基板上に集積されています。

Paper THL.2 “GaN and Si Transistors on 300mm Si(111) enabled by 3D Monolithic Heterogeneous

Integration” H.W. Then et al, Intel Corp

THL.2 3次元ヘテロジーニアス集積化の概念図 シリコン PMOS と NMOS トラ

ンジスタは GaN トランジスタの上部に形成.

高温耐性を有する酸化物半導体 In-Al-Zn-Oチャネルトランジスタ

キオクシアの研究チームは、CMOS バックエンドプロセスとの整合性が高い新

規酸化物半導体 In-Al-Zn-Oをチャネル材料に用いた、ゲート長 40nm のサラウン

ディング・ゲート縦型トランジスタの動作実証に世界で初めて成功しました。作

製したトランジスタは酸化物半導体 In-Ga-Zn-O をチャネルに用いたトランジス

タに比べて高いスケーラビリティを示しながら、熱安定性（~420 ℃）と高移動

度（12.7 cm2/Vs）を両立します。さらに、フローティングボディ効果のないこの

縦型トランジスタは 1011 回を超えるエンデュランス特性と優れた信頼性を示し

ます。この研究結果は 3D-LSI 向け高性能 BEOL トランジスタの実現に向け、新

たな道を切り開きます。

Paper TH2.2 “Surrounding Gate Vertical-Channel FET with Gate Length of 40nm Using BEOL

Compatible High-Thermal-Tolerance In-Al-Zn Oxide Channel”, H. Fujiwara et al., Kioxia Corp

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TH2.2 透過型電子顕微鏡により観察した素子断面写真. ゲート長は 40nm でゲー

ト電極膜厚に相当