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3.1 Allgemeines zu Schaltkreisfamilien Seite 26

Grundlagen der MikroelektronikProf. Dr. Clemen

3 Digitale Grundschaltungen in NMOS und CMOS

3.1 Allgemeines zu SchaltkreisfamilienDigitale Schaltungen dienen der Verarbeitung von digital codierten Nachrichten und Daten. Digital heißt, dassdie Variablen - die Komponenten in den Codewörtern - nur zwei Werte annehmen , die üblicherweise mit Nullund Eins bezeichnet werden. Die zwei Werte Null und Eins kommen aus der formalen Algebra für Logik, derBool’schen Algebra, in der Verknüpfungen zwischen Aussagen, die entweder wahr oder falsch sein können,getroffen werden. Solche Verknüpfungen sind Präzisierungen der logischen Begriffe wie „nicht“, „und“,„oder“, „gleich“, „ungleich“ und ähnliche. Zur Entwicklung der Schaltungen dient die Schaltalgebra, die aufder Bool‘schen Algebra aufbaut.

In logischen Schaltungen werden die logischen Werte 0 und 1 durchSignale (Spannungen) in zwei sich nicht überlappenden Bereichenrepräsentiert. Es gibt Schaltungstypen (Familien), die mit positiver undsolche, die mit negativer Betriebsspannung betrieben werden müssen unddemgemäß liegen die Spannungsbereiche für das Ansteuersignal, impositiven oder im negativen Spannungsbereich.

Die sich aus den Ansteuersignalen ergebenden Spannungsbereiche für dieAusgangssignale sind dabei schmaler als diejenigen für die

Eingangssignale. Das hat zur Folge, dass bei derZusammenschaltung mehrerer Grundschaltungen äußereoder innere Störsignale (Rauschen) in gewissen Grenzennicht zu einem Fehlverhalten der Gesamtschaltung führen.

Die sich nicht überlappenden Bereiche zwischen Eingangs- und Ausgang H bzw. L-Pegel- Signalbereichewerden als Rauschabstände SH und SL bezeichnet.

UB

UB-

0V

0V

UHmax

HH

LL

verbotenverbotenUHmin

ULmax

ULmin

a) b)

UB

0V0V

H

L

UAHmin

UALmax

UALmin

Log.Schaltung 1

Log.Schaltung 2

AusgangSchaltg 1

EingangSchaltg 2

UAHmaxH

UEHmin

UELmax L

H

L

SH

SL

Rauschabstand H

Rauschabstand L

Abbildung 3.1-2: Rauschabstände SH und SL

Abbildung 3.1-1: H- und L-Signale in Systemen mitpositiver(a) und mit negativer (b) Betriebsspannung



Das Verhalten von logischen Schaltungen wird durch die Arbeitstabelle (Tabelle 3.1-1) beschrieben, in der zuden Kombinationen der Eingangssignalbereiche die Ausgangssignalbereiche angegeben sind. Je nachZuordnung des H-Signalbereichs zu 1 oder 0 ergibt sich positive oder negative Logik.

Im Beispiel ergeben sich die dualen Funktionen des UNDs bzw. ODERs.

Tabelle 3.1-1: Arbeitstabelle (a) für logische Schaltung mit zwei Eingängen E1 und E2 und einem Ausgang A mitUmwandlung in die Binärtabelle des UNDs bei positiver Logik (b) bzw. des ODERs bei negativer Logik(c).

In der integrierten Schaltungstechnik können Schalterelemente grundsätzlich mit einer Diode oder mit einemTransistor realisiert werden. Praktisch wird jedoch der Transistor eingesetzt, da er als aktives Bauelement imGegensatz zur Diode bei mehreren Stufen das Signal wieder verstärken und regenerieren kann.

Je nach Transistorart und den damit entwickelten Realisierungen der logischen Grundschaltungen wurden fürintegrierte digitale Schaltungen verschiedene Technologien (sog. Schaltkreisfamilien) entwickelt. Der Logikteileines digitalen Systems ist typischerweise aus Bauelementen einer Schaltkreisfamilie aufgebaut. DieSchaltkreisfamilien unterscheiden sich in ihren Eigenschaften und besitzen unterschiedlicheBetriebsspannungen. Die Haupttechnologien, die heute in der elektronischen Schaltungsentwicklung eingesetztwerden, sind TTL (Bip-Trans.) , CMOS, NMOS (MOS-Transistoren) und Bi-CMOS (Mischtechnologie).

Abbildung 3.1-3: Digitale IC-Technologie-Familien

Die Bipolar-Technologien haben gegenüber den MOS-Technologien den Vorteil, dass die Schalterelementegute Treiberfähigkeit besitzen und sich gegenüber Störungen (z.B. elektrostatischen Aufladungen) robustverhalten. Allerdings variiert der Innenwiderstand des Transistors mit der angelegten Spannung, so dass sichbei Einsatz als Schalter eine Signalverzerrung ergibt. Dazu kommt, dass der Schalter nur in einer Richtung zubetreiben ist. Der MOS-Transistor ist dagegen symmetrisch aufgebaut und arbeitet somit in beidenRichtungen.

Für einfache Standard- Logik-Bauteile wird die TTL-Technologie ( Transistor-Transistor-Logik) eingesetzt.Für schnelle Schaltungen in der Übertragungstechnik (z.B. Laseransteuerungen für Switches und Multiplexerin optischen Übertragungsstrecken) wird die ECL-Technologie eingesetzt.

E1 L H L H

E2 L L H H

A L L L H

e1 0 1 0 1

e2 0 0 1 1

a 0 0 0 1

e1 1 0 1 0

e2 1 1 0 0

a 1 1 1 0

a)b) c)

Silizium

Bipolar MOS

ECL PMOSNMOSIIL

LS/L ALS/AS

FAST CMOS

TTL

HMOSLSISTL

Bi-CMOS

GaAs

Bipolar FET

DCL

ISL

BFLSDFL



Mit der MOS-Technologie lassen sich hohe Integrationsdichten (NMOS) und niedriger Leistungsverbrauch(CMOS) realisieren. In NMOS werden hochintegrierte Bausteine wie Mikroprozessoren , signalverarbeitendeBausteine der digitalen Übertragungstechnik und Speicherbausteine gefertigt, während die CMOS-Technologiebei Bausteinen für Mobiltelefone, Uhren, Spiele etc. eingesetzt wird. Der überwiegende Anteil der integriertendigitalen Schaltungen wird in MOS-Technologie gefertigt. Eine Zusammenstellung der verschiedenenTechnologien mit ihren Eigenschaften der ist der Tabelle 3.1-2 (aus [ ]) gezeigt.

Familie Bedeutung Kommentar

ECL Emitter coupledlogic

Negative Betriebsspannung, deswegen Schwierigkeiten bei der Verbindungmit anderer Logik (interfacing), jedoch sehr schnelle bipolare Schaltungen.

TTL Transistor-transistor logic

Standard Logikbausteine , z.B. 74er-Serie.

IIL Integratedinjection logic(I2L)

Schwieriges interfacing, erlaubt jedoch extrem hohe Packungsdichte beigeringem Leistungsverbrauch und kurzen Schaltzeiten

HMOS High density MOS Teuer, jedoch hohe Packungsdichte und niedriger Leistungsverbrauch

NMOS n-Typ MOS Verwendet n-Kanal MOS- Transistoren mit denen sich hohe Packungsdichtebei skalierbaren Strukturen realisieren lassen. Verglichen mit CMOS hoherLeistungsverbrauch . Einsatz in Speicherbausteinen, Prozessoren etc.

PMOS p-Typ MOS Verwendet p-Kanal MOS- Transistoren und ist seit den 80er Jahren durchdie NMOS Technik abgelöst worden

CMOS ComplementaryMOS

Verwendet n- und p-Kanal MOS-Transistoren und hat sehr geringenstatischen Leistungsverbrauch, ist aber andererseits gegenüber NMOSaufwendiger, hat ungünstigere Packungsdichte, langsamere Schaltzeiten undreagiert empfindlicher gegenüber äußeren elektrischen Störungen.Dynamischer Leistungsverbrauch nimmt mit der Taktfrequenz zu. Einsatz:Logische Standardbausteine der Serie 4000 sowie VLSI-Bausteine fürASIC’s , FPGA‘s, Telekommunikationstechnik und Konsumerelektronik.

Bi-CMOS Bipolar-CMOS Aufwendige und teuere Mischtechnologie mit den positivenTreibereigenschaften wie sie die Bipolartechnik aufweist.

GaAs Gallium Arsenide Sehr geringe Schaltzeiten wegen der um der Faktor 10 mal höherenBeweglichkeit der Ladungsträger. Taktfrequenzen bis in den GHz Bereich.Aufwendige und teuere Technik mit wesentlich kleineren Scheiben. Nur fürSpezialanwendungen in HF-Technik. IC bis einige hundert Transistorenmöglich. Durch die bei Si ausgereiftere Technologie (kleinere Strukturen)wird der Abstand bezüglich Schnelligkeit gegenüber GaAs stark verringert.

DCL Direct coupledlogic

Ein einfache GaAs-Schaltung, die aber schwierig herzustellen ist, da siezwei Typen von Transistoren verwendet. Verglichen mit anderen GaAsLogik-Typen rel. geringer Leistungsverbrauch.

BFL Buffered FETlogic

Einfacher zu fertigen als DCL, aber höherer Leistungsverbrauch

SDFL Schottky diodelogic

Fertigungsverfahren einfacher als bei DCL, niedrigerer Leistungsverbrauchals bei BFL

Tabelle 3.1-2: Übersicht über Eigenschaften digitaler IC-Technologien



Die TTL-Technologie wurde verbessert und weiterentwickelt. Die Abkürzungen stehen für:

L= Low-Power TTL

S= Schottky TTL

LS= Low-Power-Schottky,

FAST= Fairchild-Advanced-Schottky -TTL

ALS= Advanced LS

In der Tabelle 3.1-3 (aus [ ]) ist ein Vergleich zwischen den verschiedenen Technologien zu finden, wobeidiese jeweils bzgl. der wichtigsten Eigenschaften (nämlich Schaltgeschwindigkeit, Integrationsdichte, undLeistungsverbrauch) der Reihe nach geordnet wurden. Dabei wird allerdings von vergleichbarem Stand derTechnologie ausgegangen, also gleichen minimalen Strukturabmessungen.

Position Geschwindigkeit Packungsdichte Leistungsverbrauch

1 GaAs (höchste) I2L (geringste) I2L (niedrigster)

2 ECL HMOS CMOS

3 TTL NMOS NMOS

4 HMOS CMOS HMOS

5 NMOS TTL TTL

6 I2L GaAs GaAs

7 CMOS (niedrigste) ECL (niedrigste) ECL (höchster)

Tabelle 3.1-3: Reihenfolge der digitalen Technologien bezüglich Geschwindigkeit, Packungsdichte undLeistungsverbrauch

Eine digitale Grundschaltung muß folgende Funktionen leisten: Die Signale müssen in zwei Bereichequantisiert verarbeitet werden und die Signale müssen logisch verknüpft werden können. Dabei muß dieQuantisierung aufrecht erhalten werden. Die beiden Grundfunktion der Quantisierung und Inversion werdenvon derselben Grundschaltung , nämlich dem Inverter, vorgenommen. Schaltungen mit Verknüpfungsfunktionergeben sich dann aus den Prinzipien der Schaltalgebra. Die Realisierung des Inverter ist somit dascharakteristische und typische für eine spezielle Schaltkreisfamilie und die Eigenschaften der Familie(Schnelligkeit, Leistungsverbrauch, Rauschabstände, Kosten) lassen sich weitgehend auf die Eigenschaften desInverters zurückführen.

Im folgenden werden die Grundschaltungen nur für die NMOS und CMOS- Technologie besprochen. FürAusführungen zu den bipolaren Technologien wird auf die Literatur verwiesen (z.B. Weißel- Schubert,Buchanan). Wir behandeln zuerst den Inverter und dann die daraus ableitbaren Schaltungen für die NOR undNAND- Funktion. Eine wichtige Schaltung, die nur in CMOS Technologie möglich ist, ist das TransmissionGate. Dieser Durchgangsschalter arbeitet ohne das Signal zu schwächen und kann in beide Richtungenbetrieben werden. Aus den Grundschaltungen lassen sich dann kompliziertere Baugruppen , wie Äquivalenzen,Flip-Flops, Zähler, Register, Speicher, Codeumsetzer, Multiplexer und Rechenschaltungen aufbauen. Nebender Schaltung wird auch der Schichtaufbau der physikalischen Realisierung schematisch dargestellt, der dieGrundlage für das Verständnis des Maskenlayouts ist.

3.2 Inverter, NOR und NAND Seite 30


3.2 Inverter, NOR und NAND

InverterAufgabe: Überträgt binär quantisiertes Eingangssignal an Ausgang

Qualitätsmerkmale:

• Rauschabstände möglichst groß

• Verzögerungszeit möglichst gering

• Leistungsverbrauch möglichst niedrig

/X

X

Z

Umax= UB

Umin= 0V

X Z

Umax= UB

Umin= 0V

Z

Umax= UB

X

Umin= 0V

Enable

X

Z

Umax= UB

Umin= 0V

X

Z

Umax= UB

Umin= 0V

a) b)c)

d) e)

X H

Z L

x 1

z 0

f) g)

Abbildung 3.2-1: Grundsätzliche Inverter-Strukturen a) Zwei Schalter und zwei Eingänge mit invertierten Signalen. (TTL )b) zwei komplementäre Schalter (CMOS) c) wie b) mit abgetrenntem Ausgang für Enable = L (Tristate-Inverter) d) aktivesPull-down Element und passives Pull-up Element (TTL NMOS), e) passives Pull-down Element und aktives Pull-up Element(ECL) f) und g) Arbeitstabelle und Wahrheitstabelle für Inverter

3.2 Inverter, NOR und NAND Seite 31


Z

Umax= UB

X

Z

Umax= UB

b) c)

X L

Y L

Y

X

Z

Umax= UB

Y Ya)

Z

X

L H H

H L H

H L L L

X L

Y L

Z

L H H

H L H

H H H L

X L

Y L

Z

L L H

H L H

H L L L

x 0

y 0

z

0 1 1

1 0 1

1 0 0 0

x 0

y 0

z

0 1 1

1 0 1

1 1 1 0

bei pos. Logik: a) NOR b) NAND c) NOR

>1xy z=/(x+y) &x

y z=/(xy)

Abbildung 3.2-2: Prinzip der binären logischen Grundschaltungen mit aktiven Pull-down Elementen a) NOR b) NAND undc) NOR mit zwei aktiven Schaltern (CMOS)

Bei mehreren aktiven Pull-down Strukturen können die Ausgänge (fest) zusammen verbunden werden, ohnedass das Signal den quantisierte Bereich verläßt. Die Zusammenfassung ergibt eine AND-Struktur (wired –AND). Bei der Verbindung von Ausgängen passiver Pull-down Strukturen ergibt sich eine wired -ORStruktur.

3.3 Inverter mit Widerstandslast Seite 32


3.3 Inverter mit Widerstandslast

UA ->Z

Umax= UDD

Umin= 0V

UE ->X

0V UDD

p-Si Substrat

n-Wannen+ n+n+ n+

UAUE

p-Si Substrat

n+ n+

UAUE

Dickoxid

UDD

0V

RL

RL

RLTT

TT

TT Poly-Silizium

Abbildung 3.3-1: Inverter mit Widerstandslast. Schaltung und prinzipielle Realisierungsmöglichkeiten mit passivemWiderstand

Für UE ≤ Uth ist der Transistor geschlossen und die Ausgangsspanung ist UDD. Für UE ≥ Uth beginnt derTransistor zu leiten. Die Ausgangsspannung UA ist gleich der UDS des Transistors und ergibt sich aus demSpannungsteiler zwischen Lastwiderstand RL und dem Source-Drain –Widerstand. Bei maximalerEingangsspannung UDD ist der Widerstand des Transistors am geringsten. Bei geeigneter Dimensionierungkann die Ausgangsspannung im Low Zustand unter die Schwellenspannung gedrückt werden (Abbildung 3.3-3). Aufgrund dieser Restspannung verbraucht der Inverter im Low-Zustand Leistung. Praktisch wird für dieRestspannung ein Wert UR = 0.2 Uth bis Uth/2 gewählt.

Graphische Ermittlung der Inverterkennlinie UA=f(UE)

Der Strom durch den Transistor kann aus dem Kennlinienfeld ermittelt werden, in welches die Lastgerade fürden Widerstand eingezeichnet wird. Durchläuft die Eingangsspannung den Spannungshub von 0V bis zu UDD

(=5V), so wird die Lastgerade von rechts nach links durchlaufen. Aus den Schnittpunkten der Lastgerade mitden Kurven des Kennlinienfeldes kann man zu jeder Eingangsspannung die Ausgangsspannung ablesen, sieheAbbildung 3.3-2 und Abbildung 3.3-3 .

),( und AEDS

DSLADD

UUfIIRUU

=⋅=−

ID

UOH=UDD

UGS=UOH

UDD/R'L Lastgerade

UGS=UE

UDS=UA

5V

4V

3V

2V0-1V

UDD/RL

R'L>RL

Abbildung 3.3-2: Zur graphischen Ermittlung der Inverter-Übertragungskenlinie



Statische Verlustleistung im Low –Zustand:

L

DDstat

L

DDRRDDstat

RU

P

RU

IIUP

2

≈

≈=

High- und Low-Bereiche

Abbildung 3.3-3: Übertragungskennlinie des Invertersmit Widerstandslast für drei verschiedeneWiderstandswerte

Die Spannungsbereiche für Low und High sind alsdie Abschnitte festgelegt, in denen die Kennlinie eineSteigung |dUA/dUE| = |V| < 1 aufweist . Der Bereich ,in dem |V| > 1, ist verboten, da es hier beiZusammenschaltung mehrerer Gatter durchStörspannungen zu Fehlfunktionen kommen kann.

Aufgrund der nichtlinearen Kennlinie werden dieerlaubten Bereiche für High und Low in schmalereBereiche am Ausgang transformiert. BeiHintereinanderschaltung von zwei Invertern wird einHigh-Signal angehoben und ein Low Signalabgesenkt. Dieses Verhalten führt dazu, daß

Störspannugen, die in einer logischen Schaltung auf die Signale einwirken, nach Durchlaufen mehrerer Gliederder Schaltung wieder entfernt werden. Das Logiksignal wird regeneriert.

Abbildung 3.3-4: Inverterkennline,High und Low Bereiche, sowieRauschabstände

UA

UE

RL=200kRL=100k

RL=50k

UR

UDD

UDDUth

UA

UE

UDD

UDD

V= -1

V= -1

Eingang AusgangRauschabstände

SH

SL

U

UEH

UEL UAL

UAH

|V|>1

verboten HLEingang

Ausgang

L

H



UA

UDD

UDD

V= -1

V= -1

UE

Eingang

1 1 1 1

12 3

2 31

1 2 3 4

4

U Signal-regenerierung

Abbildung 3.3-5: Regenerierung eines gestörten Signals beim Durchlaufen einer Inverterkette

Die Signalentwicklung in einer Inverterkette läßt sich auch in einem Diagramm verfolgen, das dieInverterkennlinie und ihre Inverse enthält. Man erkennt, daß es zwei stabile Zustände gibt, je nachdem, ob dasSignal > UDD/2 oder < UDD /2 ist.

U2

UDD

UDD U1

Eingang

1 1 1 1

1

2

3

2 31

1 2 3 4

4

U

Augenöffnung

Abbildung 3.3-6: Überlagerung der Kennlinien in einer Inverterkette

Störabstand

Es werden zwei rückgekoppelte Inverter (Flip-Flop) betrachtet, an deren Eingänge additiv (durch kapazitiveEinkopplung) die Störspannungen ∆U1 = ∆U2 = ∆U gelegt werden. Der Störabstand entspricht dem Störsignal∆U, das aufgewendet werden muß, damit das Flip-Flop aus einem stabilen Punkt in den anderen kippt. Durchdie Störspannung wird die Inverter-Kennlinie um ∆U in U2 Richtung (nach oben) verschoben U2=f(U1),während die Inverse um ∆U in U1 Richtung (nach links) verschoben wird. Dadurch wird der Bereich zwischen



dem stabilen Punkt A‘ und dem Umschlagpunkt B‘ schmaler. Durch weiteres Erhöhen von ∆U verschwindendie Schnittpunkte B‘ und A‘ . Daraus folgt: der stabile Bereich existiert nicht mehr.

U2

UDD

UDD U1

1 1

U1 U2∆U ∆U

∆U2

∆U1

A

Β

C

Β'

A'

U2

UDD

UDD U1

UC' C'

kein stabilerZustand

a) b)

Abbildung 3.3-7: Rückgekoppelte Inverter mit zwei stabilen Zuständen A und C und einem labilen Punkt . Mitzunehmender Störspannung wird das Augenfenster für den zweiten stabilen Zustand A‘ kleiner und verschwindet für denStörabstand

Schreibt man in die „Augenöffnung“ der überlagerten Kennlinien ein Rechteck ein, so ergibt die Diagonaleungefähr den Störabstand.

Schaltverhalten

UDD

CL

RL

UDD

CL

RL

CL wirdgeladen

CL wirdentladen

t

U/UDD

0.90.5

0.1

1

τr = RLCL τf = RTCL

RT

τr ca.25τftpHLtpLH

tr =2.2τr

tf =2.2τf

Propagation delay t p=(tpLH+tpHL)/2

Abbildung 3.3-8: Schaltverhalten des Inverters mit Widerstandslast.

3.4 NMOS-Inverter Seite 36


Damit die Restspannung niedrig genug ist, um einen ausreichenden Störabstand zu erreichen, muß derWiderstand des Schalttransistors im eingeschalteten Zustand (über das W/L Verhältnis) etwa 25 mal kleiner alsder Lastwiderstand gewählt werden ( dann ist UR = 0.2 Uth ) . Für die Schwellenspannung wird bei UDD = 5 Vein Wert von ca. 1 V gewählt. Dann sperrt einerseits der Transistor für UGS = 0V sicher, andererseits bleibtaber die Schaltgeschwindigkeit hoch.

Praxis : RL > 100 kΩ . Dies bereitet in Standard MOS-Technologien (diffundierte Widerstände) großeSchwierigkeiten. Bei Verwendung eines Widerstands bestehend aus einer meanderförmigen Bahn ausundotiertem polykristallinem Silizium würde sich bei einer Standarddicke und einer Standardbreite von je 1µm eine Länge von 1000µ ergeben , was gegenüber dem Transistor zu einer unverhältnismäßig großen Flächeführen würde. Daher werden für den Lastwiderstand aktive Bauelemente eingesetzt: ein passiver selbstleitendern-MOSFET (sog. depletion load transistor) bei NMOS oder ein aktiv geschalteter p-MOSFET in der CMOS-Technik.

Ausnahme SRAM: über dem Transistor wird in einer speziellen Technik ein hochohmiger Polysilizium –Lastwiderstand angebracht.

3.4 NMOS-Inverter

UDD=5VU2=7V

UGS

UE

UA

1 2 3 4 5

1

2

3

4

5a)

b)

a)

b)

UE/V

UA/V

Abbildung 3.4-1: NMOS-Inverter mit Anreicherungslasttransistor.TL a) Gate von TL mit UDD verbunden ergibt UOH <UDD,b) Zusätzlicher Spannungsquelle U2 für UGD,L

In Abbildung 3.4-1 sind Schaltungsmöglichkeiten gezeigt, in denen der Lasttransistor vom selben Typ wie derSchalttransistor ist. Diese Schaltungsvarianten haben jedoch gravierende Nachteile : Abbildung 3.4-1 a) Gatedes Lasttransistors ist mit Spannungsversorgung verbunden à UOH = UDD-Uth , Abbildung 3.4-1 b) zusätzlicheSpannungsquelle mit U2 > UDD

Praktisch wird der Inverter mit einem Lasttransistor vom Verarmungstyp (depletion–load–transistor,selbstleitend), realisiert (Abbildung 3.4-2 ).

Vorteile zu Widerstandslast:

• Geringerer Platzbedarf

• Bessere Störabstände



UDD=5V

UGS=0V

UE

UA

1 2 3 4 5

1

2

3

4

5

UE/V

UA/V

TL

TT

A B

C

D E

c)

Abbildung 3.4-2: NMOS –Inverter mit depletion- Lasttransistor TL. Konstruktion der Kennlinie siehe Abbildung 3.4-3.

Graphische Erläuterung zum Zustandekommen der Kennlinie siehe Abbildung 3.4-3

ID

UDST/V=UA/V

1

3

4

5

2

1 2 3 4 5

UGST/V=UE/V

UDSL=5V-UA

-4

-2-1

-3

1 2 3 4 5

UGSL/V

01

UE/V

UA/V1 2 3 4 5

4,7 3 ,7 ,35ID

Lasttransistor

AB

CDE

A B C D EPunkt

Abbildung 3.4-3: Graphische Konstruktion der Kennlinie des NMOS-Inverters mit (passivem) n-Kanal Transistor vomAverarmungstyp ( ( normally on).

UDD

UE

UA

TL

TT

p-Si-Substrat

p+

n-Implantation

n+

TLTTUA

UE

UDD

n+ n+

Poly-Si

Dünnoxid

Poly-Si

Dünnoxid

Abbildung 3.4-4: Schichtaufbau NMOS-Inverter



Beispiel: Dimensionierung der Transistoren im NMOS-Inverter

Wir berechnen den Strom durch beide Transistoren für den Fall, dass sich der Transistor im Low Zustandbefindet und wählen für die Restspannung einen wert der kleiner als die Schwellenspannung ist (Wahl : UR =0.2Uth ) . Daraus ergibt sich das Verhältnis der Verstärkungsfaktoren und damit die Geometrieverhältnisse.Zahlenwerte: UDD = 5 V, UthT = 1 V, UthL = -4 V.

Aus der Zeichnung entnimmt man, daß im Low-Zustand des Inverters der Treibertransistor imWiderstandsgebiet und der Lasttransistor im Sättigungsgebiet arbeitet. Aus dem Gleichsetzen der Ausdrückefür den Strom durch den Treibertranistor und den Lasttransistor folgt der Ausdruck für die Restspannung: also

[ ]

[ ] [ ]

[ ] [ ]

1/3.33/11,0

1,04

)15(2,02)(2

2.0)(2

)(2

22

)(2

)(

222

22

22

2

==

⇒=

=−⋅=−=⇒

=−

=⇒−=−

−=−=

−≈

−−=

T

Lp

thL

thTDDR

T

L

thTthTDDT

thLLRRthTDDTthL

L

thLL

thLGSLL

RthTDDTDST

DSTthTGSTT

LwLw

Lwk

VVVV

UUUU

UUU

UUUUUU

UUUI

UUUU

UUUI

β

ββ

ββββ

ββ

ββ

Bei gleichen Kanallängen sollte also die Weite des n-Kanal-Transistors etwa 10 mal so groß sein wie die Weitedes n-Kanal-depetion load-Transistors („ratioed logic“). Falls die Kanallänge verändert werden kann ist dasVerhältnis W/L für den Treibertransistor 3.3/1 und den Lasttransistor 1/3 zu wählen ( Abbildung 3.4-5 )(„ratioed logic“).

n+ n+

n+ n+

w/L=1/3 w/L=3.3

Last Treiber

np-Si

p-Si

Abbildung 3.4-5: Dimensionierung des NMOS Inverters



Schaltzeiten: Es gelten die Formeln

+===

TLDD

Lp

DDT

Lf

DDL

Lr U

Ct

UC

tUC

tββββ

5.1354

Beispiel:

UDD = 5V, CL = 0,1 pF, (W/L)L = 1/3 , (W/L)T = 2, kp = 40 µF/V2 à tp = 4,9 ns

Pseudo-CMOS-Logik

In der CMOS-Technologie wird anstelle des passiven ( nicht vom Steuersignal beeinflußten Last bzw. Pull-UpTransistors) ein aktiver p-Kanal Transistor eingesetzt. Dies führt zu entscheidenden Vorteilen , insbesondere,daß der Inverter im Ruhezustand keinen Strom verbraucht. Der Nachteil ist allerdings, daß beim Aufbau vonlogischen Gattern im Pull-Up Zweig mehr Transistoren nötig sind als bei der NMOS-Technologie. Dies führtdazu, daß auch in der CMOS-Technologie gelegentlich von einer Inverterstruktur mit passivem p-KanalLasttransistor (vom Anreicherungstyp) gebraucht gemacht wird, der Pseudo-NMOS-Logik.

Bei VLSI-Bausteinen in CMOS-Technologie wird somit neben der leistungssparenden CMOS-Technik füreinzelne Module auch die platzsparende Pseudo-NMOS Technik eingesetzt, wenn das insgesamt Vorteilebringt [Klar].

UDD=5VUGS,p= -5V

UE

UA

1 2 3 4 5

1

2

3

4

5

UE/V

UA/V

TL

TT

Abbildung 3.4-6: Pseudo-NMOS-Inverter in der CMOS-Technologie

Der Pseudo-NMOS Inverter ( Abbildung 3.4-6) verhält sich wie der NMOS Inverter, hat also insbesondere eineRestspannung im Low- Zustand, UOL = UR, und deswegen einen statischen Leistungsverbrauch.

Die Dimensionierung eines Pseudo-NMOS-Inverters wird aus der Bedingung abgeleitet, daß die Schaltschwellebei UDD/2 liegen soll. Dann ist automatisch die BedingungUOL = (½) Uth erfüllt.

[ ] [ ]

42,,5.2

)(2

,

2

=

⇒====

−≈−

p

n

p

nthpthnpDSE

DSpthpDDpthnEn

LWLW

UUVUU

UUUUU

µµ

ββ

Bei gleichen Kanallängen muß die Weite des n-Kanal-Transistors etwa viermal so groß wie die Weite des p-Kanal-Transistors („ratioed logic“) gewählt werden , vgl. NMOS Inverter : etwa 10 mal .

3.5 CMOS-Inverter Seite 40


3.5 CMOS-InverterIn der CMOS Technologie wird der Inverter aus zwei aktiven Schaltern, einem n-Kanal und dem dazukomplementären p-Kanal Transistor, aufgebaut. Für das Eingangspotential UE < UDD/2 wird über dieTransistoren der Ausgang des Inverters an UA = UDD gelegt für UE > UDD/2 an UA = 0V. Dabei ist jeweilsnur ein Transistor geöffnet während der andere geschlossen ist, so daß im Ruhezustand kein Strom fließt.Lediglich beim Schalten fließt ein Strom durch beide Transistoren.

Für die Abbildungen wird UDD = 5V, Uthn = 1V und Uthp = -1V angenommen.

Abbildung3.5-1: CMOS-Inverter undKennlinie

Abbildung3.5-2: (unten)GraphischeKonstruktionder CMOS-Inverter-Kennlinie

Nachteile

• etwas mehr Fläche als NMOS

• kompliziertere Technologie

• latch-up Problem

Vorteile:

• Pstat = 0

• tr = tf

• SH = SL

UDD=5V

UE UA

1 2 3 4 5

1

2

3

4

5

UE/V

UA/V

Tp

Tn

A B

CD E

ID

UDSn/V=UA/V

1

3

4

5

2

1 2 3 4 5

UGSn/V=UE/V

UDSp/V=5-UA/V

UGSp/V=5-UE/V

UE/V

UA/V1 2 3 4 5

4,8 0,5 0 05ID

p-Transistor T p

A

BC

DE

A B C D EPunkt

-1

-2

2

1

0

-3

-4

-5

3

4

UE/V n-Transistor T n

-5 -4 -3 -2 -1



Aus der graphischen Konstruktion der Kennlinie erkennt man,

• bei gleicher Verstärkung der Transistoren ist die Kennlinie symmetrisch bzgl. des halbenBetriebsspannungswertes

• es gibt keine Restspannung

• die Rauschabstände sind größer als bei NMOS

• für βn = βp ist SL = SH und tr = tf

1 2 3 4 5

1

2

3

4

5

UE/V

UA/V

1

2

3

4

5

UEH

UEL

UAL

UAH SH

SL

IDβn = βp

Ein Strom fließt nur während des Schaltens. Für βn < βp ist die Kurve nach links verschoben und umgekehrt.

1 2 3 4 5

1

2

3

4

5

U1/V

U2/V

Beispiel:

Dimensionierung eines optimalen CMOS Inverters mit symmetrischer Kennlinie:

Aus βn = βp folgt (W/L)p / (W/L)n = µn/µp

Das Verhältnis µn/µp ist für Gatelängen >1 µm ungefähr 2 und nimmt im Sub-My-Bereich weiter ab.



UDD

UE UA

Tp

Tn

p-Si-Substrat

n+ n+ n+p+ p+p+

Guardring zur besserenKontaktierung

Guardring zur besserenKontaktierung

n-Wanne

TpTnUA

UEUDD

Abbildung 3.5-3: CMOS-Inverter : Schichtaufbau . Der Anschluß der Leiterbahnen und der dazu notwendigenOxidisolationsschichten ist nicht gezeigt.

In der Abb. 3.5-4 sind Layout Varianten gezeigt [ Klar]. Dabei sind die geometrischen Verhältnisse nurschematisch angegeben und die unterschiedlichen Kanalweiten zur Einstellung gleicher Verstärkung beim nund p-Transistor nicht berücksichtigt. A) und b) unterscheiden sich durch die Plazierung derDiffusionsgebiete, einmal senkrecht zu den Signalleitungen, das andere Mal parallel dazu. c) bis e) zeigenVarianten, bei denen zusätzliche Leitungen eingefügt sind..

Abbildung 3.5-4: Layout-Varaianten für den CMOS-Inverter ohne Berücksichtigung derDimensionierungsvorschriften fürw/L a) und b) . In Abbildung c) bis e) ist gezeigt wie zusätzliche Signalleitungen eingefügt werden können.



Schaltzeiten: Es gelten die Formeln

DDp

Lf

DDp

Lr U

Ct

UC

tββ

44 ==

Dynamische Verlustleistung

Da der CMOS-Inverter nur während des Schaltens Strom zieht ist die Verlustleistung von in CMOS gefertigtenIC‘s geringer als die von NMOS-IC’s . Die Verlustleistung steigt proportional der Taktfrequenz an.

Verlustleistung eines Inverters, der mit dem Takt fcyc = 1/tcyc geschaltet wird:

Während einer Periode des Taktes wird die Lastkapazität einmal aufgeladen und einmal entladen. Dabei muß

die Energie 2

21

DDLUCW = zu und wieder abgeführt werden. Damit ergibt sich die Verlustleistung zu

cycDDLcyc

fUCtW

dtdW

P 22 ===

In einem IC sind während jeder Periode des Taktes nicht alle Schaltelemente aktiv. Für eine Abschätzung gehtman davon aus, daß die Hälfte der Gatter ( der Anzahl N) aktiv ist; dann ist die Verlustleistung des IC’sgegeben durch:

cycDDLdyn fUCN

P 2

2=

Bei hohen Taktfrequenzen kann der Leistungsverbrauch einer CMOS-Schaltung den statischenLeistungsverbrauch einer NMOS-Schaltung (oder auch TTL) übersteigen. Maßnahmen zur Verringerung derVerlustleistung bei VLSI-Bausteinen:

• CL erniedrigen

• UDD erniedrigen

Zusätzlich werden zur effektiven Wärmeabfuhr Kühlkörper und Ventilatoren angebracht.

Beispiel: CL = 0,1 pF, UDD = 5 V, N = 106 Gatter, fcyc = 10 MHz àPdyn = (106/2 )⋅0,1 ⋅10-12⋅ F ⋅ 25⋅ V2⋅107 Hz = 12,5 W

tpLH tpHL

Lastkapazität wird umgeladen

tcyc

UE

UA

t

t

3.6 Durchbruchmechanismen Seite 44


3.6 Durchbruchmechanismen

n+ n+

UDS>Ubr

+

p-Si

Ubr

UDS

ID

n+ n+

UDS>Ubr

+

p-Si

Ibr

Ibr

L<1µm

Überlappung der RLZ ->punch through

n+ n+

UGS>Ubr

+ + + +

p-Si statische Aufladung desGates auch durch Influenz

--> Oxiddurchbruch

Ebr= 600 V/µmUbr= EbrdOx

Punch-Throughfür L<1µm (reversibel)

Lawinendurchbruch(reversibel)

Oxiddurchbruch(irreversibel)

Durchbruch (reversibel)

Schutzschaltungen

Gatter

leitet bei UE<0

UE

Eingang

Uth = 8 Vleitet bei UE> 8V

Dickoxid

Gatterleitet bei

UE<0UE

UDD

leitet beiUE>UDD

UDD

-Uth tBegrenzung eines bipolarenRechtecksignals

UDD-UE



Latch-up

In der CMOS-Technologie wird aufgrund des Aufbaus des Inverters eine parasitären Thyristor-Struktur (zweiverkoppelte bipolare Transistoren npn und pnp) erzeugt, die bei Normalbetrieb und Spannungen geschlossenist, aber bei bestimmten Signalspannungsübergängen gezündet werden kann und zur Zerstörung desBauelements oder zu schwerwiegenden Fehlern in der Funktion der Schaltung führen kann.

UA

UDD

p-Si-Substrat

p-Epitaxie n-Wanne

n+n+ p+ p+ n+p+

Rückkontakt

RS

RW

UEr

UDD

RS

RW

vertikaler pnphorizontaler npn

Abbildung 3.6-1: CMOS-Inverter mit parasitärer Thyristor-Struktur, gebildet aus einem horizontalen bipolaren npn undeinem laterealen bipolaten pnp-Transistor. Aufgrund dieser Struktur kann es zum latch-up-Effekt kommen

Wie in der Abbildung 3.6-1 zu sehen ist enthält der CMOS-Inverter zwei rückgekoppelte Bipolar-Transistoren,sowie zwei Widerstände RS und RW. Der Latch-up Effekt kann ausgelöst werden durch

• Überschreiten des Nennwertes der Versorgungsspannung und des Massepotentials

• Schnelle Schwankungen der Versorgungsspannung

In diesen Fällen entsteht am Widerstand RW ein Spannungsabfall der den vertikalen pnp-Transistor zumLeiten bringt. Dann fließt auch ein Strom in die Basis des npn-Transistors und bringt diesen zum Leiten.Nunmehr besteht zwischen Versorgungsspannung und Masse des Substrates eine leitende Verbindung.Dadurch kann es im ungünstigsten Fall zu hohen Strömen kommen, die das Bauteil zerstören . In logischenSchaltungen kann auch ein Gatter in einem Zustand „hängen“ bleiben. Der Effekt kann erst durch Abschaltender Versorgungsspannung wieder entfernt werden.



Der latch-up Effekt erweist sich als grundsätzliches Problem bei der CMOS-Technologie. Durch folgendetechnologische Maßnahmen läßt sich jedoch die latch-up Gefahr verringern:

• Spezielles Design z.B. große Abstände der Source-Drain-Gebiete zu den Wannenrändern

• Niedrige Widerstände RS durch niederohmiges Substrat und p+-Guardring neben der n+-Wanne.

• Niederohmiger n+-Guardring für den Versorgungsspannungsanschluß

Vergleich NMOS- mit der CMOS-Technologie

Eigenschaft NMOS CMOS

Packungsdichte groß kleiner

Komplexität Einfache Technologie Kompliziertere Technologie

Minimale Zahl derDiffusionen/Implantationen

3 4

Leistungsverbrauch Pstat >0 Pstat = 0,

Pdyn = (N/2)CL UDD2 fcyc

Schaltzeiten tr >>tf tr = tf, langsamer

Rauschabstände SH >>SL SH = SL

Sonstiges Latch-up gefährdet

3.7 Gatter und Speicher in MOS-Technik Seite 47


3.7 Gatter und Speicher in MOS-Technik

UDD UDD

UDD

Y=/(X1+X2)

X1 X2 X1 X2

X1

X2

Y=/(X1+X2)Y=/(X1+X2)

NOR

RTL NMOS CMOS

UDD UDD

Y=/(X1X2)X1

X2 X2

Y=/(X1X2)Y=/(X1X2)

NAND

RTL NMOS CMOS

X1

X2

X1

UDD

T2

T1T1

T2 T2

T1

T4T3

L = Low- Pegel Bereich, H = High-Pegelbereich, s = sperrt, l =leitet , n. d. = nicht definiertRTL und NMOS-NAND

X1 X2 T1 T2 Y

L L s s H

L H s n.d. H

H L l s H

H H l l L

CMOS-NAND

X1 X2 T1 T2 T3 T4 Y

L L s s l l H

L H l s s l H

H L n.d. s l s H

H H l l s s L



UDD

X1

X2

Y=(X1EXORX2)

EXOR

NMOS

T4

T3

1

1

T2

T1

X2

X1

Y

CMOS

T5

T6

1

1

T1

T2

T7

T8

T3

T4

UDD

CMOS-EXOR

X1 X2 T1 T2 T3 T4 T5 T6 T7 T8 Y

L L s s l l l l n.d. s L

L H s l l s l s l s H

H L l n.d. l s l s s l H

H H l l n.d. s s s s l L



UDD

Y=/X

CMOS-Tristate-Inverter

ENABLE

X

UDD

Y=/(X1X2)

CL1

CL2

X1

X2

UDD

CL

X1

X2

Y=/(X1X2)

CMOS-NORdynamische Logik

CMOS-NORdynamische Logik

ratio-Technik,Pseudo-CMOS

1

UDD

Y=/(X1+X2)

CL1

CL2

X2X1

UDD

UA

CL1

CL2

UEC1

C2

C1>>C2

NMOS-Inverter indynamischer ratio-logic

getaktetesLastelement

NOR in dynamischerratio-logic



Pass-Transistor

Um logische Signale auf einer Signalleitung je nach Wunsch zu unterbrechen oder durch-zu-lassen wird einSchalter benötigt. Verwendet man als Schalter einen n-Kanal Transistor, so zeigt es sich, daß beigeschlossenem Schalter (leitendem Transistor ) das Low-Signal unverändert weitergegeben wird, während dasHigh-Signal am Ausgang des Transistors um die Schwellenspannung verringert weitergeleitet wird. Es trittbeim High-Signal also eine Signaldegradation ein. Bei Verwendung eines p-Kanal-Transistor als Schalter sinddie Verhältnisse analog: Das Low-Signal wird um die Schwellenspannung degradiert (erhöht) weitergegeben;während das High-Signal unverändert bleibt.

n-Transistor

LH

HLH'

p-Transistor

LH

LL'H

s-->l: 0-->5V

0VL

5V-->0VH-->L

s-->l: 0-->5V

5V0V-->4VL-->H'

s=sperrtl= leitet

UGSUGS

s-->l: 5V-->0V

0VL

5V-->1VH-->L'

s-->l: 5V-->0V

5VH

0V-->5VL-->H

UGSUGS

Transmission Gate



1

UDD

X

S

Y

YX

x1

11S

/S

S X YL L *L H *H L LH H H

ANSI-Symbol

x1

11

X2

X1

Y

1

0

x1

11

Y1

X1

X2

SS

Zweifach-Multiplexer

X2

X1 1

0

Vierfach-Multiplexer

X4

X3 1

0

Y

1

0

S1 S2

S1 S2 Y1 1 X1

0 1 X2

1 0 X3

0 0 X4



Speicherschaltungen:

Die einfachste Speicherschaltung ist ein RS-Flip-Flop.

Geht das Signal am Set-Eingang auf 1 und liegt am Reset–Eingang eine 0 an, so wird das Flip-Flop gesetzt,d.h. der Ausgang Q geht auf 1 und der invertierte Ausgang /Q auf 0. Wenn das Signal am Set-Eingang wiederauf Null geht bleibt der Ausgangszustand erhalten

Liegt am beiden Eingängeneine Null an und geht dasRest- Signal auf 1, so wird dasAusgang Q auf Null gesetztund der Ausgang /Q geht auf1, das Flip-Flop wirdzurückgesetzt. DieserZustand bleibt auch erhalten,wenn der Reset-Eingangwieder auf Null geht.

Führt aus einem derbetrachtetenEingangszustände einWechsel des Eingangssignals( oder beider) zu zwei Einsenam Eingang, so gehen beideAusgänge auf 0. Werden nun

beide Eingänge gleichzeitig auf Null gesetzt, so ist der Ausgangszustand von den zufälligen Gatterlaufzeitenabhängig, also undefiniert.

Deshalb muß darauf geachtet werden, daß entweder nicht beide Eingänge gleichzeitig 1 werden können, oderder Übergang von 1 nach 0 nicht gleichzeitig an beiden Eingängen erfolgen kann

.

QR

S

/Q

1≥

1≥ Q

/Q

R

S

S R Q /Q Bem0 0 Qt-1 /Qt-1

0 1 0 11 0 1 01 1 0 0 vermeiden



UDD

CMOS

R S

Q/Q

RS-Flip-Flop UDD

R S

Q/Q

NMOS

QR

S

/Q

&

& Q

/Q

/R

/S

/S /R Q /Q Bem0 0 1 1 vermeiden0 1 0 11 0 1 01 1 Qt-1 /Qt-1

/S

/R



Taktzustandgesteuertes RS-Flip-Flop

Q

1R

1S

/Q

&

&R

S

S bzw. S'C

Q

/Q

C

C1

C S R Q /Q BemS' R'

0 X X Qt-1 /Qt-11 0 0 Qt-1 /Qt-11 0 1 0 11 1 0 1 01 1 1 1 1 vermeiden

&

&S'

R'&

& Q

/Q

C

1≤

1≤

R bzw. R'

UDD

R S

/QQ

Taktgesteuertes RS-Flip-Flop

NMOS

C



D-Flip-Flop: Für die Dauer des H-Pegels des Taktes erscheint die Eingangsinformation am Ausgang . AmEnde des Taktes bleibt die zuletzt gespeicherte Information erhalten (transparentes Flipflop)

Verschiedene Realisierungsmöglichkeiten :

mit NAND Gates in NMOS : 12 Transistoren

mit NAND Gates und Inverter in NMOS : 11 Transistoren

mit Transmission Gates und Inverter in CMOS : 10 Transistoren

Q1S

/Q

&

&R

S

DC

&

& Q

/Q

C

C1

1

&S'

&

& Q

/Q

C

1

x1

11

x1

11 1

D

C Q

/Q

Documents

3 Digitale Grundschaltungen in NMOS und CMOSclemen/lehre/mikro/3-1bis3-7.pdf · 3.1 Seite Allgemeines zu Schaltkreisfamilien 26 Grundlagen der Mikroelektronik Prof. Dr. Clemen 3 Digitale