A.l Die Abhängigkeitsnotation978-3-8348-2213-0/1.pdf · 271 A Anhang A.l Die Abhängigkeitsnotation In dieser Tabelle werden die funktionsbeschreibenden Symbole der Abhängigkeitsnotation

271

A Anhang

A.l Die Abhängigkeitsnotation

In dieser Tabelle werden die funktionsbeschreibenden Symbole der Abhängigkeitsnotation zusammengefasst. Diese Symbole werden innerhalb der Umrandung des Symbols angegeben. Sie beschreiben die allgemeine Funktion der Schaltung.

Symbol Beschreibung

& UND-Gatter

~I ODER Gatter

~I EXOR-Gatter

- Äquivalenz-Gatter

2k Eine gerade Anzahl der Eingänge muss auf I liegen

2k+l Eine ungerade Anzahl der Eingänge muss auf I liegen

I Ein Eingang muss auf 1 sein

Treiber-Ausgang, das Symbol ist in Richtung des Signalflusses orientiert.

rr Scbruitt-Trigger

XN Kode-Wandler

MUX Multiplexer

DMUX oder DX Demultiplexer

}; Addierer

P-Q Subtrahierer

CPG Carry-Look-Ahead-Generator

71 Multiplizierer

COMP "ergleicher,Komparator

ALU Arithmetisch-logische-Einheit

SRGm Schieberegister mit m Bits

CTRm Zähler mit m Bits, Zykluslänge 2m

CTRDNm Zähler mit Zykluslänge m

RCTRm Asynchroner Zähler mit Zykluslänge 2m

ROM Read Only Memory

RAM Schreib-Lese-Speicher

FIFO First-In-First-Out-Speicher

K. Fricke, Digitaltechnik, DOI 10.1007/978-3-8348-2213-0,© Springer Fachmedien Wiesbaden 2014

272 A Anhang

In der folgenden Tabelle werden die logischen Symbole außerhalb der Umrandung zusammen-gefasst:

Nr Symbol Beschreibung

I

---9 Logische Inversion eines Eingangs (externe 0 erzeugt interne I)

2 F- Logische Inversion eines Ausgangs (interne 0 erzeugt externe I) 3 4 Eingang, aktiv bei L, äquivalent zu Nr. I bei positiver Logik 4 r- Eingang, aktiv bei L, Signalfluss von rechts nach links 5

~ Ausgang, aktiv bei L, äquivalent zu 2 bei positiver Logik

6 Signalfluss von rechts nach links -7 Bidirektionaler Signalfluss -8 -+ Dynamischer Eingang: aktiv bei positiver Flanke 9 -cf Dynamischer Eingang: aktiv bei negativer Flanke 10

~ Nichtlogischer Eingang

11 -"1 Analoger Eingang an einern digitalen Symbol 12 ····f·· Interne Verbindung 13 ····r· Invertierende interne Verbindung 14 ..... E Interne Verbindung: aktiv bei positiver Flanke

A.I Die Abhängigkeitsnotation 273

Die logischen Symbole der nächsten Tabelle liegen ionerhalb der Umrandung des Symbols. Es werden dadurch Aussagen über den ioneren logischen Zustand der Schaltung gemacht.

Symbol Beschreibung

--,~ gepufferter Ausgang: Änderung erst bei Erreichen des ursprünglichen Zustands des Eingangs

-1 LT Eiugang mit Hysterese

Ausgang mit offenem Kollektor eines npn-Transistors

~ +- oder vergleichbarer Ausgang 1 Ausgang mit offenem Emitter eines npn-Transistors ~+

+- oder vergleichbarer Ausgang t +- Tri-State-Ausgang -1 EN Enable-Eingang

J, K.R. S, D, T Flipflop-Eingänge: Übliche Bedeutung der Buchstaben

-1 ~m -1 +-m Eingänge, die Rechts-Shift bzw. Links-Shift in einem Schieberegister bewirken, m E N, m ~ I wird in der Regel nicht angegeben

~:} Binärer Eingangsvektor mit den Wertigkeiten 0 bis n. n ist die Zweier-potenz der Wertigkeit des MSB

---1 CT=15 Setz-Eingang, der angegebene Wert wird geladen, wenn der Eingang aktiv ist CT=15 ~ Ausgang geht auf I, wenn das Register den angegebenen Wert annimmt

"1"~ Ausgang mit konstantem Wert

~] Gruppe von Signalen, die einen einzigen logischen Eingang bilden

-----E Interne Verbindung: aktiv bei positiver Flanke

274 A Anhang

In dieser Tabelle wird die Bedeutung der Buchstaben in der Abhängigkeitsnotation zusammen-gefasst. Es sind zusätzlich die Seiten angegeben, auf denen genauere Beschreibungen der Ab-hängigkeiten oder Beispiele zu finden sind.

Abhängigkeit Symbol Eingang auf I Eingang auf 0 Seite

Adresse A Wählt Adresse Adresse nicht gewählt 162

Kontrolle C aktiviert unverändert 80

Enable EN aktiviert Eingänge unwirksam, 37

Tri-State-Ausgänge hochohmig,

OC-Ausgänge aus,

andere Ausgänge auf 0

UND G UND mit anderen Eingän- erzwingt 0 27 gen

Mode M Modus gewählt Modus nicht gewählt 135

Negation N Negiert Zustand Kein Einfluss 29

Rese! R Setzt Flipflop zuriick Kein Einfluss 78

Set S Setzt Flipflop Kein Einfluss 78

ODER V erzwingt I Oder mit anderen Ein- 28 gängen

Übertragung X bidirektionale Verbindung Verbindung offen 30 hergestellt

Verbindung Z erzwingt I erzwingt 0 29

275

A.2 Befehlssatz des 68HCll

Erklärung zu den Abkürzungen in der Spalte "Condition Code" auf Seite 249.

Transfer-Befeble

Befebl Wirkung Adr. -Art Opcode Operand B Z Condition Code S x H I N Z V C

TAB (A) .... B inh 16 1 2 b b 0

TBA (B) .... A inh 17 1 2 b b 0

TAP (A) .... CC inh 06 1 2 b ~ b b b b b b TPA (CC) .... A inh 07 1 2

TSX (SP)+l ~ x inh 30 - 1 3 -- -- -- -- -- -- -- --TSY (SP)+l --+ Y inh 18 30 2 4 TXS (X) -1 -> (SP) inh 35 1 3

TYS (Y) -1 -> (SP) inh 18 35 2 4

XGDX (X) (D) inh 8F 1 3 XGDY (Y) (D) inh 18 8F 2 4

Speicher-Befehle

Be- Wirkung Adr. - Op- Ope- B Z Condition Code fehl Art code rand S X H I N Z V C

STAA (A) .... 00 dd dir 97 dd 2 3 - - - - b b o -(A) .... hh 11 ext B7 hh11 3 4 (A) .... ff + (X) ind,X A7 ff 2 4 (A) -> ff + (Y) ind,Y 18 A7 ff 3 5

STAB (B) .... 00 dd dir D7 dd 2 3 - - - - b b 0 -(B) .... hh 11 ext F7 hhll 3 4 (B) .... ff+ (X) ind,X E7 ff 2 4 (B) -> ff + (Y) ind,Y 18 E7 ff 3 5

STD (A)-> OOdd, (B)-> OOdd+l dir DD dd 2 4 - - - - b b 0 -(A)-> hhll, (B) .... hhll+l ext FD hhll 3 5 (A)-> ff+ (Xl, (B) ---+ ff+ (Xl +1 ind,X ED ff 2 5 (A)-> ff+ (Y), (B) --+ ff+ (Y) +1 ind,Y 18 ED ff 3 6

STS (SR) --+OOdd, (SL)--+ OOdd+l dir 9F dd 2 4 -- -- -- -- b b 0 --(SR) --+hhll, (SL) --+ hhll + 1 ext BF hh11 3 5 (SH) -Hf+ (Xl, (SL) --+ ff+ (Xl +1 ind,X AF ff 2 5 (SH) -Hf+ (Y), (SL) --+ ff+ (Y) +1 ind,Y 18 AF ff 3 6

STX (XH) --+OOdd, (XL) --+OOdd+l dir DF dd 2 4 -- -- -- -- b b 0 --(XH) --+hhll, (XL)--+hhll+l ext FF hhll 3 5 (XH) --+ff+ (Xl, (XL) --+ff+ (Xl +1 ind,X EF ff 2 5 (XH) -Hf+ (Y), (XL)-Hf+ (Y) +1 ind,Y CD EF ff 3 6

STY (YH) --+OOdd, (YL)400dd+l dir 18 DF dd 3 5 - - - - b b 0 -(YH) --+hhll, (YL)--+hhll+l ext 18 FF hhll 4 6 (YH) --+ff+ (X), (YL) --+ff+ (X) +1 ind,X 1A EF ff 3 6 (YH) --+ff+ (Y), (YL) --+ff+ (Y) +1 ind,Y 18 EF ff 3 6

276 AAnhang

Lade-Befehle

Be- Wirkung Adr. - Op- Ope- B Z Condition Code fehl Art code rand S x H I N Z V C

LDM ii --+ A imm 86 ii 2 2 - - - - b b 0 -(OOddl -> A dir 96 dd 2 3 (hhlll ->A ext B6 hhll 3 4 (ff + (XI I ->A ind,X A6 ff 2 4 (ff + (YI I ->A ind,Y 18 A6 ff 3 5

LDAB ii --+ B imm C6 ii 2 2 - - - - b b 0 -(OOddl ->B dir D6 dd 2 3 (hhlll ->B ext F6 hhll 3 4 (ff + (XI I -> B ind,X E6 ff 2 4 (ff + (YI I -> B ind,Y 18 E6 ff 3 5

LDD jjkk--+D imm CC jjkk 3 3 - - - - b b 0 -(OOdd) 4A, (OOdd+l)4B dir DC dd 2 4 (hhll) -tA, (hhll+l)4B ext FC hhll 3 5 (ff+ (XI I ->A, (ff+ (XI +11->B ind,X EC ff 2 5 (ff+(YII->A, (ff+ (YI +11->B ind,Y 18 EC ff 3 6

LDS jjkk4S imm 8E jjkk 3 3 - - - - b b 0 -(OOdd) 4SB, (OOdd+l) 48L dir 9E dd 2 4 (hhll) 4SB, (hhll + 1) 48L ext BE hhll 3 5 (ff+ (XI I ->SH, (ff+(XI+11->SL ind,X AE ff 2 5 (ff+(YII->SH, (ff+(YI+11->SL ind,Y 18 AE ff 3 6

LDX jjkk4X imm CE jjkk 3 3 - - - - b b 0 -(OOdd) 4XH, (OOdd+l) 4XL dir DE dd 2 4 (hhll) 4XH, (hhll + 1) 4XL ext FE hhll 3 5 (ff+ (XI I ->XH, (ff+ (XI +ll->XL ind,X EE ff 2 5 (ff+ (YI I ->XH, (ff+(YI+11->XL ind,Y CD EE ff 3 6

LDY jjkk4Y imm 18 CE jjkk 4 4 - - - - b b 0 -(OOdd) -tYH, (OOdd+l) -tYL dir 18 DE dd 3 5 (hhll) -tYH, (hhll + 1) -tYL ext 18 FE hhll 4 6 (ff+ (XI I ->YH, (ff+ (XI +ll->YL ind,X 1A EE ff 3 6 (ff+ (Y) ) --tYH, (ff+(Y)+1)4YL ind,Y 18 EE ff 3 6

CLRA 00--+ A inh 4F 1 2 0 1 0 0 CLRB 00--+ B inh 5F 1 2 0 1 0 0

CLR 00 -> (hhlll ext 7F hhll 3 6 - - - - 0 1 0 0 00 -> (ff + (XII ind,X 6F ff 2 6

00 -> (ff + (YII ind,Y 18 6F ff 3 7

Arithmetische Befehle: Negation


NEG OO-(hhlll ->A ext 70 hhll 3 6 - - - - b b b b OO-(ff + (XI I ->A ind,X 60 ff 2 6 OO-(ff + (YI I ->A ind,Y 18 60 ff 3 7

NEGA OO-(AI -> A inh 40 - 1 2 - - - - b b b b

NEGB OO-(BI ->B inh 50 - 1 2 - - - - b b b b

A.2 Befehlssatz des 68HCII 277

Arithmetische Befehle: Addition

Be- Wirkung Adr. - Op- Ope- B Z Condition Code fehl Art code rand S x H I N Z V C ABA (A)+(B) .... A inh 1B 1 2 b b b b b ABX 00, (B) + (X) .... x inh 3A 1 3 ABY 00: (B)+(Y)---+ Y inh 18 3A 2 4

ADCA (Al +ii+C -+ A imrn 89 ii 2 2 - - b - b b b b (A)+(OOdd)+ C -+ A dir 99 dd 2 3 (A)+(hhll)+C -+ A ext B9 hhll 3 4 (A)+(ff + (X» +C .... A ind,X A9 ff 2 4 (A)+(ff + (Y) )+C -+ A ind,Y 18 A9 ff 3 5

ADCB (B) +ii+C -+ B imrn C9 ii 2 2 - - b - b b b b (B)+(OOdd)+ C .... B dir D9 dd 2 3 (B)+(hhll)+C -+ B ext F9 hhll 3 4 (B)+(ff + (X» +C .... B ind,X E9 ff 2 4 (B)+(ff + (Y» +C .... B ind,Y 18 E9 ff 3 5

ADDA (A)+ii --+ A imrn 8B ii 2 2 - - b - b b b b (A) + (OOdd) .... A dir 9B dd 2 3 (A)+(hhll) .... A ext BB hhll 3 4 (A)+(ff + (X» .... A ind,X AB ff 2 4 (A)+(ff + (Y» .... A ind,Y 18 AB ff 3 5

ADDB (B)+ii --+ B imrn CB ii 2 2 - - b - b b b b (B) + (OOdd) .... B dir DB dd 2 3 (B) + (hhll) .... B ext FB hhll 3 4 (B)+(ff + (X» .... B ind,X EB ff 2 4 (B)+(ff + (Y» .... B ind,Y 18 EB ff 3 5

ADDD (D) +jjkk -+ D imrn C3 jjkk 3 4 - - - - b b b b (D) + (OOdd) , (OOdd+1) .... D dir D3 dd 2 5 (D) + (hhll) , (hhll+1) .... D ext F3 hhll 3 6 (D)+(ff+(X», (ff+ (X) +1) .... D ind,X E3 ff 2 6 (D)+(ff+(Y», (ff+ (Y) +1)"" D ind,Y 18 E3 ff 3 7

Arithmetische Befehle: Inkrement


INC (hh11)+1 .... hh11 ext 7C hhll 3 6 - - - - b b b -(ff+ (X» +1 .... ff+(X) ind,X 6C ff 2 6 (ff+ (Y» +1 --+ ff+ (Y) ind,Y 18 6C ff 3 7

INCA (Al +1 --+ A inh 4C 1 2 b b b INCB (B) +1 --+ B inh 5C 1 2 b b b INS (SP)+l --t SP inh 31 1 3

INX (X)+l .... X inh 08 - 1 3 - - - - - b - -

INY (Y) +1 --+ Y inh 18 08 2 4 b

278 AAnhang

Arithmetische Befehle: Subtraktion

Be- Wirkung Adr. - Op- Ope- B Z Condition Code fehl Art code rand S x H I N Z V C SBA (A)-(B) ->A inh 10 - 1 2 - - - - b b b b

SBGA (Al -ii -C --+ A imm 82 ii 2 2 - - - - b b b b (A) - (OOdd) - C ->A dir 92 dd 2 3 (A)-(hhll)-C ~ A ext B2 hhll 3 4 (Al - (ff+ (Xl) -C --t A ind,X A2 ff 2 4 (A) - (ff+ (Y)) -C -> A ind,Y 18 A2 ff 3 5

SBCB (B) -ii-C --+ B imm C2 ii 2 2 - - - - b b b b (B)-(OOdd)- C -> B dir D2 dd 2 3 (B)-(hhll)-C --t B ext F2 hhll 3 4 (B) - (fH (X)) -C -> B ind,X E2 ff 2 4 (B) - (ff+ (Y)) -C -> B ind,Y 18 E2 ff 3 5

SUBA (Al -ii --+ A imm 80 ii 2 2 - - - - b b b b (A) - (OOdd) ->A dir 90 dd 2 3 (A)-(hhll) ->A ext BO hhll 3 4 (A) - (fH (X)) -> A ind,X AO ff 2 4 (A) - (ff+ (Y)) -> A ind,Y 18 AO ff 3 5

SUBB (B) -ii --+ B imm CO ii 2 2 - - - - b b b b (B) - (OOdd) ->B dir DO dd 2 3 (B) - (hhll) ->B ext FO hhll 3 4 (B)-(ff + (X)) -> B ind,X EO ff 2 4 (B)-(ff + (Y)) -> B ind,Y 18 EO ff 3 5

SUBD (D) -j jkk -> D imm 83 jjkk 3 4 - - - - b b b b (D) - (OOdd) : (00dd+1) ->D dir 93 dd 2 5 (D)-(hhll): (hhll+l) ->D ext B3 hhll 3 6 (D)-(ff+(X)): (ff+(X)+l)-> D ind,X A3 ff 2 6 (D)-(ff+(Y)): (ff+(Y)+l)-> D ind,Y 18 A3 ff 3 7

Arithmetische Befehle: Dekrement


DEC (hhll) -1 -> hhll ext 7A hhll 3 6 - - - - b b b -(fH(X))-l -> ff+(X) ind,X 6A ff 2 6 (fH(Y))-l --+ ff+(Y) ind,Y 18 6A ff 3 7

DEGA (Al -1 --+ A inh 4A 1 2 b b b DECB (B)-l -> B inh 5A 1 2 b b b DES (SP) -1 --+ SP inh 3. 1 3 DEX (X)-l -> X inh 09 1 3 b DEY (Y) -1 --+ Y inh 18 09 2 4 b

Bitmanipulations-Befehle

Be- Wirkung Adr. - Op.- Oper- B Z Condition Code fehl Art code and S x H I N Z V C

BSET (OOddlv mm --+ OOdd dir 1. dd mrn 3 6 - - - - b b 0 -(fH(X) ) v mm --+ ff +(X) ind,X 1C ff mm 3 7 (fH(Y) ) v mm --+ ff +(Y) ind, Y 18 1C ff mm • 8

BCLR (OOdd) " --,mm --+ OOdd dir 15 dd mm 3 6 - - - - b b 0 -(fH(X) ) A -,mrn -> ff +(X) ind,X 1D ff mm 3 7 (fH(Y) ) A --,mm --+ f f +(y) ind, Y 18 1D ff mrn • 8

A.2 Befehlssatz des 68HCII 279

Arithmetische Befehle: Vergleich

Be- Wirkung Am. - Op- Ope- B Z Condition Code fehl Art code rand S x H I N Z V C CBA (A)-(B) inh 11 - 1 2 - - - - b b b b CMPA (A)- ii inun 81 ii 2 2 - - - - b b b b

(A) - (OOdd) dir 91 dd 2 3 (A)-(hhll) ext BI hhll 3 4 (A)-(ff + (X» ind,X Al ff 2 4 (A)-(ff + (Y» ind,Y 18 Al ff 3 5

CMPB (B) ii inun Cl ii 2 2 b b b b (B) - (OOdd) dir D1 dd 2 3 (B) - (hhll) ext F1 hhll 3 4 (B)-(ff + (X» ind,X EI ff 2 4 (B)-(ff + (Y» ind,Y 18 EI ff 3 5

CPD (D) -jjkk inun lA 83 jjkk 4 5 - - - - b b b b (D) - (OOdd) : (OOdd+1) dir lA 93 dd 3 6 (D) - (hhll) : (hhll+1) ext lA B3 hhll 4 7 (D) - (ff+ (X» : (ff+ (X) +1) ind,X lA A3 ff 3 7 (D) - (ff+ (Y» : (ff+ (Y) +1) ind,Y CD A3 ff 3 7

CPX (X) -jjkk inun 8C jjkk 3 4 - - - - b b b b (X) - (OOdd) : (OOdd+1) dir 9C dd 2 5 (X) - (hhll) : (hhll+1) ext BC hhll 3 6 (X) - (ff+ (X» : (ff+ (X) +1) ind,X AC ff 2 6 (X) - (ff+ (Y» : (ff+ (Y) +1) ind,Y CD AC ff 3 7

CPY (Y)-jjkk inun 18 8C jjkk 4 5 - - - - b b b b (Y) - (OOdd) : (OOdd+1) dir 18 9C dd 3 6 (Y) - (hhll) : (hhll+1) ext 18 BC hhll 4 7 (Y) - (ff+ (X» : (ff+ (X) +1) ind,X lA AC ff 3 7 (Y) - (ff+ (Y» : (ff+ (Y) +1) ind,Y 18 AC ff 3 7

TST (hhll) 0 ext 7D hhll 3 6 b b 0 0 (ff + (X» -0 ind,X 6D ff 2 6 (ff + (Y» -0 ind,Y 18 6D ff 3 7

TSTA (A)- 00 inh 4D - 1 2 - - - - b b 0 0 TSTB (B) - 00 inh 5D - 1 2 - - - - b b 0 0 DM BCD Korrektur inh 19 1 2 b b b b

CCR-Manipulation

Be- Wirkung Am. - Op- Ope- B Z Condition Code fehl Art code rand S x H I N Z V C

CLC 0 ... C (Carry) inh OC 1 2 0 CLI 0 ... I (Interrupt Flag) inh OE 1 2 0 CLV 0 ... V (Overflow Flag) inh OA 1 2 0 SEC 1 ... C (Carry) inh OD 1 2 1

SEI 1 ... I (Interrupt Flag) inh OF 1 2 1

SEV 1 "'V (Overflow Flag) inh OB - 1 2 - - - - - - 1 -

280 AAnhang

Logische Befehle

Be- Wirkung Adr. - Op- Ope- B Z Condition Code fehl Art code rand s x H I N Z V C ANOA (AI 1\ ii .... A imm 84 ii 2 2 - - - - b b 0 -

(AI A (OOddl .... A dir 94 dd 2 3 (AI A (hhlll .... A ext B4 hhll 3 4 (AI A (ff + (XII .... A ind,X A4 ff 2 4 (AI A (ff + (YII .... A ind,Y 18 A4 ff 3 5

ANOB (BI A ii ---+ B imm C4 ii 2 2 - - - - b b 0 -(BI A (OOddl .... B dir 04 dd 2 3 (BI A (hhlll .... B ext F4 hhll 3 4 (BI A (ff + (XII .... B ind,X E4 ff 2 4 (BI A (ff + (YII .... B ind,Y 18 E4 ff 3 5

BITA (AI 1\ ii imm 85 ii 2 2 - - - - b b 0 -

(AI A (OOddl dir 95 dd 2 3 (AI A (hhlll ext B5 hhll 3 4 (AI A (ff + (XII ind,X A5 ff 2 4 (AI A (ff + (YII ind,Y 18 A5 ff 3 5

BITB (BI 1\ ii imm C5 ii 2 2 - - - - b b 0 -

(BI A (OOddl dir 05 dd 2 3 (BI A (hhlll ext F5 hhll 3 4 (BI A (ff + (XII ind,X E5 ff 2 4 (BI A (ff + (YII ind,Y 18 E5 ff 3 5

COM ~ (hhlll ---+ hhll ext 73 hhll 3 6 - - - - b bOl ~ (ff + (XII .... ff +(XI ind,X 63 ff 2 6 ~ (ff + (Y» .... ff +(YI ind,Y 18 63 ff 3 7

COMA ~ (AI .... A inh 43 - 1 2 - - - - b b 0 1 COME ~ (BI .... B inh 53 - 1 2 - - - - b b 0 1 EORA (AI EXQR ii .... A imm 88 ii 2 2 - - - - b b 0 -

(AI EXQR (OOddl .... A dir 98 dd 2 3 (AI EXOR (hhlll .... A ext B8 hhll 3 4 (AI EXOR (ff + (X» .... A ind,X A8 ff 2 4 (AI EXOR (ff + (Y» .... A ind,Y 18 A8 ff 3 5

EORB (BI EXQR ii ---+ B imm C8 ii 2 2 - - - - b b 0 -(BI EXOR (OOddl .... B dir 08 dd 2 3 (BI EXOR (hhlll .... B ext F8 hhll 3 4 (BI EXOR (ff + (X» .... B ind,X E8 ff 2 4 (BI EXQR (ff + (Y» .... B ind,Y 18 E8 ff 3 5

ORAA (AI v ii .... A imm 8A ii 2 2 - - - - b b 0 -(AI v (OOddl .... A dir 9A dd 2 3 (AI v (hhlll .... A ext BA hhll 3 4 (AI v (ff + (X» .... A ind,X AA ff 2 4 (AI v (ff + (Y» .... A ind,Y 18 AA ff 3 5

ORAB (BI v ii ---+ B imm CA ii 2 2 - - - - b b 0 -(BI v (OOddl .... B dir DA dd 2 3 (BI v (hhlll .... B ext FA hhll 3 4 (BI v (ff + (X» .... B ind,X EA ff 2 4 (BI v (ff + (Y» .... B ind,Y 18 EA ff 3 5

A.2 Befehlssatz des 68HCli 281

Schiehe- und Rotations-Befehle


ASL Arithmetic Shift Left ext 78 hhll 3 6 - - - - b b b b =L8L Logical Shift Left ind,X 68 ff 2 6

4 ind,Y 18 68 ff 3 7 [9+i71 1 1 1 1 1 101+-0 ASLA inh 48 - 1 2 - - - - b b b b

=LSLA ASLB inh 58 - 1 2 - - - - b b b b =LSLB

ASLD Artihmetic Shift Left D inh 05 - 1 3 - - - - b b b b =L8LD Logical Shift Left D

4

[9+i 151 1 ···1 1 101--0

ASR ext 77 hhll 3 6 - - - - b b b b

Arithmetic Shift Right ind,X 67 ff 2 6 ~ ind,Y 18 67 ff 3 7

ASRA ~lllllllo~ inh 47 - 1 2 - - - - b b b b ASRB inh 57 1 2 b b b b LSR ext 74 hhll 3 6 - - - - 0 b b b

Logical Shift Right ind,X 64 ff 2 6 , ind,Y 18 64 ff 3 7 LSRA o ~71 1 1 1 1 1 10f-.19 inh 44 - 1 2 - - - - 0 b b b LSRB inh 54 1 2 0 b b b LSRO Logical Shift Right D inh 04 - 1 3 - - - - 0 b b b

~

0~1511···lllo~ ROL ext 79 hhll 3 6 - - - - b b b b

Rotate Left ind,X 69 ff 2 6 4 ind,Y 18 69 ff 3 7

ROLA [9+i7111111101+-l9 inh 49 - 1 2 - - - - b b b b

ROLB inh 59 1 2 b b b b ROR ext 76 hhll 3 6 - - - - b b b b

Rotate Right ind,X 66 ff 2 6 ~ ind,Y 18 66 ff 3 7

RORA ~711111110~ inh 46 1 2 b b b b RORB inh 56 1 2 b b b b

Ahsolut adressierter Verzweigungshefehl

Befehl Bedinguog Adr. - Opcode Operand B Z Art

JMP always unbedingt 1 ~ 1 ext 7E hhll 3 3 ind,X 6E ff 2 3 ind, Y 18 6E ff 3 4

Relativ adressierte Verzweigungshefehle (unhedingt)

Be- Bedinguog Adr. Opcode Operand B Z fehl -Art

BRA always I unhe- Il - 1 re1 20 rr 2 3 BRN never I dingt 10 ~ 1 rei 21 rr 2 3

282 AAnhang

Relativ adressierte Verzweigungsbefehle (bedingt)

Be- Bedingung Adr. Opcode Operand B Z fehl -Art

BCS carry set C ~ 1 re1 25 rr 2 3 BCC carry clear C - 0 re1 24 rr 2 3 BMI minus N ~ 1 re1 2B rr 2 3 BPL plus einfach N - 0 re1 2A rr 2 3 BEQ zero Z ~ 1 re1 27 rr 2 3 BNE not equal zero Z - 0 re1 26 rr 2 3 BVS overflow set V ~ 1 re1 29 rr 2 3 BVC overflow clear V - 0 re1 28 rr 2 3 BGE greater equal N EXQR V ~ 0 re1 2C rr 2 3 BGT greater signed ZV(N EXQR V)-O re1 2E rr 2 3 BLE lower equal Zv(N EXOR V)=l re1 2F rr 2 3 BLT lower N EXOR V - 1 re1 20 rr 2 3 BHI higher C v Z - 0 re1 22 rr 2 3 BHS hiqer same unsigned C ~ 0 re1 24 rr 2 3 BLO lower C - 1 re1 25 rr 2 3 BLS lower same C v Z ~ 1 re1 23 rr 2 3 BRSET ~(OOdd) A nun - 00 dir 12 dd nun rr 4 6

~ (ff+ (Xl) A nun ~ 00 ind,X 1E ff nun rr 4 7 --,(ff+(Y) ) 1\ rnm = 00 ind, Y 18 1E ff nun rr 5 8

BRCLR (OOdd) 1\ nun = 00 dir 13 dd nun rr 4 6 (ff+ (Xl) A nun ~ 00 ind,X 1F ff nun rr 4 7 (ff+(Y) ) A nun ~ 00 ind, Y 18 1F ff nun rr 5 8

Unterprogramm-Befehle

Be- Wirkung Adr. - Opcode Operand B Z fehl 1 2 Art

BSR (PCL) -> Stack PC + (ssrr) -> PC re1 80 rr 2 6 (SP) -1 --+ SP ss ~ sign extension (PCH) --t Stack (SP)-l --+ SP

JSR (PCL) --+ Stack (OOdd) -> PC dir 90 dd 2 5 (SP) -1 --+ SP (hhll) -> PC ext BO hhll 3 6 (PCH) --t Stack (fH (Xl) .... PC ind,X AD ff 2 6 (SP)-l --+ SP (fH (Yl) .... PC ind, Y 18 AD ff 3 7

RTS (SP)+l --+ SP (SP)+l --+ SP inh 39 - 1 5 (Stack) --+ peH (Stack) --+ PCL

PSHA (A) .... Stack (SP)-l -> SP inh 36 - 1 3 PSHB (B) -> Stack (SP)-l -> SP inh 37 - 1 3

PSHX (X) -> Stack (SP)-2 -> SP inh 3C - 1 4

PSHY (Y) -> Stack (SP)-2 -> SP inh 18 3C - 2 5

PULA (SP) +1 -> SP (Stack) ->A inh 32 - 1 4

PULB (SP) +1 -> SP (Stack) -> B inh 33 - 1 4

PULX (SP) +2 -> SP (Stack) -> X inh 38 - 1 5

PULY (SP) +2 -> SP (Stack) -> Y inh 18 38 - 2 6 ..

ElDlge Befehle WIe Multiplikation, DlVlslOn, Steuerbefehle usw. sind mcht aufgefiihrt!

A.3 Lösungen der Aufgaben

Lösung Aufgabe 2.1

a) g(l110,101 2 ) = 1.23 +1.22 +1·2' +0·2° +1·2-' +0.2-2 +1.2-3 = 14,62510

b) g(10011,11012 ) = 1.24 +1·2' +1.2° +1·2-' +1.2-2 + 1·2-4 = 19,812510

Lösung Aufgabe 2.2

a)

33:2 = 16 Rest I

Rest 0

Rest 0

16:2 = 8

8:2=4

4:2=2 Rest 0

2:2=1 Rest 0

1:2=0 Rest I

0,125·2 = 0,25 +0

+0

+1

0,25·2=0,5

0,5·2=0

Daher ist 33,12510 = 100001,001,.

b)

45:2 =22 Rest I

Rest 0

Rest I

22:2 = 11

11:2=5

5:2=2 Rest I

2:2=1 Rest 0

1:2=0 Rest I

0,33·2 = 0,66 + 0

0,66·2=0,32 + I

0,32·2=0,64 + 0

0,64·2=0,28 + I

ganzzahliger Anteil der Dua1zahl

1 gebrochener Anteil der Dualzahl

ganzzahliger Anteil der Dua1zahl

283

Jetzt ist die Dualzahl bis auf 4 Stellen hinter dem Komma bekannt. Daher: 45,3310 '" 101101,01012,

Lösung Aufgabe 2.3

a) Das Zweierkomplement von 001010 ist 110110.

284

+

Übertrag

o 1 0 1 0 1 110110

110100

(1) 0 0 1 0 1 1

Es gab die Überträge c, und Co, daher ist das Ergebnis richtig.

21 10

-1010

b) Das Zweierkomplement von 010111 ist 101001, das von 011011 ist 100101.

1 0 1 0 0 1 -23 10

+ 100 1 0 1 Übertrag 100001

- (I) 0 0 I I I 0

Es gilt hier c, = 0 und Co = I, daher ist das Ergebnis falsch. Lösnng Aufgabe 2.4

a) 110101·010101 = 010001011001

b) 1101110:110 = 10010,01

Lösung Aufgabe 2.5 z.B.: 000, 001, 011, 010, 110, 100

Lösung Aufgabe 2.6

12010 32410 0100 0111 OIl~CD 3A4,o F32,o 2A1,o

= 78'0 = 0011 0010 0100BCD = 47610 = 93210 = 111100110010, = 67310 = 0110 0111 OOIlBCD

Lösung Aufgabe 3.1 Beweis durch eine Wahrheitstabelle:

Gleichung 3.10

-2710

1410

Gleichung 3.11

AAnhang

x, "" xOvxI XOA("ovxI) Xo x, "" xOAxl "0 v("o AXI) Xo 0 0 0 0 0 0 0 0 0 0

0 1 1 1 1 0 1 0 1 1

1 0 1 0 0 1 0 0 0 0

1 1 1 1 1 1 1 1 1 1

Lösung Aufgabe 3.2

Y = ("0 AXI A-"2 A-3)v("o AXI A-"2 AX3)v(-.xo A_I AX:2 AX3) v(-,xo A_I A""""'2 AX3)v("o A -,xl AX:2 AX:\) V ("0 A -I A""""'2 AX:\)

Y = ("0 AXI AX:2) v(-.xo A -,xl AX3) V ("0 A -,xl AX3)

Y = ("0 AXI AX:2)V( -,xl AX3)

Die letzte Gleichung ist die gesuchte minimale Darstellung.


Lösung Aufgabe 3.3 Aufstellen der Wabrheitstabelle:

KDNF fürs.:

KDNF fürs,:

KKNF fürs.:

KKNF fürs,:

a 0 0 0 0 I I I I

b 0 0 I I 0 0 I I

c 0 I 0 I 0 I 0 I

s, 0 0 0 I 0 I I I s. 0 I I 0 I 0 0 I

So =(-.aA~bAC)V(-.a AbA~)v(a A-.bA~c)v(aAbAC)

"I =(~a AbAc)v(a A~bAc)v(aAbA~c)v(a AbAC)

So =(av bVC)A(a V~bv~)A(~av bV~)A(~av-.bvc)

"I =(av bvc)A(av bv~c)A(a V~bVC)A(-.aV bvc)

Lösung Aufgabe 3.4

sI = (bAc)v(aAc)v(aAb) oder sI =(avb)A(avc)A(bvc)

285

Die Gleichungen für s. lassen sich nicht weiter vereinfachen, da sich alle Terme in mindestens 2 Variablen unterscheiden.

Lösung Aufgabe 3.5

a) a ~ ~b = ab v ~a~b = ~«~a v ~b)(a vb» = ~(~ab v a~b) = ~(a ~ b)

b)f=a ~b ~c ~ -f= ~(a ~b) ~C ~ -!=~a ~ b ~C

Wiederholen mit b und c: -f = ~a ~ ~b ~ ~c

Lösung Aufgabe 3.6

a) y, = x,X>", V ~>", = x,X>", V ~>",x, v ~>", (Absorptionsgesetz) = XIX, v ~>", (Zusanunenfassung der Terme I und 2 nach GI. 3.34) = x,(x, v ~2) (Disttibutivgesetz)

b) Y2 = -,xt-,x2-,x3 v -,xtX2X3 v XtX2X3 v Xt"""1X2"""1X3 v XtXr,x3 v -,xtX2-,X'3 = ~2~' V X>", V X2~' (Tenne I und 4, 2 und 3 sowie 5 und 6 zusanunengefasst) = ~2~' V X>", V X2~' v X2~' (Absorptionsgesetz) = ~, v X2 (Tenne I und 3, sowie 2 und 4 zusanunengefasst)

c) Y3 = -,xtX2"""1X3 v-,(Xt v X2) v Xt-,x2-,x3 v -,xt-,x:z,X)X4 = -,xtX2"""1X3 v -,xt"""1X2 v Xt"""1X2-,x3 v """1Xt-,X'2XJX4 (de Morgan) = ~,X2~' v ~'~2 V X'~2~' (Tenn 4 kann wg. Term 2 weggelassen werden) = -,xtX2"""1X3 v -,xt"""1X2 v Xt"""1X2-,x3 v -,xt-,x2-,X'3 v -,xt-,xr-'X3 (Absorptionsgesetz) = ~,~, v ~'~2 V ~2~' (Terme I und 4 sowie 3 und 5 zusammengefasst)

d)Y4 = ~(~(~'~2~4)~(~,V~2V~,» = ~'~2~4 V~, V~2 v~, (de Morgan) = ~, V~2 v~, (Absorptionsgesetz)

e) y, = ~(~,X2~' V ~(x, V X2 v x,» (x, v ~2) = ~(~,X2~' V ~'~2~') (x, V ~2) (de Morgan) = ~(~,~,) (x, V ~2) (Gleichung 3.34) = (x, v x,) (x, v ~2) (de Morgan) = x, v X'~2 (Disttibutivgesetz)

286 AAnhang

Lösung Aufgabe 3.7

S S

Xo X.

~I

Xl :?cl Yo - Xl I Yo X2 ~I X2

X, I :?cl Yl

x,

Lösung Aufgabe 4.1 Z.B. durch Aufstellen der Wahrheitstabellen und Invertieren der Ein- und Ausgangsvariablen findet man:

Positive Logik Negative Logik

UND ODER ODER UND Äquivalenz Exklusiv-ODER Exklusiv-ODER Äquivalenz

Lösung Aufgabe 4.2

a) y=~(ab)v--.cdva~bd=~av~v~cdva~ =~v~v~d

b) Positive Logik Negative Logik

b======~ y b======~ y c c

d d

Lösung Aufgabe 4.3

Spannungspegel Positive Logik Negative Logik

logisches NAND logisches NOR

X2 Xl Y X2 Xl Y X2 Xl Y

L L H 0 0 I I 1 0

L H H 0 I I I 0 0

H L H I 0 I 0 1 0

H H L I I 0 0 0 1


Lösung Aufgabe 5.1

NOR NAND ~ ~-------------,,~-- VDD

X, -+ ____ ~------_,

Xo --t----+----"---'

,-4-~--+--+---y X, --t---~------'~

X, __ ~----------"I

Lösung Aufgabe 5.2

Xo X, En y 1 1 0 0 1 0 0 0 0 1 0 0 0 0 0 1 d d 1 hochohmig a)

Lösung Aufgabe 5.3

Es handelt sich um eioe Kombioation von NAND und NOR-Gatter:

y = ---.xo V ---.xl V ---.x2---.x3---.x4 = -,(xox, (x, V x3 V x4» Lösung Aufgabe 5.4

Es handelt sich um eio Äquivalenz-Gatter:

s=~(xox,) ; y=--,\'v-o-, =xox, v-o-, =xo ++X, Lösung Aufgabe 6.1

a)

0 0 0 0 "- i'--

0 1 1 /i 0 0 , ,

/

0 , , ~ 4 /~

/

/

'3

b)

2

5

287

288 AAnhang

b) Implikanten: I) XoX2-,x, 2) XoX2X' 3) X,X2X' 4) -,xoX,X2 5) X,XoX,

c) Kern-PI: 1,4,5. Absolut eliminierbare PI: 2, 3. Relativ eliminierbare PI: 0

d) Es gibt nur eine Lösung: f= XoX2-,x, v -,xoX,X2 v X,XoX,

e) Lösung mit dem Quine-McCluskey-Verfahren

Dezimal x, X2 X, Xo Gruppe

5 0 I 0 I 2

6 0 I I 0

11 I 0 I I 3

13 I I 0 I

14 I I I 0

15 I I I I 4

Zusammenfassen der Tenne in einer zweiten Tabelle:

Dezimal x, X2 X, Xo Gruppe

5,13 - I 0 I 2 6,14 - I I 0 11,15 I - I I 3 13,15 I I - I 14,15 I I I -

Keine weiteren Zusammenfassungen möglich, daher Eintragung in die Primimplikantentafel:

5 6 11 13 14 15

5,13 181 181

6,14 181 181

11,15 181 181

13,15 x x

14,15 x x

Die Kernprimimplikanten 5,13; 6,14 und 11,15 decken alle Minterme ab. Daher besteht die minimale Form nur aus den Kem-Primimplikanten: f= XoX2-,x, v -,xoX,X2 v X,XoX,


Lösung Aufgabe 6.2

a)

Xl

b)

, 0

d

,

, 0

d

,

,

, d d d 0 0

, 0 0 d d d

, d d d 0 0

, 0 0 d d d

, , , d , , d , d 0 0 d 0

0 0 d 0

, , , d , , d , ,

Xo 0 0 d 0

0 0 d 0

Lösung für eine minimale KNF: y = (""""" v -4)(""""'3 v x4) 1\ (-0 v x, v x4)

Lösung Aufgabe 6.3

a) f,

1 1

DNF der einzelnen Funktionen:

fi = --.xo"""""""""'3 v -,"2""""'3

1

1 1

1 1 1

289

1 1 }~

b) fi und f, sowie f, und Ji haben einen gemeinsamen Term, er wird nur einmal realisiert.

290 AAnhang

c) Der Aufwand beträgt 7 Gatter mit insgesamt 17 Eingängen:

Xo Xl X, Ji Xl X, X,

Xo fz X, X,

Xo fi

Xl

Lösnng Aufgabe 6.4

Es wird zunächst die optimale DNF aufgestellt, indern das KV -Diagramm ausgewertet wird.

2 "- ~

0 j 0 0

~ j j j j

0 j j 0

Xl 0 j 0 0 , 3

'--

y = xo-[ v x2-3 v xOx2 Durch Anwendung der De Morganschen Regel erhält man:

y=xO-[ VX2-3 vXOx2 =--(~(xO"öXt)v--(x2-3)v--(xOx2»

y

Lösung Aufgabe 6.5

a) y = xOx2x3 v Xj-3 V-O-j-2X3

b) d)

1

1

1 1~ 1 }Xo

X, -++h----j

y

1 1 J I

c) Der Hazard ist durch markiert &


Lösung Aufgabe 7.1

Die Rückkopplung des asynchronen Schaltwerks wird aufgetrennt:

A

B

z"'

y

1. aus der Schaltung liest man ab:

zm+1 = --(A--JJ)(Bv zm) = (-,A v B)(B v z"') = -,ABv-,Az"' v B v Bz"'

Daraus erhält man eine Zustandstabelle in KV -Diagrammform: A

,---------"---

z"' Iffi 16 16 IC? I '--------,,----

B

Ausgabegleichung: y = z"' 2. Da y = z"' ist, handelt es sich um ein Moore-Schaltwerk. 3. Für A = B = 0 ist die Schaltung bistabil. 4. Zustandsdiagranun:

B

-JJ ffi[ _____ mBV-,A A-JJ

5.

A t 0 0 B b y h

Lösung Aufgabe 7.2

I) Ablesen der Übergangsbedingungen aus dem Schaltbild:

",+1 C"' C "' Zo = --, Zo v --,2"1

291

292 AAnhang

Zustandsfolgetabelle Zustandsdiagramm

e m+l m+l

Zl Zo ,e

00 01 11 01 11 10 ,e ,e 00 10

-y

e e e

2) Hazardfreie Realisierung durch das Hinzufiigen zweier redundanter Terme:

00+1 C 00 C 00 C m C m 00 m Zl = --, Zo v Zl = --, Zo v Zl v Zo Zl

m+1 C m e m C 00 e m m m Zo = ---, Zo v ---,zl = --, Zo v -'Zl v Zo --,zl 3) Aus dem Zustandsdiagramm kann man ein Zeitdiagramm ableiten, aus dem die Funktion deutlich wird:

e~t~C]~~~C]~~C]~~~C]~~~C]~_. ~ _t~~~-L-L-LJ-~~~~~-L-L-L-L~~r=_t •• ~ _t~~'~'-L'-L-L-L~~~'_'~'~-L-L-L-L~,~,_t ••

t

Das Schaltwerk durchläuft den Zyklus 01, 11, 10,00, während der Takt zwei Impulse aufweist. Dadurch kann an den beiden Ausgängen Z, und Z2 jeweils ein Signal der halben Frequenz ab-gegriffen werden.

Lösung Aufgabe 7.3

KWKWKWKWKWKWKWK

CLKt • • • • • • • • • • • • • • • 00000000 •

Qo iL_----'-Cl_L--'--Cl_'--....lCl_-'-------'.C __ ' •

~Qorf--, Cl Cl Cl •

QliL ___ ~c=J_~----'.c=J_~----'.c=J_~_'+. ~ t~---, '. ~iL_ __ ~ __________________________ t ••

t

A.3 Lösungen der Aufgaben 293

Lösung Aufgabe 7.4

ci'----LD-----'---'-D---'---L_~. t D rf--------. on • t Qi~~L-__ -L ____________ •• t

Lösung Aufgabe 7.5

a) Es werden jeweils 2 Transistoren fiir ein Transmission-Gate sowie fiir einen Inverter benö-tigt: 12 Transistoren.

b) C-~-------_

D-H Q

"------------~Qc)

zj+! = ~«D~C)v(-,zjC) = (~vC)(zj v~C) = ~zj v~C~vCzj

zT+! = ~«-,zT~C)v(zj+!C) = ~(-,zT~C)~(zj+!C) = (zT v C)(-,zj+! v~C)

Z;+l = (zr vC)(D-,Cv-,zfCv-.C) = zr D-,Cv-,zfz;Cv zT--,Cv-,zfc = zT-,cv-,zrc Q=zT

d) Zustandsfolgetabelle e) Zustandsdiagramm (in den Kreisen: z,'· Z2 m)

m+1 m+1

Ztm

Z2m Zt Z2

~C

~~C ~C DC ~C ~C

0 0 10 01 01 00 0 I 11 01 01 01

C C

I I 11 10 10 01 ~C I 0 10 10 10 00

DvC ~C

Da der Ausgang Q = Z2 m ist, bezeichnet die rechte Ziffer in den Kreisen des Zustandsdia-gramms den Ausgang Q. Das Flipflop ist in den Zuständen 01, 11 gesetzt und in den Zuständen 00, 10 zurückgesetzt. Es wird im Folgenden der Fall betrachtet, dass das Flipflop gesetzt ist und auf eine steigende Flanke wartet (C = 0). Es gibt 2 Möglichkeiten:

I) Rücksetzen: WennD = 0 ist, befindet sich das Flipflop im Zustand 11. Kommt nun ei-ne steigende Flanke des Taktes (C = I) so wechselt das Flipflop zum Zustand 10. In diesem Zustand bleibt das Flipflop, solange C = I ist, unabhängig von D, was fiir die Flankensteuerung charakteristisch ist.

2) Flipflop bleibt gesetzt. Wenn D = I ist, ist das Flipflop im Zustand 01. Kommt eine steigende Flanke, so bleibt das Flipflop in diesem Zustand und es wird weiterhin eine I

294 AAnhang

gespeichert. Eine Änderung von D hat keinen Einfluss, wodurch die Flankensteuerung realisiert wird.

Wenn der Takt wieder auf 0 geht, beginut wieder die Wartephaae. Der Fall, dass eine 0 gespei-chert wird, ist analog, nur befindet sich das Flipflop zu Aufang in einem der beiden oberen Zustände, je nachdem welchen Wert D hat.

Lösung Aufgabe 8.1

Beim Aufstellen des Zustandsdiagramms muss man sich zunächst überlegen, wie viele Zustän-de man benötigt, um das geforderte Verhalten zu erzielen. Da 0,1 und 2 Pumpen laufen kön-nen, kann man es mit 3 Zuständen versuchen.

~ ~

Im Bild sind die Zustände zunächst mit 1,2 und 3 bezeichnet. Durch Vergleich mit der Aufga-bensteIlung stellt man fest, dass sich das Schsltwerk richtig verhält.

Die Zustandsfolgetabelle kann aus dem Zustandsdiagramm abgelesen werden. Dazu ist aber eine Kodierung der Zustände nötig. Hier wählen wir die Zustände folgendermaßen Zustand 1: ZI

M zom= 11, Zustand 2: zt ZOM= 01, Zustand 3: zt ZOM= 00

Man beachte, dass durch diese Wahl die Zustandsvarlablen Zi ~ Yi gilt. Es handelt sich daher um ein Moore-Schsltwerk, bei dem das Schsltuetz SN2 aus Durchverbiudungen besteht. Man beachte auch, dass die Eingangsvariablenkombinationen ""-'%0, ",,-'%, und ""-'%0 nicht vor-kommen können: daher erscheinen hier don't-cares (im Diagramm keine Eintragung). Das ist genaus0:für den "überflüssigen" Zustandztm zom= 10. X2

Zlm zom

0 0

0 1

1 1

1 0

m+' Z,

0

1

1

0 1 0 1

1 1 0 1

1 1 1 1

0 0

0 0

1 0

~

Xo

r

0 0

0 1

0 1

. "'0

0

0

0

~

Xo

""r_----------'A,--------__ , ~

Ztm+l ZORth

m+' Zo

1

1

1

0

0

0

1 0

1 1

1 1

,

0

0

1

. "'0

0

0

1

Xo

Y1.Yo

00

01

11

10


Aus den KV Diagrammen lesen wir ab" zm+l - zm V -,x zm V ...... T~ und zm+l - zm-,x V -,x zm - ·0-120 -·11-0011" Für die Ausgabegleichungen erhält manyo = zom und Yl = zt.

Lösung Aufgabe 8.2

a) Realisierung mit RS-FF: Ansteuerung eines RS-Flipflops abhängig von den alten und neuen Inhalten.

~ ~+l S R Beschreibung

0 0 0 d Speichern oder Rücksetzen

0 I I 0 Setzen

I 0 0 I Rücksetzen

I I d 0 Speichern oder Setzen

Die Zustandsfolgetabelle 8-5 muss nun entsprechend der obigen Tabelle abgeändert werden.

Sol/o

Od 10

10 dO

dO 01

01 Od

_c::--f'_-=-=_ SiR, Sol/o

Od Od

Od 01

01 01

01 Od m z,

Für die Anstenerfunktionen der RS-Flipflops, die das Schaltnetz SNI beschreiben, liest man aus dem KV-Diagramm ab:

RO =rm vzr =-,(-,rm-,zf')=-,So ; R1 =rm v-,zlf =-,(-,rmzg')

Die Ansteuerfunktionen für die Eingänge So, S" Ro, R, sind also mit der Realisierung mit JK-Flipflops identisch.

b) Realisierung mit JK-FF: Ansteuerung eines JK-Flipflops abhängig von den alten und neu-en Inhalten.

~ ~+l J K Beschreibung

0 0 0 d Speichern oder Rücksetzen

0 I I d Wechseln oder Setzen

I 0 d I Wechseln oder Rücksetzen

I I d 0 Speichern oder Setzen

Die Werte aus dieser Tabelle werden in ein KV-Diagramm eingetragen, welches aus der Zu-standsfolgetabelle entwickelt wird.

296

JoK"

Od Id Od

Id dO Od

dO dl dl

dl Od dl

Od 111

dl 011

dl 010

Od 110

000

000

000 )

000

m Zo

AAnhang

Für die Ansteuerfunktionen der JK-Fliptlops, die das Schaltnetz SNI beschreiben, liest man aus diesem KV -Diagramm unter Ausnutzung der don't care-Terme ab:

Für eine Realisierung mit D-Fliptlops erhält man hier also das einfachste Netzwerk. In anderen Fällen kann das anders sein. Die Ansteuerfunktionen für die Ausgänge (SN2) sind bei allen Realisierungen gleich.

Lösung Aufgabe 8.3

a) In den Zuständen 010 und 110 gibt der Münzprüfer immer M ~ (x" XO) ~ (0,0) aus, denn dort ist S ~ 1, wodurch der Münzeinwurf gesperrt wird. In der Zustandsfolgetabelle kön-nen für die anderen Mbeliebige Folgezustände eingetragen werden.

Ztän··d~ us e '\§!!)

Zustandsfolgetabelle (für die überzähligen Zustände 100, 101, 111 sind alle Eintragungen ddd):

m+l m+l ZOm+l Z, Z, SR m m m Z, Z, Zo

--,xl -,xO XI ---,xO XtXO ---.xl Xo

0 0 0 0 0 0 0 1 1 d d d 0 0 1 0 0

0 0 1 0 0 1 0 1 0 d d d 0 1 1 0 0

0 1 1 0 1 1 1 1 0 d d d 0 1 0 0 0

0 1 0 0 0 0 d d d d d d d d d 1 0

1 1 0 0 0 0 d d d d d d d d d 1 1


b) Realisierung mit D-Flipflops:

, 0 0 0 0

0 I 0

0 0 0

m+l %0

Übergangsfunktionen:

m Zo "-, -r-

0 0

I

I

,

0

I

0

0

Zlm+l

, 0

I

0

freie Felder = don't care

I

0

I

m Zo

"; -r-

0

, 0 I

I

I

,

~

Ausgabefunktionen (direkt aus der Zustandsfolgetabelle abgelesen):

Lösung Aufgabe 9.1

0

I

I

m Zo

"; -r- , 0

freie Felder = don't care

297

Lösung für den Fall, dass an die Eiogänge des Multiplexers ao mit der Wertigkeit 20 und a2 mit der Wertigkeit 21 angeschlossen werden. Andere Lösungen sind denkbar.

a, MUX ,.----'----.,

-,E EN

ao I 0

I 1 I ~ I : I ao nG~ 0 0 a, f '----v---' al

0 ,f a, al

,.----'----., 0 1 0

I 2

I "'I 2 ao 3 1 3

298

Lösung Aufgabe 9.2

a) Realisierung mit Multiplexem:

Fo .,I ~ I ~ I : I ~ I ",

", ",

MUX EN o 1 2 3

EN o 1 2 3

F,

b) Zwei verschiedene Realisierungen mit einem Kodewandler (Dekodierer)

BIN/OCT BINIOCT

0 0 I I

I 2

2 3

4 4 5

- I 2

- 2 3

- 4 4 5

6 I 7 6 7

& 11 & 1

Y Y Fo

Lösung Aufgabe 9.3 Konstruktion von 3 Schaltnetzen für die 3 Ausgänge:

X2

.-----A-------.

~ xo{~

Y2 =X2

Yl = Xr--,x2 v ---.xIX2 Yo = Xl~ v ---.xIXO

YI X2

.-----A-------.

~ xo{ [][j[][]

Xl

&

I Fo

Yo

Xl

AAnhang

&

I


Lösung Aufgabe 10.1

1. Die Zählerschaltung ist ein synchroner Zähler, da das Eingangssignal an die Takteingänge aller Flipflops geht.

2. Es ist ein Aufwärtszähler (vergleiche Bild 10-10). 3. Q, hat 1/8 der Frequenz des Eingangssignals x" es ist also ein Teiler durch 8.


I r;-::----, Qo 1J

xl----d>CI 1 lK

R


I r;-::----, Ql 1J

>I---d>CI

1 lK

R

I 1J ,---d>CI

lK 1

R

Zunächst muss die Zustandsfolgetabelle mit dem gegebenen Code entworfen werden:

V=l v=o m

Z, m m

Zt Zo m+l

Z, ZI m+l m+l

Zo m+l m+l

Z, ZI _1

Zo

0 0 0 0 0 1 1 0 0

0 0 1 0 1 0 0 0 0

0 1 0 0 1 1 0 0 1

0 1 1 1 0 0 0 1 0

1 0 0 0 0 0 0 1 1

Dann stellt man die KV-Diagramme fiir die Ansteuerfunktionen der 3 D-Flipflops auf:

1 0

0 d

0 d

0 d

v ,----"---,

0 0

d 0

d I

d 0

Ansteuergleichungen:

0

0

I

0

I

d

d

d

v ,----"---,

0 0

d I

d 0

d 1

0 1 0

0 d d

0 d d

1 d d

1

0

0

1

300 AAnhang

Da = z8'+1 = (zT~v) v (zf'-.z8') v (v-.zT-.z8')

D1 = zf'+l = (zT~v) v (z8'-.zf'V) v (zf' z8'~V) v (zf'-.z8'V)

D m+l ( m m m V) (m mV) 2 = Z2 = ---.2'2 ---.2'1 ---.2'0 ---, V Zl Zo


An die Eingänge für paralleles Laden muss die binäre 5 angelegt werden. -,RCO (vergl. Seite 129 ff.) muss mit -,LOAD verbunden werden, um den Zähler mit 5 zu laden, wenn er die 15 erreicht hat. Die Eingänge ~CTEN = 0 und DI~U = 0 müssen für Aufwärtszählen program-miert werden. Alternativ ist eine Lösung mit Abwärlszählen möglich.

0-S in

L-c

1-

0-

1-

0-


CTRDN16 GI M2[Down] 2(CT=0)Z6 M3[UP] 3(CT=15)Z6 1,2-11,3+ G4 6,1,4 C5

r

5D [I]

[2]

[3]

[4]

~ out

Qo

Q,

Q,

Q,

Zuerst wird die Zustandsfolgetabelle konstruiert. Man beginnt, indem man in der Spalte Q, m die gewiinschte Folge von oben nach unten einträgt. Das garantiert, dass die Folge aus dem seriellen Ausgang heraus geschoben wird. Dann kann man die Spalten Q, mund Q2 m ausfiillen, indem man die Eintragungen aus der Spalte Q, m diagonal nach links oben überträgt. Daraus ergibt sich auch automatisch der Folgezustand Q,m+l, Q2 m+l, Q, m+'. Die nicht benötigten Zu-stände 111 und 000 sind zunächst beliebig. Dann kann das KV-Diagramm für den Eingang des ersten Flipflops erstellt werden.

QlmQ2mQ,m Q{I+l Q2m+l Q,m+l

0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 I I 0 0 I I 0 I I I 0 I I 0 I 0 I 0 1 1 I 0 1 1 0 0 0 I 0 0


;;:1 &1

&l D 1=Q1m+1 Q,m Q,m Q,m

1D 1D 1D A,

CI CI CI

0- 0- J---

CLK

Aufgabe 11.2

1. Ausgehend von den Zuständen 3,1,0,4,2 werden die möglichen Folgezustände ausprobiert. Das können jeweils nur zwei verschiedene sein, da ja nur eine I oder eine 0 in das 1iuke Schieberegister geschoben werden kann. Schon im Zyklus vorhandene Zustände werden gestrichen, da sie nicht zu einer maximal langen Folge fiihren. Man erhält die Folge 3,1,0,4,2,5,6,7 ...

doppelte Zustände

2. ZustandsfolgetabelIe-

Qt Q,mQ,m Q1m+l Q2m+1Q3m+1 J1 K 1

0 0 0 1 0 0 I d 0 0 I 0 0 0 o d 0 I 0 1 0 I I d 0 I I 0 0 I o d 1 0 0 0 1 0 d I 1 0 I 1 1 0 d 0 1 I 0 1 1 I d 0 1 I I 0 1 I d I

3.

302 AAnhang


Die Rückkopplungen für eine maximal lange Pseudo-Zufallsfolge liegen an den Ausgängen Q, m und Q. m. Mit dem Registerinhalt IIII beim Einschalten erhält man die folgenden Regis-terinhalte, indem man für das neue Bit I die EXOR-Verknüpfung von Bit 3 und 4 bildet und die alten Bit I, 2, 3 nach 2,3,4 verschiebt.

m Q,m m Q,m m Q,m m Q,m 1 1111 5 1000 9 1100 13 1010 2 0111 6 0100 10 0110 14 1101 3 0011 7 0010 11 1011 15 1110 4 0001 8 1001 12 0101 16 1111

Die erzeugte Folge ist daher: 111100010011010 usw.


a) Es = ~(Ql vQ2 vQ3)vQ2C2:! vQ1Q3 =~Ql~QpQ3 vQ2Q3 vQ1Q3

b) Zustandsfolgetabelle c) Zustandsdiagramm

Qt Q2mQ,m E,=J,=K, Ql m+l Q2 m+lQ3 m+l

0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 0 1 0 1 1 0 0 1 1 I 1 1 1 1 0 1 1


Ein 74181 kann als Komparator verwendet werden, wenn er als Subtrahierer geschaltet ist. Dafür muss S = (0,1,1,0) und M = 0 und Co = 1 sein. Dann gilt für den Übertrag c. und den Ausgang Ar.", wie man leicht feststellen kann, bei einer Differenz x-y:

x-y C4 - 1, Ax=y- 1

x>y C4 - 1, Ax=y- 0

x


Da M~l ist, werden die uFI und man erhält nach Gleichung 12.31 die Funktion:

~i =Ui~ti=-,ti =Xi~Yi


303

a) Die Schaltung beruht darauf, dass die Addierer der höheren Stufen doppelt vorhanden sind. Der eine Addierer einer Stufe hat als Eingaogs-Carry CI eine 1 der aodere eine O. Am Ausgaog CO einer Stufe mit CI ~ wird das Signal Carry Generate G (vergl. Seite 146) erzeugt, am Ausgaog CO einer Stufe mit CI ~ 1 das Signal Carry Propagate P. In dem aus einem UND- und einem ODER-Gatter gebildeten Netzwerk wird der Übertrag Ci+' ~G, + cR, gebildet. Dieser Übertrag wählt am Auswahl-Eingaog eines Multiplexers das richtige Ergebnis der nächsten Stufe aus. Für die Optimierung der Laufzeit ist es sinnvoll, die Breiten der niedrig-wertigen Stufen geringer zu wählen als die der Stufen für die hochwer-tigen Bit.

b) Es werden die folgenden Abkürzuogen verwendet:

Beschreibung Formelzeichen

GatterlaufZeit Ip

Laufzeit des Übertrags c, lci

Breite der Stufe i m,

Laufzeit des Ausgaogs F, ... m 1_

Laufzeit eine Multiplexers 1_

Laufzeit der Summe im Addierer der Stufe mit dem Ausgaog F' .. m Iv..

Mao erhält die Laufzeiten:

Signal Laufzeit

Fo ... ' lF0/3 ~ (2m,+!) Ip ~ 9 Ip c, Id-2m, Ip - 8 Ip

F4...' In/8 ~ Max{ 14!8, Id}+ IM .. ~ (Max{1l,8}+2) Ip ~ 13 Ip C2 1'2~ Max{2m2Ip, Id }+2 Ip ~ (Max{10,8}+2) Ip ~ 12 Ip F9 ... 1S IF9/15 ~ Max{ 19/15, I,,}+ IM .. ~ (Max{15,12}+2) I. ~ 17 I. c, I,,~ Max {2m,lp, Icl }+2 Ip ~ (Max{14,12}+2) Ip ~ 16 Ip


1. Ein RAM ist flüchtig, EEPROM und ROM sind nicht flüchtig

2. PROM, ROM, EEPROM sind Festwertspeicher

3. Programmiert werden können: ROM durch Masken, PROM einn3a1 elektrisch, EPROM elektrisch und EEPROM elektrisch.

4. Ein ROM kann nicht gelöscht werden, ein EPROM kann durch UV -Licht gelöscht werden, ein EEPROM kann elektrisch gelöscht werden und ein Flash-EEPROM kann blockweise elektrisch gelöscht werden.

5. Siehe Text: statische und dynamische Speicherung.

304 AAnhang


I. Zunächst muss der Adressplan aufgestellt werden. Dazu werden die Speicherbereiche der Speicherbausteine lückenlos aneinandergereiht.

Adresse Adressleitungen (binär) Baustein

(Hex) 15141312 1110 9 8 7 6 5 4 3 2 I 0

I 0000 0 0 0 0 :-Ö--Ö--Ö--O--- --ö--lnr-ö-- --ö--cro--öl (4K) OFFF 0 0 0 0 ! 1 1 1 1 I I I I __ ! ___ ~ __ ~ __ ~J 1 ________________ ---------------

2 1000 0 0 0 I o jlr-ö--o--- --Ö--O-O--Ö-- --Ö--O-O--Ö-j , , (2K) 17FF 0 0 0 I o jl I I I I I I I I I 1j

,------------ --------------- ------------_..1 3 1800 0 0 0 I I Ilrö--o--- --0--0-0--0-- --O--lrU--O-l

I I (2K) IFFF 0 0 0 I I II I I I I I I I I I II L ___________ -------------- _____________ .J

4 2000 0 0 I rO--- ----0--0-0--0--- -U--O--öT --O--O--U-ö-l 1 __ ! __ ~ ___ ~ __ d (8K) 3FFF 0 0 1 !1 I I I I I I I I ,----- ------------------ ---------------

'---y------J Dekodierer

2. Im Adressplan sind die Bereiche der Adressleitungen, die als Eingänge an den Spei-chern anliegen, durch gestrichelte Kästen angedeutet. Der Dernnltiplexer muss als höchstwertige Eingangsleitung die höchstwertigte Adressleitung haben, bei der sich ein Bit ändert. Das ist A". Damit ist sichergestellt, dass sich auch die höchsten Spei-cherplätze anwählen lassen. Als niederwertigste Eingangsleitung muss der Demnlti-plexer die Adressleitung haben, die am kleinsten Speicher nicht mehr anliegt. Das ist Au.

3. Der gesamte Speicherbereich von 16Kbyte wird durch den Dernnltiplexer in 8 Blöcke zu jeweils 2Kbyte aufgeteilt. Für den Speicherbaustein mit 8Kbyte müssen daher 4 Ausgänge des Demnltiplexer logisch ODER verknüpft werden. Durch die zweimalige Inversion muss man ein UND-Gatter verwenden. Daraus ergibt sich folgender An-schlussplan:

Au A'2 A" A'4

AlS


I~I i

I 2 4

~CS EN

DX 7 6 5 4 3 2 I 0

~ &

~

tB

~CS(4)

~CS(3)

~CS(2)

~CS(l)

I. Der größte Speicherbaustein verwendet die Adressleitungen Ao bis A2• Daher stehen die AdressleitungenA, bis A, zur Auswahl der Bausteine zur Verfügung (Bild links).

2. Adressplan s. rechts (Adressen außerhalb der angegebenen Bereiche fiihren zu Feh-lern!).


Ao RAM8x8

A, }AO ~ A, 7 AV ti;-v' A, ~CS

A() ~ ~O GI 7 A,3D RI~W G2 ~

l IC3[WRITE] 1,2EN[READ]

Ao RAM4x8

A, nA~ ~ AV Q;-V

~CS A, ~O GI A,3D ~

RI~W G2 "'z3; l IC3[WRITE] 1,2EN[READ]

Baustein Adr. Adressleitungen (Hex) (binär)

7654 3 2 I 0 1 08 0000 1 0 0 0

(2byte) 09 0000 100 1 2 10 o 0 0 1 0000

(44yte) 13 o 0 0 1 001 1 RAM2x8 3 20 o 0 1 0 0000

Ao A() ~ I AV ti;-v' (8byte) 27 o 0 1 0 o 1 1 1

A,-D ~cs ~ ~O GI A,3D RI~ G2 "'z3;

IC3[WRITE] ~OE 1,2EN[READ]

Lösung Aufgabe 13.4 1. ~CSI = AIO v All v AI2 = ~-.AIO-.All-.A12)

~CS2 = AIOA12 v All AI2 v -.A1O-.All-.A12 (KV -Diagramm)

~CS3 = ~(-.AIOAll AI2 v AIO-.All A12 )

2. Im unten gezeigten Adressschema sind die binären Speicher-Adressen in lK-Schritte aufgeteilt. Der Adressbereich, der durch die Dekodierschaltung abgedeckt wird, ist markiert.

3. Baustein 1 muss lKbyte, Baustein 2 4Kbyte und Baustein 3 2Kbyte Kapazität haben.

4. Da die oberen 3 Adressleitungen nicht verwendet werden und eine lückenlose Deko-dierung des unteren Speicherbereichs durchgeführt wird, handelt es sich um eine Teil-dekodierung.

306 AAnhang

Baustein Adresse Adressleitungen (binär)

(Hex) 15 14 13 12 111098 7654 321 0

I 0000 d d d 0 00 00 0000 o 000 03FF d d d 0 00 I I 1 I I I I I I I

2 0400 d d d 0 o 1 00 0000 o 000 d d d 0 o 1 I I 1 I I I I I I I d d d 0 1 0 00 0000 o 000 d d d 0 1 0 1 1 111 1 1 111

d d d 0 1 1 00 0000 o 000 d d d 0 1 1 1 1 111 1 1 111

d d d 1 00 00 0000 o 000 13FF d d d 1 00 1 1 111 1 1 111

3 1400 d d d f1 o 1 00 0000 o 000 d d d 1 o 1 1 1 111 1 1 111 d d d 1 1 0 00 0000 o 000

IBFF d d d 1 1 0 1 1 111 1 1 1 1 1


Siehe Text und insbesondere Tabelle 14-2.


Die 3 booleschen Funktionen werden in drei KV -Diagranune eingetragen. Dann wird eine Optimierung so durchgeführt, dass maximal 5 Produktterme entstehen. KV-Diagramme der 3 Funktionen:

fo f, f.

l0 ([ I~ I I

1 1 1

I[!] ~ 1 1

I I }d I .({)

ICD CD I I I I 1

Damit erhält man folgende 5 Produktterme:

1'\ = c-d ; P2 = ad-.c ; P3 = ade; P4 = ~a--JJed


a Lw

b Lw

c

Lw d

Lw 1&11&11&11&11&1 ,--

~l -i= ~l -'= ~l


Die Funktion fo wird so zusammengefasst, dass sie mit 4 Produkttermen realisiert werden kann. Bei f1 ist das bereits der Fall.

fo (a, b, c, d) = -a--.b--.c-d v a-.c-d v -abd v -acd

f1 (a, b, c, d) = -a~b-.c-d v ab-.cd v -a~bcd v ~abc-d

a b c d

1J 1J ~ ~ "&~ "& >1 "& r=l ~~ f ~~ >1 "& =I' "&~ ~

fo


Die Entity ist eine Schnittstellenbeschreibung, während die Architektur die Funktion der Schal-tung beschreibt.


C und D haben den alten Wert von D. Die Werte von A und B sind vertauscht.


a) Bei Prozessen mit Sensitivity-List nach der Sensitivity-List und vor dem Schlüsselwort beg in, welches die sequentiellen Anweisungen einleitet. Bei Prozessen ohne Sensitivity-List nach dem Schlüsselwort process und vor dem Schlüsselwort beg in, welches die sequenti-ellen Anweisungen einleitet.

308 AAnhang

b) In einer Architektur beginnt der Deklarationsteil nach dem ersten Auftreten des Schlüssel-wortes is und vor dem Schlüsselwort beg in, welches die nebenläufigen Anweisungen einlei-tet.


F = AX v ~ABYv~A~BZ


Der Vorteil einer gemeinsamen Speicherung von Daten und Befehlen in demselben Speicher ist, dass der Speicherbereich flexibel aufgeteilt werden kann. Dadurch ist in der Regel ein klei-nerer Speicher nötig. Nachteilig bei einer gemeinsamen Speicherhaltung von Daten und Pro-grammen ist, dass Befehle und Daten über den gleichen Datenbus transportiert werden müssen. Dieser serielle Betrieb verlangsamt die Arbeitsweise des Prozessors. Alternativ werden daher bei manchen Prozessoren getrennte Speicher für Daten und Befehle verwendet (sog. Harvard-Architektur).

Lösung Aufgabe 16.2 siehe Text.


LDAA LDAB STAA STAB

$O,X $O,Y $O,Y $O,X

; 1. ; 2. ; 1. ; 2.

in Akku in Akku Zahl in Zahl in

A laden, 4 Zyklen B laden, 5 Zyklen Platz der 2. , 5 Zyklen Platz der 1., 4 Zyklen

Das Programm benötigt 18 Zyklen. Die Ausfiihrung des Programms dauert 91'S.


ORG $COOO LDAB #$03 LDX #$C020 LDY #$C030

ANFANG LDAA $O,X STAA $O,Y INX INY DECB BNE ANFANG


ORG $COOO LDAB #$08 CLRA

ANFANG ASL $C020 BCC WEITER INCA

WEITER DECB BNE ANFANG

;Programmanfang ;Es sollen 3Bytes verschoben werden ;Quell-Adresse definieren ;Ziel-Adresse definieren ;Datum in Akku A ;Datum in Zieladresse speiChern ;Quell-Adresse inkrementieren ;Ziel-Adresse Inkrementieren ;Zähler dekrementieren ; wiederholen, wenn B größer 0

;Programmanfang ;Anzahl der Bits ;Akku A null setzen ;MSB ins Carry schieben ; überspringen, wenn Carry = 0 ;Akku A hochzählen, wenn Carry 1 ;B dekrementieren ;Nächstes Bit, wenn B größer 0

A.4 Literatur

Allgemein (alle Kapitel)

[I] Schiffmann, W.; Schmitz, R.: Technische Informatik

Band I Grundlagen der digitalen Elektronik. Berlin: Springer. 5.Auflage. 2004.

[2] Schiffmann, W.; Schmitz, R.: Technische Informatik

Band 2 Grundlagen der Computertechnik. Berlin: Springer. 5.Auflage. 2005.

[3] Pernards, P.: Digitaltechnik I

Heidelberg: Hüthig. 4. Auflage. 2001.

[4] Reichardt, J.: Lehrbuch Digitaltechnik

Müuchen: Oldenbourg. 2. Auflage 2011.

[5] Urbanski, K.; Woitowitz, R.: Digitaltechnik

Berlin, Heidelberg: Springer. 6. Auflage. 2012.

[6] Tocci, R.; Widmer, N. und Moss, G.: Digital Systems, Principles and Applications.

Englewood Cliffs: Prentice-Hall. 11. Auflage. 2010.

Codierung (Kapitel 2)

[7] Schulz, R.H.: Codierungstheorie

Braunschweig, Wiesbaden: Vieweg. 2. Auflage 2003.

[8] Werner, M.: Information und Codierung

Braunschweig, Wiesbaden: Vieweg. 2. Auflage 2008.

[9] Bossert, M.: Kanalcodierung

Müuchen: Oldenbourg. 2. Auflage 2013.

Schaltalgehra (Kapitel 3)

[10] DIN 19226 Tei13

Schaltungstechnik (ab Kapitel 4)

[11] Tietze, U. Schenk, Chr. und Gamm, E. Halbleiterschaltongstechnik

Berlin, Heidelberg: Springer. 14. Auflage. 2012.

[12] Giebel, Th.: Grundlagen der CMOS-Technologie

Stottgart, Leipzig, Wiesbaden: Teubner. I.Auflage. 2002.

[13] Baker, R.J.: CMOS Circuit Design, Layout, and Simulation

Hoboken: J. Wiley & Sous. 3. Auflage. 2008.

[14] Klar, H.: Integrierte Digitale Schaltongen MOSIBICMOS

Berlin, Heidelberg: Springer: 2. Auflage. 1996.

309

310 AAnhang

[15] Groß, W.: Digitale Schaltungstechnik

Braunschweig, Wiesbaden: Vieweg. 1994.

[16] Kang, S.-M.; Leblebici Y.: CMOS Digital Integrated Circuits: Analysis and Design

New York: McGraw-HiIl. 3. Auflage 2011.

[17] Kumar, A. A.: Switching Theory and Logic Design

New Delhi, pm Learning. 2010. [18] Bitterle, D.: GALs - Über 50 Schaltungen fiir die praktische Anwendung

München: Franzis'. 1994.

Schaltwerke (Kapitel 7 und 8)

[19] Wuttke, H.; Henke, K.: Schaltsysteme

München: Pearson Studium. 2003.

Speicher (Kapitel 13)

[20] http://www.samsung.comlglobal/business/semiconductor/productldram

[21] Hoffmann, K.: Systemintegration

München: Oldenbourg. 2. Auflage 2006.

[22] Sharma, A.K.: Advanced Semiconductor Memories

Cltichester: John Wiley & Sons. 2009.

Programmierbare Logikbausteine (Kapitel 14)

[23] Auer, A.: PLD


[24] Salcic, Z. ; Smailagic, A.: Digital Systems Design aod Prototypiog: Using Field Pro-grammable Logic and Hardware Description Languages.

Norwell, Kluwer Academic Press. 2. Auflage 2000.

[25] Bitterle, D.: GALs- Programmierbare Logikbausteine in Theorie und Praxis


[26] F. Kesel und R. Bartholomä: Entwurf von digitaleo Schaltungen und Systemeo mit HDLs und FPGAs. Müncheo: Oldeobourg. 2. Auflage 2009.

[27] http://www.xilinx.coml

[28] http://www.altera.coml

[29] Kilts, S.: Advanced FPGA Design: Architecture, Implementation, and Optimization Hobokeo: John Wiley & Sons. 2007.

[30] Grout, I. A.: Digital Systems Design with FPGAs and CPLDs

Amsterdam: Elsevier. 2008.

[31] Beenker, F.P.M. et al: Testability Concepts for Digital ICs

NewYork: Springer. 2013.

A.4 Literatur 311

VllDL (KapitellS)

[32] Kesel, F.; Bartolomä, R.: Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs

München, Wien: Oldenbourg. 2006.

[33] Naylor, D.; Johnes, S.: VHDL: A Logic Synthesis Approach

London: Chapman & Hall. 1997.

[34] Bhasker, J.: Die VHDL-Syntas

Toronto: Prentice Hall. 1996.

[35] Reifschneider, N.: CAE-gestützte rC-Entwurfsmethoden

München: Prentice-Hall. 1998.

[36] Reichardt, J.; Schwarz, B.: VHDL-Synthese

München: Oldenbourg. 6. Auflage 2013.

[37] Hunter, D.R.M. und Johnson, T.T.: Introduction to VHDL

London: Chapman and Hall. 1996.

[38] DIN 66256

[39] Molitor, P.; Ritter, J.: VHDL - eine Einführung

München: Pearson Stodium. 2004.

Mikroprozessor (Kapitell6)

[40] Flick, Th. und Liebig, H.: Mikroprozessortechnik und Rechnerstrukturen

Berlin, Heidelberg, New York: Springer. 7. Auflage, 2005.

[41] Tanenbaum, A.S. und Goodman, J.: Computerarchitektur

München: Pearson Studium. 5. Auflage 2006.

[42] Wüst, K.: Mikroprozessortechnik

Wiesbaden: Vieweg und Teubner. 4. Auflage 2011.

[43] Kleitz, W.: Digital and Microprocessor Fundamentals

Upper Saddle River: Prentice Hall. 4. Auflage 2002.

[44] Black, D.J.: Technician's Guide to the 68HCII Microcontroller

Austra1ia: Delmar. 2001.

[45] Spasov, P. Rose, M.: Microcontroller Technology: Tbe 68HCII and 68HCI2

Englewood Cliffs: Prentice Hall. 5. Auflage 2004.

[46] Cady, F.M.: Software and Hardware Engineering- Motorola MC68HCII

Oxford, NewYork: Oxford UuiversityPress. 1997.

[47] Simulator Wookie, Assembler asllm

http://www.drdobbs.comlwookie-a-68hcll-emulatorIl84410880

[48] M68HCII Reference Manual, Motorola

312

http://www.datasheetcatalog.comldatasheets ..Jldf76/8/H/C/68HCIIDO.shtml

[49] Walrabe, A.: Mikrocontroller-Praxis. Einstieg ntit dem MC68HCII

München, Wien: Hanser. 1997.

Links

1. VHDL-Online Main Frame

http://esd.cs.ucr.edu/labs/tutorial/VHDL ]age.html

2. Texas Instruments

http://www.ti.coml

3. Mikrocomputertechnik (Simulator Wookie)

http://www.netzmafia.de/skripten/mikrocornputer/index.html

4. Intel

http://www.intel.com

5. VHDL-Archiv der Universität Hamburg

http://tams-www.informatik.uni-hamburg.de/vhdl/vhdl.html

AAnhang

A.5 Sachwortregister 313

A.5 Sachwortregister Befehlscode .......................................... 246 Befehls-Dekoder ................................... 236 Befehlsregister ...................................... 236

7

7-Segment-Dekoder .............................. 195

Befehlssatz des 86HC 11... .................... 248 Befehlszähler ................................ 236, 243 Bereichsüberschreitung ............................ 8 Betrieb im Grundmodus ......................... 71

A Betriebsart ............................................ 240

Abhängigkeitsnotation ............................ 26 Addition ...................................... 5,152,253

Addition von Festkommazablen ........... 6 ganzzablige Addition ............................ 5

Adressbus ...................................... 160,234 Adressierungsarten ............................... 246 Adress-Register .................................... 236 Adress-Zugriffszeit ............................... 168 Akkumulatnr ......................................... 243 Amplitudenbedingung ............................ 31 analoge Systeme ....................................... I Analoger Demultiplexer ....................... 119 Analoger Multiplexer ........................... 119

Betriebsartensteuerung ......................... 238 Bibliothekszelle .................................... 215 bidirektionale Schnittstellen ................... 38 Binäre Kodierung ................................. 101 Binärfunktion ............ Siehe Schaltfunktion Binärzabl .................................................. 4 Bit ..................................................... .4,220 Bitmanipulations-Befehle ..................... 259 Bit-organisierte Speicher ...................... 159 Boolean ................................................ 220 Boolesche Algehra ................................. 15 Bootprogramm ..................................... 239 Bus ................................................. 38, 230

Analogschalter ........................................ 43 Ansteuerkennlinie .................................. .40 c Ansteuertabelle ....................................... 98 Carry Generate ..................................... 143 Antifuse ................................................ 192 Carry Propagate .................................... 143 Architecture .......................................... 224 Carry .................................................. 8,141 arithmetisches Schieben ....................... 258 Carry-Look-Ahead Addierer ......... 143,207 Arithmetisch-Iog.-Einheit (ALU) .. 149,233 Carry-Look-Ahead-Generatnr .............. 146 Array ..................................................... 221 CAS before RAS refresh ...................... 176 ASIC ..................................................... 189 Channeled Gate-Array .......................... 214 Assembleranweisungen ........................ 266 Character .............................................. 220 Assemblerprogramm ............................ 246 Clear ....................................................... 83 Assemblierung ...................................... 246 Clock-Skew ..................................... 85,107 Asynchrone Rückwärlszähler ............... 123 CMDS-Inverter ....................................... 40 Asynchrone Schaltwerke ........................ 71 CMDS-Technologie ..................... 39,82,84 asynchroner Setz- /Rücksetzeingang ...... 89 Code ..................................................... 114 Asynchrone Zähler ............................... 121 Codes ........................................................ 3 Auffrischen ........................................... 175 8-4-2-I-Code ...................................... 12 Ausgabefunktion ............................... 74,95 Aiken-Code ........................................ 12 Ausgangs-Block ..................................... 27 Alphanumerische Codes ..................... 13 Ausgangsorientierte Kodierung ............ 101 ASCII-Code ........................................ 13 Ausgangstreiber ...................................... 42 BCD-Code .......................................... 12 Automat .................................................. 93 Binärcode ............................................. 4 Auxiliary-Carry-Flag ............................ 244 gewichteter Code .................................. 4

Graycode ............................................ II B Hexadezimalcode ............................... 10

BCDlDezimal-Code-Umsetzer ............. 115 BCD-Arithmetik ................................... 257 Bedingte Sprünge ................................. 261 Befehlsausführung ................................ 240

Morse-Code .......................................... 3 Dktalcode ........................................... II zyklischer Gray-Code ......................... 12

Code-Umsetzer ............................. lll, 114

314 A Anhang

Condition-Code-Register .............. 244, 257 Entflechtungsaufwand .......................... 191 CPLD .................................................... 210 Entity .................................................... 223 CPU ...................................................... 237 Entwurfswerkzeug ................................ 219

EPLD .................................................... 210

D EPROM ......................................... 164,193 EPROM-Zelle ....................................... 192

Daisy-Chain .......................................... 210 Datenbus ................................ 160,234, 237 Datenleitung ......................................... 160 Datenübertragungstrecke ...................... 117

Erasable Programmable Logic Device .210 Execute Cycle ....................................... 242 EXOR-Abhängigkeit .............................. 29 Extended ............................................... 247

DDR-RAM ........................................... 176 Dedicated Routing ................................ 209 Dekodierung ...................................... 3,180 F

Dekrement ............................................ 256 Fan-Out. .................................................. 41 Delay-Locked Loop .............................. 206 Fast Page Mode-DRAM ....................... 173 Demultiplexer ....................................... 115 Fehlerfortpflanzung ................................ 35 Dezimaläquivalent .................................. 17 Feldeffekttransistor ................................. 39 Dezimalzahl ............................................. .4 Festkomma-Arithrnetik ............................. 5 D-Fliptlop ............................................... 80 Festplatte .............................................. 159 Digitale Speicher .................................. 159 Festwertspeicher ................................... 159 digitale Systeme ........................................ 2 Fetch Cycle ........................................... 241 Digitaler Signalprozessor ..................... 235 Field Prograrn. Gate Array (FPGA) ...... 205 Digita1zähler .................................... 87,121 Finite State Machine ............................... 93 Direct .................................................... 247 FIFO ..................................................... 176 Disjunktion ........................................... 153 Fixkommazablen . Siehe Festkommazahlen Disjunktive Normalfonn ......................... 53 Flag ....................................................... 178 Division ........................................... 10,258 flankengesteuertes D-Flipflop ................ 83 don't care ................................................. 59 Flipflop ................................................... 78 Double Data Rate DRAM ..................... 176 Floating-Gate-MOSFET ....................... 164 DRAM .................................................. I71 Flüchtige Speicher ................................ 159 Dualität .............................................. 20,25 Frequenzteiler ........................... 87,121,136 Dual-Port-RAM .................................... 177 Funktionsbündel ........................... 115, 117 Dynamisches RAM .............................. 171 Fusible-Link .................................. 163,192

E G

Early Write ........................................... 169 GAL ...................................................... 201 EAROM ................................................ 165 Gate-Array ............................................ 214 ECL ....................................................... .48 Gatterlaufzeit, Gatterverzögerung ... 76,124 EDIF-File .............................................. 210 General Purpose Routing ...................... 209 EEPROM ....................................... 165,193 Generic Array Logic (GAL) ................. 201 EEPROM-Zelle .................................... 192 Generic ................................................. 223 Eimerkettenspeicher ............... 131,159,176 Gesetze der Booleschen Algebra ............ 20 eintlankengesteuertes D-Fliptlop .......... 107 Absorptionsgesetz ............................... 20 Eingangskapazität ................................... 50 Assoziativgesetz ................................. 20 Einschwingvorgänge ............................ 108 De Morgansche Theoreme .................. 20 einstellige Schaltfunktion ....................... 15 Distributivgesetz ................................. 20 elektrouischer Kopierschutz ................. 204 Existenz komplementärer Elemente ... 20 Emitter-gekoppelte Logik ...................... .48 Existenz der neutralen Elemente ........ 20 Enable ........................................ 37, 47,111 Kommutativgesetz .............................. 20 Enhanced Page Mode ........................... 173 Shannonscher Satz .............................. 24


Gewicht .................................................... 4 KDNF ..................................................... 21 Grundverknüpfungen .............................. 17 Kippiotervall ................. 81,89,92,107,132

KKNF ..................................................... 22

H Klassifizierung von Hazards .................. 68 Kommentare ......................................... 267

Halbknndendesign-ASIC ...................... 189 Halbleiterspeicher ................................. 159 Hazard ............................................... 66,93

Verknüpfungshazard ............... 66,67,68 HOL.. .................................................... 219 Hidden Refresh ..................................... 175

Komparator .................................. 154, 155 komplementärer Ausgang ....................... 36 Komplement-Array .............................. 195 Komplementdarstelluog ........................... 6

Bereichsüberschreituog ........................ 8 Eioerkomplement ................................. 6 Subtraktion ........................................... 8

I Zweierkomplement ............................... 7

I'L.. ........................................................ .48 Immediate ............................................. 247 Implikant .......................................... 54, 67

Absolut eliminierb. Primimplikanten .56 Kern-Primimplikanten ........................ 55 Primimplikant ................................ 55,61 Primimplikantentafel .......................... 62 Relativeliminierb. Primimplikanten .. 56

konfigurierbarer Logik-Block .............. 205 Konjuoktion .......................................... 153 Konjuoktive Normalform ....................... 53 Konstante ....................................... 221 ,267 Kontroll-Block ....................................... 27 kooperierende Schaltwerke .................. 233 kritischer Lauf ........................................ 77 knndenspezifische iotegr. Schaltuog .... 189

Indexed ................................................. 248 indizierte Adressierung ......................... 243 L inhaltsadressierte Speicher ................... 159 Lade-Befehle ........................................ 252 Inherent ................................................. 247 Inkrement ............................................. 256

Latch-Up ................................................ 45 Late Write ............................................. 169

Integer ................................................... 220 Lauf ........................................................ 77 Integrierte Injektions-Logik .................... 48 Interropt ........................................ 237,268 Interropt-Eingang ................................. 240

Laufzeit ...................................... 32,76,108 Gatterlaufzeit ................................. 66,76

Laufzeiteffekte io Schaltnetzen .............. 66 Interropt-Service-Routine ..................... 268 Inversionskreise ............................ 26,32,64 Inverter ................................................... 15 iovertierte Fuoktion ................................ 25

Leituogskapazität ................................... 50 Leitwerk ....................................... 233, 235 Lese-Zyklus-Zeit .................................. 168 UFO ..................................................... 177

IO-Block ....................................... 205,208 IO-Routing ........................................... 209 IRQ-Interropt ................................ 240,269

Lioeare Oekodierung ............................ 185 Local Routing ....................................... 209 Logic ArrayBlock ................................ 211 Logische Operationen ........................... 258

J logisches Schieben ............................... 258

JEOEC-Format ..................................... 204 Look-Up Table ..................................... 207

JK-Flipflop ........................................ 86,98 Johnson-Zähler ..................................... 136 M

Makrozelle ............................................ 211 Mappiog ............................................... 244

K

Kanonische disjuoktive Norma1form ...... 21 Kanonische konjuoktive Norma1form .... 22 Karnaugh-Veitch-Oiagramm .................. 53

Maschinenbefehle ................................. 234 Maschinenprogramm .................... 234, 266 Maschinensprache ................................ 240 Massenspeicher .................................... 159 Master-Slave-Flipflop ............................ 86

316 A Anhang

Maxterm ..................................... 22,56, 115 p Mealy-Automat... .......................... 71,97,98 mehrwertiges Logiksystem ................... 230 Mikrocontroller ............................. 234,237 Mikroprogramm ................................... 236 Mikroprozessor ............................. 234,237 Minterm .................................................. 22 Mnemonic ............................. 240, 246, 266 Mod-6-Zähler im Gray-Code ................ 127 Modulo-5-Binär-Zähler ........................ 197 Modulo-6-Zähler .................................. 122 Modulo-8-Binärzähler .......................... 121 Moebius-Zähler .................................... 136 Moore-Schaltwerk ............................. 71 ,95 MOSFET ................................................ 39 MSB ...................................................... 142 MSI ....................................................... 189 Multiplexer ........................................... 111 Multiplikation .................................... 9,258

Package ................................................. 220 PCB ...................................................... 189 Peripheriezelle ...................................... 217 Place and Route .................................... 21 0 Pointer .................................................. 178 Port ....................................................... 223 positive Logik ......................................... 32 Power down mode ................................ 176 Preset ...................................................... 83 Produktterm ............................................ 55 Produkttermfreigabe ............................. 204 Program-Counter .................................. 236 Programmable Logic Array (PLA) ....... 194 Programmierbare Logikbausteine ......... 189 Programmierbare Logik-ICs (PLD) ...... 192 Programmiermodus .............................. 204 Programmierung von PLD-Bausteinen.204 PROM ............................................ 163,193 Prozess .................................................. 225

N pseudo-zuIallig ..................................... 138

nebeuläufige Anweisung ...................... 224 Negation ............................................... 153 negative Logik ........................................ 32 Netzliste ................................................ 21 0

Pseudo-Zufallsfolgen ............................ 138 Pufferspeicher ....................................... 109 Pufferung ................................................ 85 Puls-Akkumulator ................................ 239

Non Volatile RAM ............................... 165 NOR -Flipflop ......................................... 72 Q NOVRAM ............................................ 165 Null-Flag .............................................. 244

Quantisierung ........................................... 2 Quine-McCluskey-Verfahren ................. 60

o R Object-COde .......................................... 266 ODER-Abhängigkeit .............................. 28 Offener Kollektor .................................. .36 OLMC .................................................. 201 One-Hot-Kodierung .............................. IOI Opcode .................................................. 236 Open Collector ........................................ 36 Open-Drain-Ausgang .............................. 36 Operationscode ............................. 236,240

Race ........................................................ 77 RAM ..................................................... 166 RAM-Speicherzelle .............................. 167 RAS ouly refresh .................................. 175 Rauschen ................................................ 31 Real ....................................................... 220 Realisierung von Schaltoetzen .............. 189 Realisierung von Schaltwerken ............ 189 Record .................................................. 221

Operationswerk. ............................ 233,235 Operator ........................................... 15,222

reflexiver Übergang ................................ 75 Refresh ................................................. 171

Ortsadressierte Speicher ....................... 159 Relativ .................................................. 248 OTP ...................................................... 163 Reset ..................................................... 239 Ontput Logic Macro Cell ...................... 201 Rest .......................................................... .4 Overflow ................................................... 8 Overloading .......................................... 223

Ripple-Carry-Addierer ......................... 142 ROM .............................................. 160,1 93 Rotieren ................................................ 258 RS-Flipflop mit Takteingang .................. 79


RS-Latch ................................................. 79 Software ............................................... 219 rückgekoppelte Schieberegister ............ 135 Source-Code ......................................... 266 Rückkopplung ................................... 71,95 Spaltendekoder ..................................... 163 Rückkopplungsbedingung .................... 109 Spaltenleitnng ....................................... 160 Rücksetzen ............................................. 78 Spannnungspegel... ................................. 32

Speicher-Befehle .................................. 250

S

Schaltfunktion ................................... 15,53 AND ................................................... 17

Speicherkapazität ................................. 159 Sprungbefehle ............................... 237, 259 SRAM ........................................... 166,205 SSI ........................................................ 189

Antivalenz .......................................... 18 Äquivalenz ..................................... 18,23 Disjunktion ......................................... 18 Exklusiv-Oder .................................... 18

stabiler Zustand ...................................... 74 Stack ..................................... 236, 263, 268 Stack-Pointer ................................. 236,243 Standardbauelement ............................. 189

Identität. .............................................. 18 Standardzellen-ASIC ............................ 217 Implikstion ......................................... 18 Inhibition ............................................ 18

statische Verlustleistnng ......................... 51 Statisches RAM .................................... 166

Komplement ....................................... 18 Konjunktion ........................................ 17

Stenerbus ....................................... 160,234 Stenerzeichen ......................................... 13

NAND ................................................ 18 Störabstand ............................................. 35 Negation ............................................. 15 NOR ................................................... 18

Struktnrbeschreibung ........................... 224 Struktureller Entwurf ............................ 229

NOT .................................................... 1 5 ODER ................................................. 17 OR ...................................................... 17 UND ................................................... 17

Schaltmatrix ......................................... 209 Schaltnetz ............................................... 53

Subtraktion ................................. 6,153,255 synchrone Schaltwerke ...................... 71 ,93 Synchrone Zähler ................................. 124 Synchrones DRAM .............................. 176 Synchrones Mealy-Schaltwerk ............. 109

Schaltsymbol .................................... 15, 26 Schaltvariable ......................................... 15 T

Schaltverhalten ....................................... 50 Takt ........................................................ 33 Schaltzeiten ............................................ 33 Taktflanke .............................................. 83

Abfallzeit ............................................ 33 Taktfrequenz ........................................... 33 Anstiegszeit ........................................ 33 taktpegelgesteuertes Flipflop .................. 80 Signallaufzeit ...................................... 33 Taktperiode ............................................ 33 Verzögerungszeit ................................ 33 Taktversatz ...................................... 85,132

Schieberegister 74194 .......................... 133 TDMA .................................................. 117 Schieberegister .......................... 83,85,131 Teildekodierung ................................... 183 SchreiblLese-Speicher .......................... 159 Test ............................................... 191 ,204 SDRAM ................................................ 176 Testen von Nachrichtenkanälen ........... 139 Selektionseingänge ............................... 111 T -Flipflop ............................................... 88 Sensitivity-List ..................................... 226 Three-State-Ausgang .............................. 37 Sequencer ............................................. 196 Togg1e-Flipflop ...................................... 88 sequentielle Anweisungen .................... 226 Totem-Pole-Ausgang ............................. 36 Serieller Zugriff .................................... 159 Transferbefehle ..................................... 249 Serienaddierer ....................................... 141 Transistor-Transistor-Logik ................... 45 Setzen ..................................................... 78 Laststrom ............................................ 47 Sicherheitsbit ........................................ 204 Tri-State-Gatter .................................. 46 Signal ................................................. 1, 220 Transmission-Gate .............. 43,82,111,119 Signed ................................................... 261 Tristate-Ausgang .............................. 37,44 Sign-Flag .............................................. 244 TTL ........................................................ 45

318 A Anhang

Typen .................................................... 220 Wort ......................................................... .4 Typkonvertierung ................................. 223 Wortieitung ........................................... 160

Wort-organisierte Speicher ................... 159

U Write cycle time ................................... 170

Übergangsfunktion ............................ 74,94 Übertrag ............................................. 8,141 X

Übertragungs-Abhängigkeit ................... 29 XIRQ-Interrupt ............................. 240,269 Übertragungskennlinie ............................ 34 Umwandlung Binär nach Dezimal ........... .4 Umwandlung Dezimal nach Binär ........... .4 Umwandlung ODERIUND-Schaltnetz ... 65 Umwandlung UND/ODER-Schaltnetz ... 64 UND-Abhängigkeit ......................... 27,112 ungepuffertes D-Flipflop ........................ 81 unkritischer Lauf .................................... 77

Z

Zablenbereich ........................................... 7 Zeichen ..................................................... 3 Zeichenvorrat... ......................................... 3 Zellendekoder ....................................... 163 Zeilenleitung ......................................... 160

Unsigned ............................................... 261 Unterprogramm .................................... 263 Unterprogrammaufruf ........................... 263 Untertypen ............................................ 221

Zeitdiskrete Signale .................................. 2 Zeitkontinnierliche Signale ...................... 2 zentrale Verbindungsmatrix ................. 210 Zero-Flag .............................................. 244 Zustandsdiagramm ..................... 75,98,101

v Zustandsfolgetabelle .............. 74,94,98, I 02 zustandsgesteuertes Flipflop .............. 80,87 Variable ......................................... 221,267 Zustandsgleichung .................................. 74 Verbindungs-Abhängigkeit .................... 29 Zustandsgröße ........................................ 71 Vereinfachte Schreibweise ..................... 21 Zustandskodierung ............................... 100 Vergleicher ........................................... 154 Zustandsvektor ..................................... 233 Verhaltensbeschreibung ........................ 224 Zweierkomplement ............................... 252 Verlustleistung ........................................ 51 zweiflankengesteuertes Flipflop ...... 85, 107 VHDL ................................................... 219 Zweikomponentenübergang ................... 76 VHDL-File ........................................... 220 Zweistellige Schaltfunktion ............... 16,18 Vier-Bit-Dualzähler .............................. 125 zweistufiges Schaltwerk ......................... 63 Volladdierer .......................................... 141 Zwischenspeicher-Flipflop ..................... 86 Volldekodierung ................................... 181 Vollkonjunktion ..........

Documents

A.l Die Abhängigkeitsnotation978-3-8348-2213-0/1.pdf · 271 A Anhang A.l Die Abhängigkeitsnotation In dieser Tabelle werden die funktionsbeschreibenden Symbole der Abhängigkeitsnotation