HF-Entwurf mit Verifikation auf Systemebene am Beispiel einesDirect-Conversion-Receivers für W-CDMA AnwendungenDr. Jürgen Hartung, Cadence Design Systems GmbH, München, DeutschlandUwe Knöchel, Fraunhofer Gesellschaft FhG-IIS, Dresden, Deutschland

Kurzfassung

Ein durchgängiger HF-Design-Flow mit der Möglichkeit der Verifikation der gesamten analogen HF-Empfänger-bzw. Senderschaltung in einer DSP Entwurfsumgebung wird vorgestellt. Die Definition, die exemplarische Er-stellung und die Erprobung dieses Flows wurden im Rahmen des ‚HF-Front-Ends1‘ – Projektes durchgeführt.Darin haben sich führende Firmen aus dem Bereich IC Design, System Design und EDA gemeinsam mit For-schungsinstituten in einem Konsortium verbunden, um sich dieser Herausforderung zu stellen [1].Als Gerüst für die erarbeiteten Erweiterungen und Methoden stand der existierende Cadence Design Flow. Da-durch konnte auch eine kommerzielle Verwendung und Verwertung über das Projekt hinaus sichergestellt werden.

1 Einleitung

Einer wichtigsten Schritte im Entwurf von neuen Sy-stemen ist das Ableiten der Teilspezifikationen aus derGesamtspezifikation. Forderungen nach einer "simu-lierbaren Systemspezifikation" wie man es aus demDigitalbereich kennt, sind für den Analogbereich bis-lang nicht erfüllbar.Ein Punkt den es im Hinblick auf einen durchgängigenHF Design Flow zu verbessern galt, war eine engereKopplung von Analog- und Digitalentwurf, speziellzwischen den HF Schaltungsblöcken und der digitalenSignalverarbeitung. In den meisten Projekten zumEntwurf drahtloser Übertragungssysteme werden dieHF Schaltungen nach groben Vorgaben der einzelnenHF-Systemparameter separat von den übrigen Teilendes Gesamtsystems entworfen. Dies macht eine abge-stimmte Partitionierung und eine optimale Bestim-mung einzelner Parameter im Rahmen einer Gesamt-systembetrachtung unmöglich. Eine gemeinsameFunktionsüberprüfung geschieht meist erst nach derFabrikation der Einzelbauteile an einem ersten La-bormuster. Dies bedeutet ein großes Risiko in einemMarkt mit solch kurzen Produktzyklen.

Als zentrale Komponente für den im Projekt erarbei-teten Flow stand die existierende Cadence Entwurf-sumgebung mit dem Design Framework IITM und demSpectreTM Schaltungssimulator. Neben den Erweite-rungen innerhalb des Projektes haben sich die Mög-lichkeiten im Standard Cadence HF Design Flow imProjektverlauf enorm entwickelt.

2 Durchgängiger Design-Flow

Ein HF-Schaltungsdesign wird von vielen Parameternbeeinflußt [6,7]. Rauschen, Nicht-Linearitäten, para-sitäre Effekte sowie spezielle technologische Einflüssesind nur einige kritische Aspekte. Desweiteren werdenhohe Anforderungen an eine geeignete Entwurfsum-gebung gestellt.Nachfolgend wird der im Projekt erarbeitete Ent-wurfsflow eingebettet in bestehende Cadence RF ICDesign Lösungen beschrieben.

Als erstes gilt es aus der Gesamtsystemspezifikationdie Spezifikation für den HF-Schaltungsteil abzulei-ten. Diese ersten Vorgaben wie Signal-Rausch-Abstand oder Sensitivität der Empfängerschaltungbeinhalten aber noch nicht eine genaue Definition derHF-Topologie mit ihren zahlreichen Parametern. Dazuwird zunächst mit Hilfe einer Tabellenkalkulation dieÜbertragung von Signalpegeln und weitere Kenngrö-ßen, wie Rauschzahl und Intermodulationspunkte fürverschiedene Topologien und Parametereinstellungenberechnet (siehe Bild 1).

Bild 1 Ausschnitt des Pegelplan-Tools.

1 Das HF-Front-Ends Projekt wurde mit Mitteln des Bundesmi-

nisteriums für Bildung, Wissenschaft, Forschung und Technolo-

gie unter dem Förderkennzeichen 01M3040 gefördert.

Die resultierende HF-Topologie mit den jeweiligenParametern der einzelnen Blöcke muß dann mit einemSchaltungssimulator überprüft werden. Dazu stehenaus dem Pegelplan-Tool verschiedene Exportmöglich-keiten zur Verfügung, wie zum Beispiel die direkteErstellung eines Top-Level-Schematics. Diese Top-Level Zelle (siehe Bild 2) referenziert beim Netzlistenexistierende Verhaltensmodelle, denen die zuvor fest-gelegten Blockparameter zugewiesen wurden.

Bild 2 Top-Level-Schematic.

Dabei können Verhaltensmodelle unterschiedlicherAbstraktion verwendet werden. Diese Konfigurationkann zu weiteren Parameteroptimierungen verwendetwerden. Scheint eine optimale Lösung gefunden zusein, wird diese nun zunächst mit Hilfe der k-Modelle[2,3] im Gesamtsystems innerhalb des Systemsimula-tors SPWTM (Signal Processing Workbench) überprüft(siehe Bild 3).

Bild 3 K-Modell Extraktion.

Wird bei Berücksichtigung der HF-Empfänger-und/oder Senderschaltung die Gesamtsystemspezifi-kation wie z. B. die Bit-Error-Rate (BER) weiterhinerfüllt, kann nun mit der Realisierung der Transistor-Level-Schaltungen der einzelnen Blöcke begonnenwerden (siehe Bild 4).

Bild 4 Transistor-Level Realisierung eines Blocks.

Dazu wurde innerhalb des Projektes ein geeignetesweb-basiertes Re-Use System entworfen (Bild x).

Bild 5 Web-basiertes Re-Use System.

Mit Hilfe vordefinierten Dokumentations- und Abla-geschemen ist ein schnelles Auffinden passender, be-reits realisierter Schaltungen möglich. Die Ablage istdabei so gestaltet, das eine ausgewählte Schaltungrasch dem Entwickler in seiner Designumgebung zurVerfügung steht.Automatisierte Charakterisierungsumgebungen mitTestbenches, der Skript-Sprache OCEAN und gespei-cherten Einstellungen für die durchzuführenden Si-mulationen und anderen Simulatoreinstellungen füh-ren weiter zu enormen Erleichterungen für den Desi-gner bei den anstehenden Messungen.In Bild 6 ist beispielhaft eine solche Umgebung fürdie Charakterisierung von Filtern skizziert. Referen-ziert man innerhalb der Top-Zelle die zu charakterisie-rende Schaltung, können direkt alle notwendigen Si-mulationen mit der Ausgabe aller benötigter Messun-gen, wie Bandbreite, Einfügedämpfung, Ein- undAusgangsimpedanz und auch Stromverbrauch oderden 1 dB Kompressionspunkt für aktive Realisierun-gen, textlich oder graphisch dargestellt werden.

Bild 6 Charakterisierungsumgebung.

Liegen alle zu realisierende Blöcke als Transistor-Level-Schaltung vor und wurden diese auch wiedermittels des Links zwischen SpectreRFTM und SPWTM

im Gesamtsystem überprüft, ist nun das Layout dereinzelnen Blöcke bzw. der Gesamtschaltung zu er-stellen (siehe Bild 7). Nach DRC (Design RuleCheck) und LVS (Layout versus Schematic) der phy-sikalischen Realisierung stehen dem Designer ver-schiedene Möglichkeiten zur Extraktion parasitärerEffekte zur Verfügung. Die Einflüsse der parasitärenEffekte, wie z. B. die der Verbindungsleitungen oderdes Substrats, aber auch durch das Gehäuse, sollten ineiner sog. parasitären Re-Simulation zur finalen Über-prüfung der HF-Schaltung berücksichtigt werden.

Bild 7 Layout eines Blocks.

3 Verifikation auf Systemebene

Wie bereits angesprochen ist die engere Verbindungvon HF und DSP im Entwicklungsprozeß einer derangestrebten Ziele innerhalb des Projektes. Cadencestellte dazu im Projekt ein neu entwickeltes Konzeptzur Verfügung, das es erlaubt aus einer HF-Schaltungein Basisbandmodell zu erstellen, welches innerhalbdes Systemsimulators SPWTM eine wesentlich verbes-

serte Berücksichtigung des Einflusses der HF-Schaltung auf die Gesamtsystemperformance erlaubt.Neben dem Ansatz über die k-Modelle wurde parallelzum Projekt bei Cadence an neuen Verhaltensmodel-len gearbeitet, die ebenfalls auf ein verbessertes Co-Design von HF- und DSP-Schaltungsteilen abzielen.

3.1 K-Modelle

Cadence hat ein neues Verfahren entwickelt, wo dieBasisbandeigenschaften von Hochfrequenzempfän-gern in einer DSP Entwurfsumgebung berücksichtigtwerden können [2]. Damit kann der Designer für einbestehendes Empfängerkonzept innerhalb eines Ge-samtsystems die Erfüllung der Spezifikation überprü-fen. Dies kann jeweils für verschiedene Abstraktions-level, z. B. auf Verhaltensmodellebene, als Transistor-Level-Schaltung oder eine mit parasitären Elementenerweiterte Netzliste, erfolgen.Typische Systemcharakteristika wie die Bit-Error-Rate(BER) benötigen Simulationen mit Hunderttausendenvon Symbolen, was in sog. Co-Simulationen aufgrundder benötigten Rechenzeit nicht machbar ist. Dazustellt der angewandte Ansatz über die K-Modelle einepraktikable Alternative.Mit Hilfe des Analogsimulators Spectre werden vondem zu betrachtenden Schaltkreis vier Übertragungs-funktionen und zwei spektrale Leistungsdichten extra-hiert. Spezielle Funktionsblöcke innerhalb von SPWverwenden die zuvor generierten Ergebnisse innerhalbder Systemsimulation.

3.2 Neue Verhaltensmodelle

Die Verwendung der k-Modelle erlaubt die Überprü-fung eines bestehenden HF-Empfängers innerhalb ei-ner Gesamtsystemsimulation in einer System-Entwurfsumgebung. Rückschlüsse welche Parameterdes HF-Systems für ein mögliches Fehlverhalten desGesamtsystems verantwortlich sind bzw. welche amsinnvollsten zu variieren sind, gewinnt der Entwicklerdamit allerdings nicht. Um den HF-Schaltungsentwicklern aber die Möglichkeit zu gebendirekt bestimmte Änderungen im HF-System auf typi-sche Systemkenngrößen wie EVR (Error-Vector-Magnitude) oder Augendiagramme zu beobachtenwurden zwei neue Klassen von Verhaltensmodellenerstellt. Zum einen wurden zusätzlich zu den klassi-schen Verhaltensmodellen von HF-Komponenten sog."Basisband-Modelle" entwickelt und zum anderenMeßblöcke, mit denen typische Systemcharakteristikainnerhalb der analogen Designumgebung generiertwerden können, erstellt.

Bild 8 beschreibt die mathematische Definition derBasisband-Modelle. Die I- und Q-Signale sind dierealen und imaginären Anteile, die den beiden Phaso-ren des HF-Trägersignals überlagert sind. Ein Basis-bandmodell für einen funktionalen HF-Block be-schreibt somit nur die Effekte, die der Basisband-signalanteil auf seinem Weg durch den Block erfährt.

passband signal = i(t)cos(ωrft)-q(t)sin(ωrft) = real

baseband representation = i(t)+j*q(t) = complex

Bild 8 Basisbanddarstellung.

Die Meßblöcke, die ebenfalls als Verhaltensmodelle inVerilog-A erstellt wurden, dienen zur Darstellung ty-pischer Systemgrößen in der HF-Entwurfsumgebung(siehe Bild 9).

Bild 9 Augendiagramm.

4 UMTS DCR Demonstrator

Als Demonstrator zur Evaluierung des erarbeitetenDesign-Flows mit seiner erweiterten Funktionalitätwurde ein Empfänger für den neuen Mobilfunk-Standard UMTS (Universal Mobile Telephony Sy-stem) gewählt. Unter Verwendung von speziellenAnalyseverfahren (Quality Function Deployment) undBerücksichtigung aller ökonomischer und technologi-scher Aspekte hat man sich für eine sog. Direct Con-

version Architektur entschieden, welche für die neueGeneration der Mobilfunksysteme sicher die dominie-rende Architektur sein wird. Zur Fertigung der Schal-tungen wurde die neue SiGe Technologie von Atmelverwendet.Das Direktumsetzungskonzept nach Bild 10, wo dasHF Spektrum direkt ins Basisband umgesetzt wird,stellt hohe Anforderungen an die technische Realisie-rung. Einige der kritischen Parameter sind:

- Linearität des Mischers- Dynamikbereich von LNA und Basisbandverstär-

kern- Verstärkung von LNA und Basisbandverstärkern- Blockingverhalten und Filterdämpfung- Behandlung von AM-Störern- dynamischer und statischer DC-Offset

Bild 10 Direct Conversion Receiver.

Neben den erwähnten hohen Anforderungen an denSchaltungsentwurf selbst, bedeutet eine Direct Con-version Architektur auch eine Herausforderung an dieSimulationswerkzeuge. Speziell durch die Wahl einersog. Low-IF Topologie zur Vermeidung des DC-OffsetProblems war die Verwendung der Periodic SteadyState Analyse (PSS) in SpectreRFTM nicht praktikabel.Der darin zur direkten Bestimmung des eingeschwun-genen Zustands verwendete Shooting Newton Zeitbe-reichsalgorithmus ist in bezug auf Rechenzeit undSpeicherbedarf proportional zum Kehrwert des klein-sten gemeinsamen Vielfachen der Großsignalfrequen-zen.Daher wurde hierzu ein gemischtes Zeit-Frequenzbereichsverfahren eingesetzt [4], welches umGrößenordnungen schneller als herkömmliche Transi-ent-Simulationen und bei stark nicht-linearen Schal-tungen deutlich genauer als traditionelle Harmonic-Balance Verfahren ist.Der Entwurf der Demonstratorschaltungen hat undwird wertvolle Erfahrungen für weitere Verbesserun-gen des eingesetzten Design-Flows geben. Desweite-ren geben Vergleiche zwischen Messungen und Si-mulationsergebnisse Rückschlüsse auf die Genauigkeitder verwendeten Analyseverfahren in SpectreRF. Bei-spielhaft soll hier ein Vergleich zwischen Messungund Simulation für das Phasenrauschen eines in der

SiGe Technologie von Atmel realisierten VCO's ge-zeigt werden. Die Simulationsergebisse weisen alleeinen Abstand unter 1 dB zur Meßkurve in Bild 11auf.

Bild 11 Messung und Simulation des Phasenrau-schens eines integrierten VCO, realisiert in Atmels’sSiGe Technologie. VCO Kenngrößen: Oszillatorfre-quenz = 1,9 GHz, Fläche = 1 mm2, Stromverbrauch =9 mA @ 2,75 V, Ausgangsleistung = - 3,5 dBm.

5 Zusammenfassung

Ein durchgängiger HF-Design-Flow, integriert im Ca-dence Design Framework, wurde vorgestellt. Nebenden speziellen im Projekt erarbeiteten Erweiterungenwurde spezielles Augenmerk auf die verbessertenSchnittstellen zwischen HF und DSP Entwurf gelegt.Die Zusammenarbeit renommierter Firmen aus demIC- und Systemdesign, der EDA und anerkannten For-schungseinrichtungen konnte einen signifikanten Bei-trag zur Lösung der heutigen Herausforderungen aufdem Gebiet des HF-Entwurfs leisten.

6 Literatur

[1] T. Fahlbusch, U. Seeling, U. Knöchel, P.Schwarz, P. Trappe, G. Schäfer: DurchgängigeSystemsimulation von HF-Schaltungen,5.ITG/GMM-Diskussionssitzung, Analog '99München, 18./19.2.99.

[2] J.E. Chen, G. Strube: Das K-Modell: Ein neuesnichtlineares Modell für die Simulation des Ba-sisbandverhaltens von Hochfrequenzschaltungen,5.ITG/GMM-Diskussionssitzung, Analog '99München, 18./19.2.99.

[3] J.E. Chen: System and Method for ModelingMixed Signal RF Circuits in a Digital DesignEnvironment. U.S. Patent Application Serial No.09/096,555 Filed: 12th June 1998.

[4] D. Feng, J. Philips, K. Nabors, K. Kundert, J.White: Efficient computation of quasi-periodiccircuit operating conditions via a mixed fre-quency/time approach, in Proceedings of the 36th

Design Automation Conference, June 1999.[5] J.E. Chen, D. Feng, J. Philips, K. Kundert:

Simulation and Modeling of IntermodulationDistortion in Communication Circuits, in Pro-ceedings of the Custom Integrated Circuits Con-ference, May 1999.

[6] K. Kundert: Introduction to RF Simulation andits Applications, IEEE Journal of Solid-StateCircuits, vol. 34, no. 9, September 1999.

[7] B. Razavi: RF Microelectronics, New York:Prentice Hall, 1998.