Erweiterungsschaltungen für Mikroprozessoren

Wolfgang Matthes

(c) 1978...1988

lahslt

1. Einführung 42. Adressenerweiterungen für Sonderwirkungen 62.1. Zugriffe über ein universelles Bussystem 62.2. Blocktransporte zu E-A- Einrichtungen 62.3. Transporte zur Umcodierung von Information 82.4. Suchoperationen 82.5. Aufteilung bzw. Erweiterung der CPU- Adresse 93. Speicher für Zugriffe zu Einzelbits 124. Beschleunigung von Programmabläufen 165. Erweiterungen für externe Interfaces 196. Erweiterungen des Operationscodes 246.1. Grundlagen 246.2. Ausgabe von Direktwerten 286.3. Ausgabe von Registerbelegungen 306.4. Eingaben in CPU- Register 306.5. Transporte von Speicherinhalten 316.6. Programmverzweigungen 336.7. Weitere Sonderwirkungen 337. Vorkehrungen für den Adressen- Vergleichsstop 358. Rücklesbare Ausgaben 389. Speieheranordnungen mit Fehlerkorrektur 409.1. Fehlerkorrektur durch redundante Speicherung 419.2. ECC- Anordnung für 8-bit- Mikrorechner 4410. Speicheranordnungen mit Videoanschluß 4611. Vermeidung von Wartezuständen in Mikrorechnern 4812. Literaturverzeichnis 51

Bildteil 55

1. Einführung

Für die Lösung vieler Aufgaben der Prozeßsteuerung, der Daten-verarbeitung usw. erscheint es beim gegebenen Stand der Tech-nik naheliegend, Mikrorechneranordnungen einzusetzen.Das führt oft zu überzeugenden Ergebnissen: die technischeAufgabe kann ohne aufwendige Entwicklung elektronischer Bau-gruppen durch Nutzung gegebener Funktionseinheiten und derenProgrammierung gelöst werden.Mit steigender Komplexität der Aufgabenstellung wird es zuneh-mend schwieriger, an einen solchen Lösungsansatz festzuhal-ten. Nach und nach stellen sich die Grenzen des gegebenenMikrorechnersystems heraus (Verarbeitungsgeschwindigkeit,Speicherkapazität, E-A- Ausstattung). Dann werden üblicher-weise folgende Alternativen erwogen:

1. Einsatz mehrerer Mikrorechner2. Einsatz bzw. Entwickung einer Mikrorechneranordnung mit

hinreichender Ausstattung und hinreichendem Leistungsver-mögen

3. Entwicklung spezieller Schaltungsanordnungen.

Hier geht es im Sinne des zweiten Lösungsansatzes darum, dasLeistungsvermögen eines Mikrorechners durch Erweiterungen,Zusatzschaltungen usw. für leistungsbestimmende Abläufe deut-lich zu verbessern. Dieses Ziel beruht auf folgender Erfah-rungstatsache: Wird die komplexe technische Aufgabenstellungin überschaubare Teilaufgaben zerlegt, so zeigt es sich oft,daß für die weitaus meisten Teilaufgaben die gegebene Mikro-rechneranordnung in Ausstattung und Leistungsvermögen ohneweiteres ausreicht. Dann ist es sinnvoll zu untersuchen, obsich die verbleibenden Anforderungen durch zielgerichteteErgänzungen, Verfeinerungen usw. erfüllen lassen.

Dazu sollen nachfolgend einige Schaltungsvorschläge diskutiertwerden, und zwar im einseinen:

Adressenerweiterungen für SonderwirkungenSpeicher für Zugriffe zu EinzelbitsBeschleunigung von ProgrammabläufenErweiterungen für externe InterfacesErweiterungen des OperationscodesVorkehrungen für den Adressen- VergleichsstopRücklesbare AusgabenSpeicheranordnungen mit FehlerkorrekturSpeicheranordnungen mit VideoanschlußVermeidung von Wartezuständen.

Es geht dabei keineswegs um autonome Steuerschaltungen, Copro-zessoren und dergleichen, sondern stets um vergleichsweiseeinfache Schaltungsmaßnahmen, die sich grundsätzlich auf ele-mentare Mikrorechneranordnungen (Bild 1) beziehen. Den Daten-,Adressen- und Steuerleitungen einer solchen Anordnung werdenentweder Ergänzungsschaltungen beigeordnet, oder an sich gege-bene Schaltmittel (z. B. Speicher) werden in besonderer Weiseausgebildet.

Die Schaltungsanordnungen sind auf praktisch alle Mikroprozes-sor- Typen übertragbar. Hat der betreffende Mikroprozessorbeispielsweise ein Multiplex- Bussystem (z. B. Z 8000, 8086),so bereitet es keine Schwierigkeiten, eine Struktur gemäß Bildl aufzubauen (Anordnung von Adreß- Latches).Zur Illustration wird vorzugsweise auf das System Z 80 (U 880)zurückgegriffen. Das hat folgenden Grund: Für den Feinentwurfist es unerläßlich, das Busprotokoll des Mikroprozessors inallen Einzelheiten zu kennen. Beim Z 80 sind die Abläufe nochrecht einfach, und die Schaltungsanordnungen lassen sich ver-gleichsweise übersichtlich darstellen. Auch ist zu erwarten,daß die Einzelheiten hinreichend bekannt sind (siehe etwa

Für manche der angesprochenen Aufgaben erscheint es nahelie-gend, Mikroprozessorsysteme au wählen, die von vornhereinhinreichend leistungsfähig sind. Dazu einige Bemerkungen:

1. Die Wahl hat man nicht immer (Terminvorgaben, Verfügbar-keit, existierende Software).

2. Die Alternativen "einfacher Mikrorechner + Zusatzschal-tungen" (z. B. mit 8-bit- CPU) und "Hochleistungs- Mikrorech-ner" (z. B. mit 32-bit- CPU) sind fallweise mit allen tech-nisch und betriebswirtschaftlich bedeutsamen Tatsachen gegen-einander abzuwägen, namentlich dann, wenn das einfache Systemfür die meisten Teilaufgaben des Einsatzfalles ausreicht(Hochleistungs- Mikrorechner haben vergleichsweise hohe Grund-aufwendungen, z. B. für Mehrlagen- Leiterplatten, schnelleSpeicherschaltkreise usw. ) .

3. Die Anforderungen an Einsatalösungen werden weiterhinwachsen, so daß es auch künftig darum gehen wird, Leistungs-grenzen gegebener Hardware zu überwinden.

Liefert der Mikroprozessor eine hinreichend lange Adresse(mehr Adressenbits, als zur Adressierung der Speicherausstat-tung benötigt werden), so lassen sich Sonderwirkungen rechteinfach durch AdresSendecodierung ableiten (Bild 2).Beispiele für solche Sonderwirkungen sind:

1. Zugriffe über ein universelles Bussystem2. Blocktransporte zu E-A-Einrichtungen3. Transporte zur Umcodierung von Information4. Suchoperationen5. Zugriffe zu einseinen Bits in Speichern6. Hardwareseitige Überwachung von Zugriffen zwecks Auslö-

sung von Sonderwirkungen, um die Software zu entlasten(im Sinne der Ablaufbeschleunigung).

Mit Ausnahme der Punkte 5. und 6. (s. dazu Abschnitt 3 bzw. 4)werden nachfolgend Einzelheiten erläutert.

2.1 Zugriffe über ein universelles Bussystem

Es handelt sich darum, daß nicht zu internen Speicheranord-nungen des Mikrorechners, sondern zu Einrichtungen zugegriffenwird, die an einen Universalbus angeschlossen sind.Der Mikrorechner wird dazu als Master am Universalbus wirksam.Grundsätzlich werden durch entsprechendes Decodieren derAdresse Master- Anforderungsschaltungen aktiviert. Wird da-raufhin der Buszyklus zugeteilt, so veranlassen autonome Ab-laufsteuerschaltungen (Bus- Sequencer) den Datentransport.Da bei üblichen Bussystemen die Zeit von der Anforderung biszur Zuteilung nicht vorhersagbar ist, muß die CPU sofort mitErkennen der Anforderung in einen Wartezustand versetzt wer-den. Bild 3 gibt einen Überblick über die grundsätzlicheAnordnung der Schaltmittel. Einzelheiten sind z. B. aus /8.2/- /8.7/, /8.12/ - /8.14/, /15/ und /17/ ersichtlich.

2.2. Jälocktrajjsporte zu E-A- Einrichtungen

Für den schnellen Datenaustausch mit an sich beliebigen exter-nen Interfaces wird ein Teil des Adressenraumes im Sinne vonE-A- Zugriffen decodiert. Zugriffe mit diesen Adressen sindkeine Speicherzugriffe, sondern sie aktivieren die E-A- Steu-erschaltungen (Bilder 4-6; s. auch /8.16/).Eine solche Lösung ist dann von Vorteil, wenn für das externeSignalspiel ein Übertragungsschema zu verwirklichen ist, fürdas die üblichen E-A- Schaltkreise nicht ausgelegt sind (etwaein besonderes Handshake- Signalspiel). Es lassen sich dieüblichen Blocktransportbefehle für die Datenübertragungnutzen. Allerdings bereitet es gewisse Schwierigkeiten, aufSonderbedingungen zu reagieren (z. B. Abbruch der Übertragungdurch eine besondere Interface- Schaltfolge, Paritätsfehlerusw. ). Solche Bedingungen müssen von weiteren Schaltmittelnerkannt werden, die ihrerseits die CPU beeinflussen (Alterna-

tiven: Rücksetzen, NMI, Interrupt). In diesem Zusammenhang istzu gewährleisten, daß die jeweilige Bedingung programmseitigabgefragt werden kann. Als Beispiel ist in den Bildern 4 - 6die Signalisierung mittels NMI und die Abfrage der Bedingungüber Halteflipflops gezeigt, die an eine PIO angeschlossensind.Eine Weiterbildung des Prinzips ist in /IQ/ beschrieben: be-stimmte Belegungen der Adresse bewirken, daß Speicher und E-A-Anschluß gleichermaßen angesteuert werden. Das ermöglicht denDatenaustausch zwischen Speicher und E-A- Anschluß in jeweilseinem einzigen Zyklus.Bild 7 zeigt eine entsprechende Adressenbelegung. Das höchst-wertige Adressenbit dient zur Unterscheidung zwischen üblichenSpeicherzugriffen und Interface- Zugriffen. Ein weiteres hö-herwertiges Adressenbit steuert den direkten Datenaustauschzwischen Speicher und Interface (DMA MODE). Weitere, hiernicht näher bezeichnete höherwertige Adressenbits sind beiInterface- Zugriffen für Sonderzwecke (z, B. zur Steuerung desHandshaking) vorgesehen.Bild 8 gibt eine Übersicht über die grundsätzliche Anordnung.Wesentlich ist die steuerbare Pufferstufe l zwischen den Da-tenleitungen der CPU und dem gemeinsamen Datenpfad von Spei-cher und Interface. Weiterhin sind eine Interface- Koppelstufe2, ein Speicher- Ausgangsregister 3 und ein Interface-Schreibregister 4 vorgesehen. Die Schaltmittel 1 - 4 sind inden Bildern 9, 10 im Einzelnen dargestellt.Bei üblichen Speicherzugriffen (RAM ACCESS) gibt es keineBesonderheiten.Beim direkten Datenaustausch Interface - Speicher (DMA MODE)ist hingegen zu beachten, daß die CPU sowohl die Speicher-adresse liefert als auch die Richtung des Datentransportsbestimmt.Soll vom Interface gelesen werden (Richtung vom Interface zumSpeicher), so ist in den Speicher zu schreiben; die CPU mußalso einen Schreibzugriff zur betreffenden Adresse ausführen.Soll zum Interface hin geschrieben werden (die Information ausdem RAM wird im Interface- Schreibregister 4 bereitgestellt),so ist der Speicher zu lesen (Lesezugriff der CPU).Weiterhin ist vorgesehen, daß die CPU direkt zum Interfacezugreifen kann (INTERFACE ACCESS = l; DMA MODE = 0). Dann wirdder Speicher nicht angesteuert, und die CPU bestimmt direktdie Richtung des Informationstransports.Die Hardware ist durch "lineare" Programmstrukturen ("loopunrolling") besonders gut nutzbar. So sind beim Z 80 nachste-hende Befehlsfolgen für die Ein- bzw. Ausgabe von Datenblöcken(maximale Länge z. B. 256 Bytes) geeignet:

Eingabe_Hnterfi_->_Sp.eicherl Ausgabe jSpeicher_->., Interf^J

LD (HL),A LD A,(HL)INC HL INC HLLD (HL),A LD A,(HL)INC HL INC HL

(Die Anfangsadresse in HL ist gemäß Bild 7 aufzubereiten. Man

kann eine beliebige Anzahl von Bytes übertragen, wenn derbetreffende Block oft genug aufgerufen wird bsw. wenn gemäßder gewünschten Bytezahl der letzte Teil des Blockes ange-sprungen wird.)Damit erfordert die Übertragung eines Bytes 11 Maschinentaktegegenüber 21 Maschinentakten bei Nutzung von Blocktransportbe-fehlen (z. B. LDIR). Mit einer 4-MHz-CPU betragt die maximaleDatenrate 363 000 Bytes/s.

2.3. Traqsportg zur Umcodierung von

Sind Codewandlungen häufig auszuführen, können Umordnungs-netzwerke im Datenpfad die Leistung deutlich verbessern (vgl.

Solche Netswerke können über entsprechende Adressendecodierungein- oder ausgeschaltet werden, wobei sich erforderlichenfallsüber weitere Adressenbits oder über ladbare Steuerregister dieArt der jeweiligen Wandlung bestimmen läßt.Die kombinatorischen Funktionen sind mit ROM- Schaltkreisenrecht einfach realisierbar. Auch ist die Funktionsumsteuerungunproblematisch (die Bilder 11, 12 zeigen charakteristischeEinzelheiten) .Die Speicherzugriffszeit verlängert sich um die Verzögerungs-zeit (Adresse zu Daten) des jeweiligen Wandlungs- ROM. Werdenauch normale Zugriffe (ohne Wandlung) davon betroffen, so kanndas von Nachteil sein. Soll dies vermieden werden, ist derDatenpfad so abzuwandeln, daß Zugriffe ohne Umcodierung überschnellere Schaltmittel (z. B. über einfache Koppelstufen)geführt werden (Bild 13). Erforderlichenfalls ist dann dafürzu sorgen, daß bei Zugriffen zwecks Codewandlung zusätzlicheWartezustände eingefügt werden.

2.4 .

Blocksuchbefehle sind für viele Suchaufgaben nicht ohne wei-teres nutsbar (Beispiel: Suchen nach bestimmten Bitkombinatio-nen). Ein Ausweg besteht darin, Netzwerke im Datenpfad anzu-ordnen, die bei erfüllter Suchbedingung ein charakteristischesBitmuster zur CPU liefern. Damit werden Blocksuchbefehle fürsolche Durchmusterungsaufgaben nutzbar. Eine Anordnung istausführlich in /16/ bzw. /8.16/ dargestellt.Die konkrete Schaltungsanordnung wird wesentlich durch die Artdes Suchkriteriums und die Kompliziertheit der Verknüpfungenbestimmt. Allgemein ist zwischen drei Aus führungs formen zuunterscheiden :

1. Das Suchkriterium ist in der Adresse codiert; es betrifftnur das jeweils gelesene Byte. Es ist mithin eine Codewandlungbeim Lesen auszuführen, und die grundsätzliche Anordnung ent-spricht Bild 11 bzw. Bild 13. Die ROMs im Datenpfad sind dabeiauch kombiniert zu Wandlungs- und Suchzwecken nutzbar.Als Beispiel mag eine Bildschirmansteuerung dienen, die Datenim EBCDIC- Code akzeptieren soll, aber intern einen 7-bit-Codeverwendet, wobei das 8. Bit zur Unterscheidung zwischen Feld-

8

Steuerzeichen und darstellbaren Zeichen dient. Es gibt dannzwei leistungsbestimmende Funktionen, nämlich die Codewandlungund das Suchen nach Feldsteuerzeichen.

2. Es sind gesonderte Register vorgesehen, und Suchbedingungenbzw. -kriterien sind vor Beginn des eigentlichen Suchens zuladen. Zusätzlich kann die Adresse weitere Steuerinformation(etwa zur Auswahl eines Suchkriteriums) enthalten (Bild 14;Einzelheiten z. B. in /16/).

3. In Verallgemeinerung des Prinzips werden an sich beliebigeVerknüpfungs- bzw. Suchoperationen aus der CPU in zusätzlicheHardware verlagert, wobei die CPU selbst nur noch als Adres-senlieferant sowie zur allgemeinen Ablaufsteuerung dient. DieBilder 15, 16 veranschaulichen das Prinzip, das vielfältigabgewandelt werden kann. Zugriffe mit bestimmten Adressenbele-gungen (SPECIAL MODE) veranlassen beispielsweise das Laden vonRegistern, denen Verknüpfungsschaltungen nachgeordnet sind.Die Verknüpfungsergebriisse sind wie folgt nutzbar:

- Lesen seitens der CPU- Setzen von Bedingungs- Flipflops, die von der CPU aus ab-fragbar sind bzw. Sonderwirkungen auslösen (etwa NMI beierfüllter Suchbedingung; vgl. auch Bild 6)

- direktes Rückschreiben iß den Speicher (DMA MODE; vgl. dieBilder 8-10).

Die Anordnung kann so ausgebildet werden, daß bei den speziel-len Zugriffen das Lesen bzw. Schreiben ausschließlich von dererweiterten Adresse aus gesteuert wird (die Pufferstufe zwi-schen CPU und Speicher- Datenpfad ist dann zu sperren; s. Bild16). So lassen sich zeitaufwendige Programmschleifen durchBlockbefehle oder einfache "lineare" Befehlsfolgen ersetzen(Beispiel: byteweises Vergleichen von zwei Speicherbereichenmittels Blocktransportbefehl).

2.5. Auf_£eilygg bzw^ Erweiterung der CPU- Adresse

Die vorgeschlagenen Schaltungsanordnungen beruhen darauf, daßmehr Adressenbits zur Verfügung stehen als zur Adressierungder Speichermittel erforderlich sind. Ist dies nicht von vorn-herein gegeben, muß die Adresse erweitert werden.Zunächst ist zu klären, ob die gesamte Mikrorechneranordnungausschließlich dazu vorgesehen ist, mit gegebenen Schaltmit-teln und spezifischer Software ein bestimmtes Feld von Aufga-ben zweckmäßig zu lösen, ob Standard- Betriebssysteme sowieandere fremde Software lauffähig sein sollen bzw. ob dasSystem für an sich beliebige, zur Entwicklungszeit nicht vo-raussehbare Erweiterungen offen sein muß.

Im ersten Fall kann man vergleichsweise unbedenklich vorgehen,d. h. die jeweils zweckmäßigste Lösung wählen, sollte aller-dings die notwendige Speicherausstattung eher großzügig veran-schlagen. Braucht man beispielsweise bei einer Z 80- Konfigu-ration "garantiert" nur je 4 kBytes ROM bzw. RAM, so ist eine

Adressenaufteilung gemäß Bild 17 praktisch risikolos; man hatfür künftige Speichererweiterungen immer noch genügend Reser-ven. Wenn für die Sonderwirkungen nur wenige Adressenbitsausreichen, ist keine Adressenerweiterung notwendig. Faustre-gel: Die Hardware sollte so ausgelegt werden, daß sie wenig-stens das 4- fache der an sich vorgesehenen Speicherkapazitätadressieren kann, auch wenn die höhere Speicherkapazität zu-nächst nicht installiert wird: - man schafft aber damit guteVoraussetzungen für eine Modernisierung mit der jeweils nach-folgenden Generation von Speicherschaltkreisen.

Bei Forderungen nach Lauffähigkeit fremder Software bzw. nachpraktisch unbeschränkten Erweiterungsmöglichkeiten sind zweiPrinzipien nutzbar:

1. Die Adresse wird so großzügig erweitert (z. B. auf 24...32bit), daß die Sonderfunktionen und alle im Sinne von Kompati-bilität erforderlichen Speicheraufteilungen gewissermaßen ne-beneinander bestehen können.

2. Es werden Umschaltmöglichkeiten vorgesehen. Dabei wird dieTatsache ausgenutzt, daß E-A- Funktionen im Rahmen von Stan-dard- Betriebssystemen mit Gerätetreiberroutinen gesteuertwerden. So kann man z. B. über ein mit E-A- Befehlen ladbaresRegister bestimmen, ob die Speicheradresse im standardmäßigenSinne oder im Sinne der Sonderfunktionen von der Hardware zuinterpretieren ist. Das erfordert zwei Vorkehrungen:a) Nach dem Anfangsrücksetsen muß die standardmäßige Inter-

pretation erzwungen werden.b) In den Treiberroutinen sind die jeweiligen Umschaltungen

vorzusehen.

Im folgenden werden einige einfache Schaltungsanordnungen zurAdressenerweiterung vorgestellt.

Die Bilder 18 - 20 veranschaulichen die Adressenerweiterungdurch einen Segmentadressenspeicher, der über E-A- Befehlegeladen werden kann (das Rücklesen ist nicht unbedingt erfor-derlich, aber schon aus Gründen der Prüfbarkeit zu empfehlen).Die Anordnung gewährleistet die Segmentierung des gesamtenSpeicheradressenraumes (16 Segmente zu 4 kBytes). Damit läßtsich (bei entsprechender Speicherausstattung) eine Z 80- Kon-figuration so einrichten, daß wahlweise beliebige Sonder-funktionen und übliche Standardprogramme (etwa unter CP/M)lauffähig sind.Wichtig ist, daß beim Anfangsrücksetzen das Segment adressiertwird, das die Startadresse der Rücksetzroutine enthält (0 beiZ 80; bei 8086 aber FFFF0H). Siehe dazu besonders Bild 20.Zum Laden der Segmentadresse eignet sich folgender Programmab-lauf (Übergabe: Nummer des Segmentregisters in der höherenTetrade von B, Adressenerweiterung in HL):

LD C, E-A- AdresseLD A, LCPL — wegen der Negation am RAM- Ausgang (Bild 20)OUT A — B adressiert Byte im Segment- RAM

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INC C -- zum 2. Teil des RAMLD A, HGPLOUT A

In der Anordnung gemäß Bild 21 - 23 (/18/, /27/) ist ein Teildes an sich vorgesehenen RAM als Segmentadressenspeicher aus-gebildet, und die von der CPU gelieferte Speicheradresse dientdazu, zwischen segmentierten und unsegmentierten Zugriffen zuunterscheiden. Das Umladen der Segmentadressen geschieht durchunsegmentierte Zugriffe zum betreffenden RAM- Bereich.

Vorteile:- kombinierte Nutzung des RAM sowohl als Arbeitsspeicher alsauch als Segmentadressenspeicher

- alle Speicherbefehle sind auf die Segmentadressen anwendbar(Erhöhen, Vermindern, Vergleichen usw.)

- keine Schwierigkeiten beim Anfangsrücksetzen.

Nachteil:- Eingeschränkte Lauffähigkeit fremder Software (wegen derstarren Aufteilung der CPU- Adresse).

Wesentlich ist die Auswahlschaltung vor den Adresseneingängendes RAM. Bei unsegmentierten Zugriffen müssen die niedrigst-wertigen Adressenbits zum RAM durchgesteuert werden; hingegensind bei segmentierten Zugriffen die zur Segmentauswahl vorge-sehenen höherwertigen Adressenbits durchzusteuern, wobei unbe-nutzte Bits der RAM- Adrese mit einem Festwert zu beschältensind (vgl. Bild 23; die 8 Segmentregister liegen im Adressen-bereich 40FEH, 40FFH, 41FEH, 41FFH usw. bis 47FFH).Weiterhin ist ersichtlich, daß der RAM zwecks hinreichenderAdressenverlängerung mit doppelter Aufrufbreite ausgeführtist, wobei das Adressenbit 0 zur Unterscheidung zwischen bei-den Hälften benutzt wird (dies gestattet es, die Adressener-weiterung programmseitig als ein Wort zu behandeln).

In weiterentwickelten Mikrorechnern können solche Schaltungs-maßnahmen die an sich vorgesehenen Adressierungsmechanismenergänzen. So ist es naheliegend, das Extrasegment beim 8086für Sonderfunktionen auszunutzen. Das kann aber Schwierigkei-ten bringen, wenn beliebige Software lauffähig sein soll. Dannkann z. B. eine Anordnung ähnlich Bild 18 - 20 vorgesehenwerden, die bei Zugriffen zum Extrasegment aktiviert wird.

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3. Speicher für Zugriffe zu Einzelbits

In Mikrorechnerprogrammen geht es häufig darum, einzelne Bitsabzufragen oder zu setzen. Sind einschlägige Befehle nichtvorgesehen (wie etwa beim 8086), so müssen logische Verknüp-fungen benutzt werden (z. B. AND zum Löschen von Bits, OR zumSetzen von Bits usw.). Wesentlich ist, daß man die Einzelbitsnicht adressieren kann, sondern daß jeweils ein entsprechenderBinärvektor (Byte bzw. Wort) anzugeben ist.In anderen Mikroprozessoren sind zwar Bitbefehle vorgesehen,aber die Position des betreffenden Bits (im Byte) ist jeweilsdirekt im Befehl angegeben (z. B. beim Z 80).

Manche Anwendungen erfordern es, mit Bitadressen arbeiten zukönnen, die in Listen gespeichert bzw. Rechenoperationen zu-gänglich sind (Erhöhen, Vermindern, Vergleichen usw.). SolcheAbläufe können durchaus leistungsbestimmend sein. Als Beispielsei ein Serviceprozessor für größere digitale Systeme (etwaEDVA) genannt. In solchen Systemen gehört es zum Stand derTechnik, daß automatische Zugriffsmöglichkeiten auf interneZustände vorgesehen sind. So werden beim bekannten "scan/set"-Prinzip alle Flipflops des Systems zu Schieberegistern zusam-mengeschaltet, um diagnostische Belegungen einspeisen undZustände abfragen zu können. Die Zusammenschaltung wird dabeiwesentlich von technologischen Gesichtspunkten bestimmt (z. B.durch die Belegung der gate array- Schaltkreise), so daß dieBitströme beim Datenaustausch völlig ungeordnet erscheinen.Der Serviceproaessor hat nun die Aufgabe, die Daten gemäß derlogischen Struktur des Systems umzuordnen (im Sinne von Regi-sterinhalten, Belegungen von Steuerflipflops usw.). Das läuftauf das Abarbeiten von Bitadressenlisten hinaus, die die Um-ordnungsang aben enthalten.Ein weiteres typisches Beispiel ist der Bildwiederholspeichereines graphischen Raster- Display. Jedes Bit repräsentierteinen Bildpunkt, und die Geschwindigkeit der wahlfreien Zu-griffe zu den einzelnen Bildpunkten bestimmt wesentlich dasLeistungsvermögen eines solchen Gerätes mit.

Derartige Aufgaben sind natürlich mit Unterprogrammen lösbar.Das ist aber zeitaufwendig.

Eine vergleichsweise naheliegende technische Lösung bestehtdarin, höhere (ggf. erweiterte) Adressenbits zu nutzen, umsowohl die Tatsache des Bitzugriffs an sich als auch dieBitadresse (Bit im Byte bsw. Wort) unterzubringen. Zürn Abfra-gen ist dann eine Auswahlschaltung erforderlich, und zum bit-weisen Schreiben müssen die Schreibimpulse der Speicherschalt-kreise für jede Bitposition einzeln gebildet werden (Bilder24, 25). Das betreffende Bit wird bei allen Zugriffen in derniedrigstwertigen Position des Datenpfades geführt, die ver-bleibenden Positionen sind bedeutungslos.

Nachteile:1. Das Rechnen mit Bitadressen ist nach wie vor umständlich.Jede Bitadresse muß vor dem Zugriff in den höheren Teil derAdresse gebracht werden; das erfordert u. U. das Umladen eines

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Segmentregisters, eines Segmentadressenspeichers o. dergl.).

2. Bitweises Schreiben erfordert Speicherschaltkreise mit lbit Aufrufbreite; andere Typen sind nicht nutzbar.

3. Maßnahmen zur Fehlerkontrolle (Paritätsprüfung oder ECC)sind nicht nutzbar.

Die Ausführung nach /19/ vermeidet diese Nachteile. Es sind"echte" Bitadressen vorgesehen (Bitauswahl durch die nied-rigstwertigen Adressenpositionen), und einseine Bits werdenmit "read-modify-write"- Zyklen in den Speicher geschrieben.Bild 26 zeigt ein Beispiel für die Adressenbelegung. Grund-sätzlich ist eine Adresse bereitzustellen, die bei einer fürBitzugriffe vorgesehenen Speicherkapazität von k Worten zu bBits eine Länge von wenigstens Id k + Id b + l Bit hat;letzteres dient zur Unterscheidung zwischen normalen und bit-orientierten Zugriffen (BIT ACCESS).

Bild 27 veranschaulicht den Aufbau einer Speicheranordnung.Die Adresse wird dem RAM über eine Auswahlschaltung zugeführt,und zwar bei normalen Zugriffen direkt und bei Bitzugriffen(BIT ACCESS) mit einer Rechtsverschiebung, die dem Zweierloga-rithmus der Aufrufbreite entspricht (3 bit beim Z 80). DerDatenpfad der Anordnung ist mit den Datenleitungen der CPUüber eine Koppelstufe verbunden, um bei den Schreibzugriffenmit Einzelbits das Durchschalten der CPU- Daten unterdrückenzu können. Die arithmetisch- logische Einheit (ALU) vor denDateneingängen des Speichers hat 3 Aufgaben:

1. Durchschalten der Datenbytes bei normalen (byteorientier-ten) Schreibzugriffen

2. Modifizieren des Speicherinhaltes bei bitorientiertenSchreibsugriffen

3. Bitabfrage bei bitorientierten Lesezugriffen.

Die grundsätzliche Wirkungsweise bei Bitzugriffen ist folgen-de:Es ist ein Decoder vorgesehen, der aus der Bitadresse (Bit imByte) einen invertierten Binärvektor erzeugt (Beispiel: Bit-adresse 2 ergibt Binärvektor 1111 1011). Dieser Vektor sei mitB bezeichnet, der jeweils (mit der verschobenen CPU- Adresse)gelesene Speicherinhalt mit A. Damit werden die Bitzugriffefolgendermaßen ausgeführt:

1. Bit setzen: A v /B; Beispiele:

A 0110 1001 0110 1101B 1111_101I llli_101IA v /B 0110 1101 0110 1101

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2. Bit löschen: A 8s B; Beispiele:

ABA & B

0110 1001

0110 1001

0110 1101

0110 1001

3, Bit lesen: A v B; Beispiele:

ABA v B

0110 1001

1111 1011

0110 11011111_10111111 1111

Beim Lesen führt ein Resultat, das nur aus Einsen besteht,dazu, daß der Wert "l" zur CPU geliefert wird; bei jedemanderen Resultat wird der Wert "0" geliefert.Weitere Einzelheiten sind in Bild 28 dargestellt. Daraus gehthervor, daß die Anordnung mit herkömmlichen Schaltmittelnrecht einfach aufzubauen ist. Die folgende Tafel gibt einenÜberblick über die einseinen Funktionen und die zugehörigeAnsteuerung der ALU- Schaltkreise.

Funkt i on

Bytezugriff

Bit abfragen

Bit setzen

Bit löschen

Verknüpfung

F = A.

F = A v B

F - A v /B

F = A & B

MODE CONTROL3 2 1 0

1 1 1 1

1 1 1 0

1 1 0 1

1 0 1 1

Vor der weiteren Funktionserläuterung sollen die Voraussetzun-gen für die zeitlichen Abläufe veranschaulicht werden (Bild29) : In jedem Speichersyklus werden zeitversetste Impulse A,B, C gebildet. Mit A wird der Speicherinhalt in das Ausgangs-register übernommen. B wird aktiviert, wenn das Ergebnis desBit- Lesens feststeht. Dieses Ergebnis wird mit C auf dieniedrigstwertige Datenleitung geschaltet.Solche zeitversetzten Impulse sind mit Schieberegistern oderauch Laufzeitketten recht einfach zu erzeugen. Dynamische RAMserfordern derartige Schaltmittel ohnehin (vgl. /8.12/, /17/,

/22/,

Bei normalen byteorientierten Zugriffen gibt es keine Beson-derheiten. Die ALU wird so angesteuert, daß die Datenleitungenvom A- Eingang direkt zum Ausgang durchgeschaltet werden.

Bei bitorientierten Schreibzugriffen sind die Datenwege vonCPU und Spei eher anordnung voneinander entkoppelt (vgl. Bild28), so daß der Speicherdatenweg für den "read-modify-write"-Zyklus frei ist.

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Wesentlich ist, daß das zu schreibende Bit vom CPU- Datenpfad(also vor der Koppelstufe) entnommen wird. Wert 0 bedeutet"Bit löschen", Wert l "Bit setzen".Das betreffende Byte wird aus dem RAM gelesen und im Aus-gangsregister gehalten. Nach der Modifikation über die ALUwird es in den RAM zurückgeschrieben.

Bei bitorientierten Lesezugriffen dient die ALU zur Bitab-frage. Dazu wird deren Vergleicherausgang (A=B) genutzt. Erwird aktiv, wenn das Resultat der VerknüpfungsOperation aus-schließlich Einsen enthält.Der so gelesene Wert wird in einem Halteflipflop gespeichertund am Ende des Zyklus auf die Datenleitung 0 geschaltet. ZumAufschalten ist ein "open collector"- Gatter vorgesehen (vgl.Bild 28). Vor dem Aufschalten ist das Asgangsregister zudeaktivieren (mit Zeitintervall B; s. Bild 27 u. 29).

Die beschriebenen Funktionen können natürlich auch mit anderenSchaltmitteln ausgeführt werden. So veranschaulicht Bild 30ein kombinatorisches Netzwerk, das die ALU ersetzen kann.

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4. Beschleunigung von

Die effektive Arbeitsgeschwindigkeit eines Pragrammablaufswird oft durch dessen innerste Schleife maßgeblich bestimmt(Beispiel: Datenaustausch mit einem externen Interface). Diegenauere Untersuchung zeigt, daß eine solche Schleife im we-sentlichen drei Aktivitäten enthält:

1. die eigentlichen Operationen mit den zu verarbeitendenbzw. zu transportierenden Daten

2. Adressenrechnungen3. Endeprüfung und Verzweigung.

In manchen Fällen ist es mit einfachen Schaltungsmaßnahmenmöglich, die Software von Teilen der Aktivitäten 2. und 3. zuentlasten und damit die Leistung deutlich zu erhöhen.Als Beispiel, das Anregung zu vielfältigen Abwandlungen gebensoll, sei eine Anordnung für die interruptgesteuerteDatenübertragung (/24/) näher beschrieben.Das Blockschaltbild (Bild 31) zeigt zunächst eine elementareMikrorechneranordnung, die über einen E-A- Schaltkreis (PIO)mit einem externen Interface verbunden ist.Die Aufgabe, die dem Beispiel zugrunde liegt, besteht darin,daß vom Interface fortlaufend Bytes angeboten werden, die inden RAM zu schreiben sind, und zwar in einen Bereich von 1920Bytes Länge. Bei Überschreiten dieses Bereichs ist eine beson-dere Maßnahme auszulösen (Beispiele: Übertragung abbrechenoder auch Übergang zum Anfang des Speicherbereichs - "wraparound"). Das Interface beruht auf einem Handshake- Signal-spiel mit unvorher sagbaren Antwortzeiten der sendenden Ein-richtung, und der Mikrorechner soll zusätzlich (zeitmultiplex)weitere Aufgaben übernehmen. Deshalb ist die Bedienung desInterfaces als Interrupt- Routine vorgesehen. Bild 32 zeigt,eine typische Befehlsfolge mit den Ausführungszeiten (Anzahlder CPU- Takte). Die einzelnen Aktivitäten haben folgendeAnteile:

1. Datenübertragung: 17 Takte2. Erhöhen der Adresse: 6 Takte3. Test auf Bereichsüberschreitung: 62 Takte4. Eintritt und Rückkkehr: 34 Takte.

Der Bereichstest, der nur nach jeweils 1920 übertragenen Byteszu einer Modifikation des Programmlaufs führt, hat an dergesamten Laufzeit mehr als 50% Anteil!

Gemäß Bild 31 wird diese Aktivität in die Hardware verlagert.Mit einer einfachen Erkennungsschaltung wird die Speicher-adresse überwacht. Bei einem Zugriff mit einer Adresse außer-halb des Bereichs wird ein NMI ausgelöst.Bild 33 zeigt, ein Beispiel für die Adressenstruktur. Im kon-kreten Fall gestaltet sich die Erkennungs Schaltung besonderseinfach. Die Bereichsüberschreitung kann nur durch + 1- Zählungausgelöst werden (von 1919 auf 1920 bzw. von 7FFH auf 780H).Der Speicherbereich beginnt an einer 2k~ Grenze (Anfangsadres-se der Form 0xxx X000 0000 0000) . Um die Bereichsüberschrei-

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tung zu erkennen, reicht es deshalb völlig aus, die Adressen-bits 10 - 7 konjunktiv zu verknüpfen. Adressenbit 15 kenn-zeichnet die Erlaubnis zur NMI- Auslösung.Mit diesen Voraussetzungen ist ein Programmablauf nach Bild 34möglich, der im Vergleich zu Bild 32 weniger als 50% derLaufzeit erfordert.Weiterhin erlaubt die Anordnung ohne besondere Vorkehrungendas zeitmutiplexe Betreiben von drei derartigen Interfaces(bei entsprechender Ausstattung mit Speichern und E-A- Schalt-kreisen). Es sind dann drei Abläufe ähnlich Bild 34 vorzuse-hen, wobei jeweils eines der Register BC, DE, HL als Adressen-register verwendet wird. Die einzelne Routine ist in sichnicht unterbrechbar, so daß der NMI- Ablauf ohne weiteresfeststellen kann, welches Interface zu behandeln ist (Ver-gleich der Registerbelegungen mit den zugehörigen Endadres-sen) . Ein herkömmlicher Ablauf würde gegenüber Bild 32 nochlänger dauern, da bei mehreren Interfacefunktionen die Regi-ster über den Stack gerettet werden müßten.Für die allgemeine Nutzung und Abwandlung des Schaltungsprin-zips gelten folgende Grundsätze:

1. In den leistungsbestimmenden Schleifen sind jene Testab-läufe zu bestimmen, die anteilig viel Laufzeit benötigen, aberin den weitaus meisten Schleif endurchläufen keine Sonderwir-kungen veranlassen.

2. Um zu erkennen, ob die Sonderwirkungen auszulösen sind,werden Schaltmittel vorgesehen.

3. Diese Schaltmittel werden so angeordnet, daß sie einenhöher priorisierten Interrupt auslösen, sobald eine der Son-derbedingungen auftritt. Der Interrupt muß sofort wirksamwerden können, d. h. praktisch: NMI oder Auslösung über E-A-Schaltkreis mit höherer Priorität (die E-A- Routine muß dannaber selbst unterbrechbar sein).

4. Bei mehreren Sonderbedingungen muß es möglich sein, diejeweils wirksame Bedingung programmseitig bestimmen zu können(z. B. über abfragbare Flipflops).

5. Es sollte programmseitig steuerbar sein, ob erkannte Son-derbedingungen wirksam werden oder nicht, z. B. über höherwer-tige (ggf. erweiterte) Adressenbits (vgl. Bilder 33, 34) oderauch über ladbare Steuerregister o. a.

6. Der Effekt der Maßnahmen läßt sich durch probeweises Pro-grammieren und Auszählen der Maschinentakte ermitteln. Es sei-ts die Laufzeit der Schleife ohne Hardwaremaßnahmen, wenn

keine Sonderbedingung wirksam ist-tw die Laufzeit der Schleife ohne Hardwaremaßnahmen bei

wirksamer Sonderbedingung-t h die Laufzeit der Schleife mit Hardware- Unterstützung-tt die Laufzeit der Interruptroutine zur Behandlung der

Sonderbedingungen-ns die Anzahl der Durchläufe ohne Sonderwirkungen-nw die Anzahl der Durchläufe mit Sonderwirkungen.

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Die Hardware- Maßnahmen sind effektiv, wenn gilt

Ein verallgemeinerter Einsatzfall ist in Bild 35 dargestellt.Zur Erkennung von drei Sonderbedingungen sind drei Decodier-schaltungen vorgesehen, denen jeweils ein programmseitig ab-fragbares und löschbares Flipflop nachgeordnet ist. Alle Be-dingungen veranlassen die Auslösung eines NMI. Für jede Bedin-gung ist eine gesonderte Erlaubnisleitung vorgesehen, die vonerweiterten Adressen oder ladbaren Steuerregistern geschaltetwerden kann.

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IL, Erweiterungen, für externe Interfaces

Bitserielle Interfaces und solche, deren Breite der Verarbei-tungsbreite des Mikrorechners angepaßt ist, bieten keinegrundsätzlichen Schwierigkeiten. Sie können in den weitausmeisten Fällen über E-A- Schaltkreise angeschlossen werden. Esgibt aber auch Einsatzfälle, wo die Interfaces weder bit-seriell noch byte- oder wortorientiert sind. Üblicherweisewird dann eine entsprechende Anzahl programmierbarer E-A-Schaltkreise vorgesehen. So zeigt Bild 36 eine Mikrorechner-anordnung mit einem einwärts- und einem auswärtsführendenInterface von jeweils bis zu 16 zusammengehörenden Informa-tionsleitungen. Für eine Ausgabe ist beispielsweise folgenderAblauf notwendig:

LD A, niederes ByteOUT P10 l PORT ALD A, höheres ByteOUT P10 l PORT B

Dabei stehen die LD- Befehle für an sich beliebige Transporte,um die betreffenden Bytes heranzuschaffen. Handelt es sich umSpeicherzugriffe der Form LD A, (HL) o. ä., so erfordert derAblauf 46 CPU- Takte. Zu beachten ist, daß die Interfacelei-tungen byteweise nacheinander erregt werden. Bei manchen In-terfaces ist das nicht zulässig, so daß zusätzliche hardware-und programmseitige Maßnahmen erforderlich sind (z. B. einZwischenregister ausreichender Breite, dessen Ladetakt voneinem weiteren E-A- Befehl ausgelöst wird).

Die Anordnung nach /25/ vermeidet solche Schwierigkeiten vonvornherein und erlaubt zudem eine deutlich höhere Geschwindig-keit.Gemäß Bild 37 kann eine 8-bit-Mikrorechner- Konfigurationauswärtsführende Interfaces mit bis zu 24 zusammengehörendenparallelen Interfaceleitungen steuern, und es können ein-wärtsführende Interfaces mit bis zu 16 parallelen Informa-tionsleitungen angeschlossen werden.

Das Prinzip der Ausgabe beruht darauf, daß die Adressenleitun-gen wenigstens teilweise als Datenleitungen mitbenutzt werden.Bei bestimmten Transportbefehlen des Typs Register - Speicher(z. B. LD (HL), A) stammt sowohl die Adresse als auch dasDatenbyte aus programmseitig ladbaren Registern der CPU, undwährend des eigentlichen Speicherzugriffs sind diese Werte aufden Daten- und Adressenleitungen der CPU für externe Schalt-mittel zugänglich.Sie sind mithin für Ausgabezwecke nutzbar,wenn folgende Vorkehrungen getroffen werden:

1. Die Hardware muß erkennen, daß die betreffende Wirkunggewünscht ist.

2. Das Schreiben in den Speicher muß verhindert werden.3. Statt in den Speicher muß die Information in ein Inter-

faceregister übernommen werden (im Beispiel bis zu 24 Bitparallel i).

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Grundsätzlich kann man mit einem Mikroprozessor, der a Adres-senbits liefert und eine Verarbeitungsbreite von b Bits hat,parallele Interfaces mit maximal a 4- b zusammengehörendenInformationsleitungen ansteuern.

Das Prinzip der Eingabe beruht darauf, daß die Interfacebele-gung parallel durch autonome Schaltmittel übernommen wird unddaß die CPU diese Belegung abschnittsweise über die Datenlei-tungen liest. Dazu werden bestimmte Befehle ausgenutzt, dieeinen Direktwert entsprechender Länge abschnittsweise aus demSpeicher in ein CPU- Register übertragen (z. B. LD HL, nm).Das erfordert:

1. Die Hardware muß erkennen, daß die betreffende Wirkunggewünscht ist.

2. Nach dem Lesen des Operationscodes sind alle Speicher-zugriffe zu unterdrücken. Bis zum Ende des Befehls darfkein Speicherausgang am Datenbus der CPU aktiv sein.

3. Bei jedem der Zugriffe zum Direktwertlesen wird einesder Interfaceregister auf den Datenbus geschaltet. DerSpeicherinhalt wird ignoriert, stattdessen gelangt dieInterfacebelegung in das CPU- Register.

Grundsätzlich kann ein paralleles einwärtsführendes Interfacesoviele zusammengehörende Informationsleitungen haben, wieDatenbits mit Direktwert- Ladebefehlen in ein programmseitigzugängliches Register der CPU transportiert werden können.

Die entscheidende Aufgabe für den Entwurf der zusätzlichenHardware besteht darin, die Befehle zu erkennen, die die je-weils gewünschten Wirkungen veranlassen sollen. Grundsätz-liche Lösungen sind:

1. programmseitige Modussteuerung (z. B. mittels Steuer-register)

2. Adressendecodierung, ggf. zusammen mit Adressenerweite-rung

3. Beobachtung des Befehlsstromes4. Erweiterung des Operationscodes.

Die letztgenannte Lösung wird in Abschnitt 6 ausführlich vor-gestellt. Deshalb werden nachfolgend nur die ersten drei Punk-te erläutert.

1. Programmseitige Modussteuerung

Es ist eine generelle Erlaubnisleitung vorgesehen, bei-spielsweise als Ausgangsleitung eines programmseitig ladbarenSteuerregister oder einer PIO (in den Darstellungen ab Bild39 ist diese Leitung mit MODE CONTROL bezeichnet).Die Vorkehrung ist auch bei allen anderen Lösungen eine prak-tische Notwendigkeit: allein um den Mikrorechner prüfen zukönnen, muß es möglich sein, die Sonderfunktionen außer Kraftzu setzen.Ob diese Maßnahme allein ausreicht, hängt davon ab, ob die

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zusätzliche Laufzeit (der Umschaltbefehle) tragbar ist.Man braucht nur einen einzigen zusätzlichen Befehl pro Inter-facezugriff, wenn man die Konvention einführt, daß der Zu-griffsbefehl für das Interface dem Umschaltbefehl unmittelbarnachfolgen muß. Dann wird beim Lesen des übernächsten Befehlsdie Erlaubnis automatisch zurückgenommen. Als Umschaltbefehleignet sich eine Ausgabe mit einer bestimmten Adresse, wobeidie ausgegebenen Daten ignoriert werden (11 zusätzliche Ma-schinentakte beim Z 80). Wesentlich ist, daß alle Unterbre-chungsanforderungen zwischen Umschalt- und Zugriffsbefehlhardwaremäßig blockiert werden. Bild 38 zeigt eine entspre-chende Schaltung.

2. AdresSendecodierung bzw. -erweiterung

Für Ausgabezwecke wird die Lösung recht einfach, wenn die CPU-Adresse mehr Bits hat als auszugeben sind und als zur Spei-cheradressierung benötigt werden.Ist z. B. bei einer Z 80- Konfiguration der Speicheradressen-raum auf 32 kBytes beschränkt, so ist das höchstwertige Adres-senbit zur Steuerung der Sonderfunktionen nutzbar. Das Inter-face kann dann 15 - 23 Leitungen umfassen (letzteres beiMitnutzung des Datenpfades). Bild 39 zeigt eine solche Adres-senstruktur.Beim 8086 wäre es denkbar, den Adressenraum des Extrasegmentesfür die Ausgabesteuerung zu nutzen; man könnte dann bis zu 32bit mit einem Befehl ausgeben.Für Eingabezugriffe ist die Adressendecodierung nur dann ge-eignet, wenn es höherwertige Adressenbits gibt, die bei Be-fehlszugriffen nicht genutzt werden. Dann wäre beispielsweisebeim Z 80 die Adressenstruktur gemäß Bild 39 weiterhin nutsbar(man muß erforderlichenfalls nur dafür sorgen, daß bei Be-fehlslesen das Adressenbit 15 am Speicher auf 0 gehaltenwird).Durch Decodieren solcher Adressenbits läßt sich eine Ab-laufsteuerung aktivieren, die in den verbleibenden Zyklen desBefehls wirksam ist.Bild 40 zeigt ein Beispiel für die Steuerschaltungen. Diesesind für Ein- und Ausgabezyklen vorgesehen (die Abläufe sindin den Bildern 41, 42 dargestellt). Die Schaltung gemäß Bild40 interpretiert bei aktivem Erlaubnissignal SPECIAL ACCESSENABLE den folgenden Befehl als einen Befehl mit Sonderwirkun-gen (SPECIAL ACCESS). Daraufhin wird bei einem folgendenSchreibzugriff nicht in den Speicher, sondern in das Interfa-ceregister geschrieben. Ist der dem Operationscodelesen fol-gende Zugriff ein Lesezugriff, wird angenommen, daß es sich umeinen Direktwert- Lesebefehl mit Eingabefunktion handelt.Deshalb wird der Speicher für diesen und den nachfolgendenZugriff deaktiviert (MEMORY DISABLE). Stattdessen werden nach-einander die Interface- Eingaberegister auf den Datenbus ge-schaltet (ENABLE LO INPUT, ENABLE HI INPUT). Dazu sind Vorkeh-rungen notwendig, die Bild 43 veranschaulicht (bei allen Son-derzugriffen sind alle Speicher zu deaktivieren).Die Schaltung gemäß Bild 40 kann sowohl durch Umschaltbefehle(Bild 38) als auch durch Adressendecodierung (Bild 39) ange-

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steuert werden.

Bei Steuerung von Eingabezugriffen mittels Adressendecodierungist der Befehlszähler zu modifizieren (wegen des Zeitverlustesstellt dies einen gewissen Nachteil dar). Dazu eignet sich z.B. folgenden Ablauf:

JMP SW+8000HSW:

JMP NORMALNORMAL:

— Befehle ohne Sonderwirkung

— Adressenbit 15 setzen— Programmstück, in dem-- Befehle mit Eingabezugriffen— vorkommen

— Sonderwirkung ausschalten— Fortsetzen ohne Sonderwirkung

Die Umschaltverluste lassen sich praktisch vermeiden, wenn dieEingabefunktionen in Unterprogramme eingebaut werden, in denendie betreffenden Befehlstypen ausschließlich für Sonderfunk-tionen genutzt werden. Dann reicht ein CALL mit der erhöhtenAnfabgsadresse (+ 8000H) zum Setzen von Adressenbit 15, undder RETURN- Befehl gewährleistet automatisch das Zurückschal-ten.

3. Beobachtung des Befehlsstromes

Es ist ein Steuerautomat vorgesehen, der den Datenbus der CPUständig überwacht und beim Holen der betreffenden Befehle dieSonderwirkungen auslöst. Die besondere Schwierigkeit bestehtdarin, daß es sich um Befehle handelt, die auch für allgemeineProgrammabläufe recht nützlich sind. Deshalb wäre es sehrnachteilig, diese Befehle nicht freizügig anwenden zu können.Bei Mikroprozessoren, die viele Universalregister haben, kannman zeitweilig (gesteuert über eine programmseitig schaltbareErlaubnisleitung) bestimmte Operationscodes mit bestimmtenRegisteradressen für die Interfacezugriffe reservieren. Dasolche Mikroprozessoren (z. B. Z 8000) bei jedem Speicherzu-griff eine umfassende Zustandsinformation liefern, gestaltetsich die zusätzliche Hardware recht einfach (Grundprinzip:Decodierung der betreffenden Operationscodes einschließlichder Registeradressen, dann sinngemäß weiter ähnlich Bild 40).

Ansonsten bietet ein Steuerautomat die Möglichkeit, das be-fehlsweise Umschalten (vgl. Bild 38) zu verkürzen, indem etwaanstelle eines Ausgabebefehls ein NOP- Befehl vorgesehen wird(/25/). Damit verlängert sich beim Z 80 der Interfacezugriffum lediglich 4 Maschineritakte. Bild 44 veranschaulicht dasPrinzip, Bild 45 zeigt die Zustandsübergänge für die Befehls-analyse beim Z 80.

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Vorteile:

1. Der Speicheradressenraum ist ohne Einschränkung nutzbar.2. Die Adresse steht in voller Länge für Ausgabezwecke zur

Verfügung.3. Gar keine oder nur geringe Umschaltseiten.4. Größere Funktionssicherheit: nur Befehle, die ausdrück-

lich für Interfacezugriffe vorgesehen sind, üben auchSonderwirkungen aus. Im Gegensatz daau wirken in den Anord-nungen nach Bild 38 - 40 verschiedene nicht ausdrücklichzugelassene Befehle bei erlaubten Interfacezugriffen inunvorhersagbarer Weise (Programmierfehler, mit denen immergerechnet werden muß, führen zu schwerwiegenden Fehlfunk-tionen).

5. Nutzung weiterer Befehlsabläufe für Interfacezugriffe. Sokann beim Z 80 eine Folge NOP; LD A,(nm) zur Ausgabe desDirektwertes nm auf die Adressenleitungen genutzt werden{in Bild 45 bereits berücksichtigt).

Diesen Vorteilen steht allerdings ein nicht unbeträchtlicherAufwand gegenüber.

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6. Erweiterungen des Qperationscodes

Die Befehlsliste einer Mikroprozessor- CPU ist als unabänder-lich gegeben hinzunehmen. Sollen zusätzliche Wirkungen erzieltwerden, so ist dies nur im Rahmen des gesamten Mikrorechner-KomElgxes möglich, beispielsweise über ladbare Steuerregister,E-A- Schaltkreise, Coprozessoren oder andere zusätzlicheSchaltmittel.

Hier soll ein weiteres Prinzip beschrieben werden (/23/). Esbesteht darin, daß durch zusätzliche Speichermittel der Opera-tionscode der Maschinenbefehle erweitert wird. Diese Erweite-rungen können natürlich nur außerhalb der CPU zur Wirkungkommen, sie können aber den Programmablauf in der CPU beein-flussen: durch Belegen des Datenbus, Modifizieren der Adresse,Auslösen von Interrupts usw.Bild 46 zeigt das Blockschaltbild eines solchen Mikrorechners.Neben Speichern in üblicher Anordnung und Schaltmitteln zumAnschluß externer Interfaces ist zusätzlich ein Steuerspeichermit nachgeordnetem Steuerregister vorgesehen. An dieses sindSteuerschaltungen angeschlossen, die Steuerleitungen für ver-schiedene Sonderwirkungen erregen, etwa zum Betreiben exter-ner Interfaces oder auch zum Aufschalten bestimmter Belegungenauf den Datenbus.Der Steuerspeicher wird genauso adressiert wie alle anderenSpeichermittel. Sonderwirkungen werden nur bei Befehlszu-griffen zu speziellen Adressenbereichen ausgeübt. Dann wirddie Belegung des Steuerspeichers in das Steuerregister über-nommen. Der Steuerspeicher kann in beliebiger Weise ausgeführtsein (ROM/RAM) und eine an sich beliebige Aufrufbreite haben.Sind RAMs vorgesehen, so müssen sie geladen werden können (z.B. im Rahmen von Initialisierungsabläufen). Es ist vom Prinzipher nicht notwendig, den Steuerspeicher von der CPU aus lesenzu können, aber entsprechende Vorkehrungen sind schon ausGründen der Prüfbarkeit zweckmäßig (z. B. für Testprogramme,die den Speicherinhalt kontrollieren).Bild 47 gibt einen ersten Überblick über eine so ausgelegteSpeicheranordnung. Neben dem Steuerspeicher ist jener Speicherdargestellt, der die zu erweiternden Befehle enthält, sowieein Adressendecoder für Lesezugriffe. Hier sind drei Adressen-bereiche von Bedeutung:

1. Adressenbereich a für übliche Zugriffe zum dargestelltenBefehlsspeicher

2. Adressenbereich b für Zugriffe mit Befehlserweiterung3. Adressenbereich c für übliche Zugriffe zum Steuerspei-

cher, der dann als normaler ROM bzw. RAM von der CPUangesprochen wird.

Bei Zugriffen zum Adressenbereich b werden die aus dem Be-fehlsspeicher gelesenen Befehle mit Steuerworten aus dem Steu-erspeicher erweitert. Diese Betriebsweise heißt im folgendenCONTROL MODE. Das entsprechende Steuerflipflop wird bei jedem

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Lesen eines Operationscodes ein- oder ausgeschaltet, je nach-dem, mit welcher Adresse der Zugriff ausgeführt wird.Bei Zugriffen zum Adressenbereich b sind beide Speicher zuaktivieren (disjunktive Verknüpfungen vor den "chip enable"-Eingängen), aber nur der Befehlsspeicher darf auf den Datenbusgeschaltet werden.Jeder Lesezugriff aum Adressenbereich b veranlaßt, daß dieadressierte Belegung des Steuerspeichers in das Steuerregisterübernommen wird.Ist CONTROL MODE inaktiv (d. h. der Operationscode wurde nichtvom Adressenbereich b gelesen), so wird das Steuerregisterzurückgesetzt. Dabei geht es um folgendes:Es muß eine Belegung des Steuerregisters definiert werden, die- auch bei aktivem CONTROL MODE - keinerlei Sonderwirkungveranlaßt (im folgenden: NO-OP- Modus). Diese Belegung muß beiausgeschaltetem CONTROL MODE hardwaremäßig erzwungen werden(das ist sweckmäßigerweise eine Belegung 00..0H bzw. FF..FH).Bild 48 veranschaulicht die Speicherbelegung im CONTROL MODE.Der Befehl besteht hier aus einem Operationscode- und zweiOperandenbytes. Jedem Byte steht ein Steuerwort gegenüber. Beijedem Leseaugriff gelangt das betreffende Byte des Befehls zurCPU und das betreffende Wort des Steuerspeichers in das Steu-erregister. Sind bestimmte Zugriffe im Rahmen eines Befehlskeine Lesesugriffe zum Adressenbereich b, so bleibt der Inhaltdes Steuerregisters erhalten. Das veranschaulicht Bild 49 amBeispiel eines Schreibbefehls (z. B. LD (HL), A). Der Befehlhat zwei Zyklen, aber nur beim Operationscodelesen gelangt einSteuerwort ins Steuerregister. Es bleibt beim darauf folgendenSchreibzyklus erhalten und kann dort Sonderwirkungen veranlas-sen.Haben Steuerworte eine NO-OP- Belegung, so werden die betref-fenden Befehle auch im CONTROL MODE auf herkömmliche Weise(also ohne jegliche Sonderwirkung) ausgeführt. Das gestattetes, recht umfangreiche Routinen im CONTROL MODE abzuarbeiten,die Befehle mit und ohne Sonderwirkung in beliebiger Folgeenthalten. Damit entfällt die Notwendigkeit des häufigen Um-schaltens (vgl. hingegen Abschnitt 5).

Für die Auslegung von Mikorechneranordnungen nach den be-schriebenen Prinzipien haben sich folgende Grundsätze alszweckmäßig erwiesen:

1. Speicher sind reguläre und verhältnismäßig leicht prüfbareStrukturen, die sich mit kostengünstigen LSI- Schaltkreisenverwirklichen lassen.Für Steuerlogik steht üblicherweise nur ein Sortiment von SSI-und MSI- Bausteinen zur Verfügung; LSI (gate array) wird beigeringen Stückzahlen sehr teuer. Eine umfangreiche Steuerlogikist wenig übersichtlich und im Rahmen von Selbsttests nurschwer prüfbar. Deshalb:

- ausreichend Steuerspeicher vorsehen (betrifft sowohl dieLänge der Steuerworte als auch deren Anzahl)

- Steuerworte so belegen, daß die zusätzliche Steuerlogikminimal wird; Bequemlichkeit beim Programmieren spieltdemgegenüber eine untergeordnete Rolle.

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2. Der Steuerspeicher sollte so groß sein, wie mit denschnellsten verfügbaren Speicherschaltkreisen noch wirtschaft-lich realisierbar. Je größer der Steuerspeicher, desto gerin-ger die Umschaltverluste. Kann hingegen der Steuerspeichernicht alle Routinen aufnehmen, so muß man entweder umladen(RAM ist notwendig), oder man muß alle Abläufe, die tatsäch-lich Sonderfunktionen enthalten, in kurzen Unterprogrammenzusammenfassen.Vergleichsweise langsame Speicherschaltkreise können unterUmständen dazu zwingen, zusätzliche Wartezustände einzufügen.Faustregel: Der Steuerspeicher sollte wenigstens 1k Steuer-worte umfassen. 4k Steuerworte (bei einem Gesamtumfang desProgrammspeichers von 16 kBytes) haben sich für einen sehranspruchsvollen Einsatzfall (vgl. /23/ und /2l/, wo das zusteuernde Objekt beschrieben ist) als völlig ausreichend er-wiesen. Solche Speicherkapazitäten sind noch mit schnellenstatischen RAMs realisierbar (einfache Steuerung, keine Zeit-verluste durch Wartesustände).Ein RAM als Steuerspeicher hat - selbst wenn der eigentlicheBefehlsspeicher ein ROM ist - noch weitere Vorteile:

- zu Test- und Erprobungsswecken ist es leicht möglich, imSteuerspeicher zu ändern

- der Steuerspeicher ist auch als normaler Arbeitsspeichernutzbar (für Variable, für den Stack usw.); ein Bereichvon einigen hundert Bytes reicht dafür zumeist aus.

Obwohl die Steuerworte beliebig (nötigenfalls auch extrem)lang sein können, empfiehlt es sich, bei einer solchen kombi-nierten Nutzung des Steuerspeichers die Länge des Steuerwortesan die Byte- bzw. Wortstruktur der CPU anzupassen.

3. Grundsätzlich wirken die Steuerworte ähnlich wie Mikrobe-fehle in den bekannten Mikroprogrammsteuerwerken, und es kön-nen alle einschlägigen Prinzipien bzw. Erfahrungen zur Gestal-tung der Steuerwortformate herangezogen werden (s. etwa /!/,/4/, /8.18/ - /8.19/, /ll/).Ist die Länge des Steuerwortes einmal festgelegt, so kommt esoft nicht darauf an, bei der Codierung der einzelnen Sonder-wirkungen Bits einzusparen. Dann erweist sich die einfache 1-aus-n- Codierung (l bit pro Steuerwirkung) als durchaus zweck-mäßig.Das Steuerwort sollte - wenn immer möglich - so formatiertwerden, daß wenigstens l Bit bzw. eine Codeposition für künf-tige Erweiterungen frei bleibt ("Escape"- Vorkehrung).

Im folgenden solllen typische Einzelheiten an einem Beispiel(Basis: Z 80) näher erläutert werden. Dazu zeigt Bild 50 eineMikrorechneranordnung, in der die Möglichkeiten des CONTROLMODE weitgehend genutzt sind. Bild 51 veranschaulicht dieAdressenstruktur und Bild 52 die Belegung eines Steuerwortes.Der Mikrorechner hat drei Speicher A, B, C zu je 16 kBytes (8kROM + 8k RAM). Diese Speicher sind alle in üblicher Weisenutzbar. Ein 16k- Adressenbereich ist für den CONTROL MODEvorgesehen. Dann werden die Speicher A, B, C parallel genutzt,

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und zwar A als Befehlsspeicher und B, C zusammen als Steuer-speicher. Das Steuerwort ist also 16 bit lang. Bild 52 zeigtdessen grundsätzliche Aufteilung in ein Funktionscodefeld, einSteuerfeld und ein Direktwertfeld (EMIT- Feld). Das Funktions-codefeld wird grundsätzlich so interpretiert, wie in Bild 52dargestellt (8 Belegungen genutzt, 8 als Reserve freigehal-ten); die Belegung der anderen Felder wird im einseinen durchden Funktionscode bestimmt.Aus den Bildern 53, 54 sind wesentliche Einzelheiten derSpeicheranordnung ersichtlich (die ROM/RAM- Kombination jedesSpeichers ist jeweils zusammengefaßt dargestellt). Schreibim-pulse werden nur bei RAM- Zugriffen mit Adressen außerhalb desCONTROL MODE- Bereichs abgegeben. Hingegen werden die "chipenable"- Eingänge der Speicherkomplexe sowohl bei üblichenZugriffen aktiviert als auch bei Lesezugriffen im Adressenbe-reich des CONTROL MODE (Schreibzugriffe zu diesem Bereich sindwirkungslos). Bei Lesezugriffen außerhalb des CONTROL MODE-Bereichs wird der jeweils adressierte Speicher auf den Daten-bus der CPU geschaltet, bei Lesezugriffen im CONTROL MODE-Bereich stets der Speicher A, damit die CPU die Befehle lesenkann. Bild 55 veranschaulicht anhand einer Ausgestaltung derCONTROL MODE- Steuerung die wesentlichen Einzelheiten:

1. CONTROL MODE muß beim Operationscodelesen (Ml- Zugriffe zumentsprechenden Adressenbereich) einschalten und so lange aktivbleiben (im Beispiel über Rückführung), bis ein Operationscodeaußerhalb des CONTROL MODE- Adressenbereichs gelesen wird.

2. Kritisch sind Zugriffe, die bei aktivem CONTROL MODE vonder CPU aus anderen Ursachen (z. B. Interrupt, NMI) eingefügtwerden.Ist das System so ausgelegt, daß solche Bedingungen nie ein-treten, kann man auf Sondermaßnahmen verzichten. Ansonsten istdafür zu sorgen, daß zu Beginn des Behandlungsablaufs CONTROLMODE ausgeschaltet wird. Das ist im Beispiel wie folgt gelöst:CONTROL MODE wird bei E-A- Zugriffen (IORQ) gelöscht (E-A-Zugriffe sind grundsätzlich frei von Sonderwirkungen!).Da der Interrupt mit Ml und IORQ quittiert wird, ist dasgewünschte Verhalten der Schaltung gewährleistet.NMI wird der CPU über ein Zwischenflipflop zugeführt, das dieAnforderung mit dem Beginn des jeweils nächsten Zyklus syn-chronisiert. Ist das Zwischenflipflop einmal gesetzt, so wirdNMI garantiert am Ende des aktuellen Befehle behandelt; dernächste Zyklus mit Ml und MREQ ist also der NMI- Quittungszyk-lus - und da schaltet CONTROL MODE aus, weil das Zwischenflip-flop die Rückführung auftrennt.Hinweise:

• Die NMI- Anforderung muß gehalten werden bis zur Annahmedurch die CPU.

• Befehle mit zwei Ml- Zyklen dürfen nie Sonderwirkungen ausü-ben, da die Schaltung nach Bild 55 bei aktivem Zwischen-flipflop den 2. Ml- Zyklus als NMI- Quittungszyklus inter-pretiert. Sollte die Programmiereinschränkung nicht tragbarsein, so muß die Schaltung entsprechend erweitert werden, z.B. gemäß Bild 56.

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Bild 57 zeigt das Steuerregister zusammen mit der Decodierungdes Funktionscodefeldes. Das Register wird nur bei Lesezugrif-fen mit einer Adresse im CONTROL MODE- Bereich geladen. Es istbei inaktivem CONTROL MODE stets zurückgesetzt (NO-OP- Bele-gung ).CONTROL MODE schaltet stets zu Beginn von MREQ ein, gibt dasRegister also rechtzeitig frei. Der weitere Zeitablauf imZyklus muß folgenden Bedingungen gerecht werden:

- das Steuerregister kann erst geladen werden, wenn die Da-ten an den Speicherausgängen bereitstehen

- wirkt die Befehlserweiterung auf die CPU unmittelbar (imselben Zyklus) zurück, so darf der Zyklus erst dann been-det werden, wenn die Rückwirkung eingetreten ist (betrifftz. B. Aufschalten von Information auf den Datenbus, Stel-len von Unterbrechungsanforderungen usw.).

Mit schnellen Bauelementen für Steuerspeicher und Zusatzlogik(z. B. Steuerregister mit 74S175) ist es kaum erforderlich,zusätzliche Wartezustände einzufügen. Oft reicht es aus, gegenEnde des Zyklus zwei zeitversetzte Impulse zu erzeugen:

- LOAD CTL REG zum Laden des Steuerregisters- LOAD PULSE als Taktimpuls für die Wirkungen, die vom Steu-erregister ausgehen (der Abstand gegenüber LOAD CTL REGist gegeben durch Veraögerungszeit des Steuerregisters +Decodierzeit + Vorhaltezeit der anzusteuernden Flipflopsbzw. Register).

Derartige Impulse sind z. B. mit einer Laufzeitkette oder miteinem Schieberegister leicht zu bilden (Bild 58).Erweist es sich als erforderlich, Wartezustände einzufügen, soist zu beachten, daß viele Mikroprozessoren eine solche Ent-scheidung relativ früh im Zyklus verlangen (Z 80: fallendeFlanke des 2. CPU- Taktes; vgl. auch Abschnitt 11).Man kann den Wartezustand deshalb kaum vom Steuerregister ausbeeinflussen (z. B. durch besondere Steuerbits); es verbleibtoft nur, zu Beginn des Zyklus den Wartezustand gewissermaßenprophylaktisch einzuschalten und bei eingetretener Steuerwir-kung zurückzunehmen. Die Bilder 59, 60 veranschaulichen einesolche Schaltungslösung, weitere Einzelheiten sind z. B. in/8.12/, /8.13/, /!?/ und /26/ zu finden.

Nachfolgend werden die Sonderwirkungen im einzelnen beschrie-ben.

6.2. Ausgabe von Direktwerten

Teile des aktuellen Steuerwortes können ohne besondere Schwie-rigkeiten direkt auf Interfaceleitungen geschaltet werden. Dadie Aufrufbreite an sich beliebig sein kann, lassen sich auchextreme Anforderungen erfüllen, so z. B. das gleichzeitigeErregen von über 40 Steuerleitungen in einem einzigen Befehl(z. B. ein NOP, mit dem zusammen ein entsprechend breitesSteuerwort gelesen wird; das kostet beim Z 80 nur 4 Maschinen-

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takte).Von besonderem Interesse ist es, einen Steuerspeicher mitüblicher Breite (8 oder 16 bit) nutzen zu können, um möglichstviele Interfaceleitungen ansusteuern. Bild 61 aeigt dasu eineStruktur im Rahmen des Beispiels von Bild 50. Zur Programmie-rung sind Direktwert- Ladebefehle (z. B. LD HL, nm) vorgese-hen, denen Steuerworte so zugeordnet sind, wie dies in Bild 62gezeigt ist. Zum Interface hin werden die Direktwertbytes m, nsowie die EMIT- Bytes der drei Steuerworte ausgegeben (40 bit;deren Übertragung erfordert nur 11 Maschinentakte). DieseBelegung steht am Ausgang eines Interfaceregisters parallelzur Verfügung. Zum Puffern der Bytes, die im ersten und zwei-ten Zyklus des Befehls geliefert werden, sind Zwischenregistervorgesehen. Das Interfaceregister wird im dritten Zyklus gela-den, wobei der Ladeimpuls die Gültigkeit der neuen Belegunganzeigt.Das Laden der Register wird durch Steuerwortbelegungen im 1-aus-n- Code gesteuert. Dadurch wird die Zusatzlogik sehr ein-fach.Von Nachteil ist, daß ein CPU- Register verfügbar sein muß, umdie vom Befehl gelieferten Datenbytes m,n aufzunehmen.

Ein erster Ausweg besteht darin, auf die Nutzung der Daten-bytes zu verzichten und nur das EMIT- Feld des Steuerwortesauszugeben. Dann wäre die Steuerwirkung des Beispiels mit 5aufeinanderfolgenden NOP- Befehlen (20 Maschinentakte) zuerzielen. Es sind dazu vier Zwischenregister anzuordnen. DieInformation zum selektiven Laden dieser Register muß im Steu-erwort codiert werden (im beispielgemäßen Format ist dann der1-aus-n- Code nicht mehr anwendbar).

In manchen Anwendungsfällen kann es erforderlich sein, Inter-rupts für die CPU zu sperren, wenn, wie eben beschrieben, dieInterface- Ansteuerung auf mehrere Befehle aufgeteilt ist.Dann sind die entsprechenden CPU- Eingänge (INT, NMI) mitSperrgattern zu beschälten, die wiederum an das Steuerregisterangeschlossen sind (direkt an eine besondere Bitposition bzw.an Verknüpfungen mehrerer Bits, wenn das Verhindern von Unter-brechungen bei verschiedenen Funktionen erforderlich ist).

Ein weiteres Prinzip der FunktionsSteuerung, das für mehrereSonderwirkungen von grundsätzlicher Bedeutung ist, zeigt Bild63.Über eine Codeposition des Steuerwortes wird veranlaßt, daßder CPU eine Datenbusbelegung zugeführt wird, die einem NOP-Befehl entspricht (00H beim Z 80). Das Steuerwort kann weiter-hin beliebige Wirkungen ausüben, auch kann die ursprünglichaus dem Befehlsspeicher gelesene Datenbelegung auf beliebigeWeise genutzt werden (so lassen sich gemäß Bild 63 mit 3 Bytesim Befehlsstrom, die an der CPU durch NOPs ersetzt werden, in12 Maschinentakten 48 Interfaceleitungen erregen). Das Prinzipder NOP- Aufschaltung erfordert folgende Wirkungen von derzusätzlichen Hardware:

1. Nutzung der gelesenen Datenbusbelegung (z. B. Übernahmein Register), wenn erforderlich

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2. Freigeben des Datenbus3. Aufschalten eines Festwertes, der dem NOP- Operationscode

entspricht4. Beenden des Speicherzugriffs.

Erforderlichenfalls muß die CPU so lange im Wartezustand ge-halten werden, bis die NOP- Belegung aufgeschaltet ist. ZumFreigeben des Datenbus gibt es zwei Schaltungslösungen:

1. Die Speicher selbst oder deren leseseitigen Buskoppelstufenwerden deaktiviert. Bild 64 zeigt dazu die Modifikation desDecoders gemäß Bild 54.Nachteil: sequentielle Arbeitsweise notwendig (erst Belegungübernehmen, dann freischalten).

2. Entkopplung des Speicherdatenpfades von der CPU durch ge-sonderte Buskoppelstufe (in größeren Mikrorechner- Konfigura-tionen ohnehin notwendig); Aufschalten des NOP an der CPU-Seite (Bild 65).Vorteil: Informationsübernahme und Aufschalten können paralle-lisiert werden.

6.3. Ausgabe von geg i sterbeletfungen

Um Registerinhalte der CPU auf Interfaceleitungen auszugeben,wird die Adresse benutzt, die von entsprechenden Befehlen (z.B. LD (HL), A) beim Datentransport geliefert wird. Das Daten-byte selbst kann zusätzlich mit ausgegeben werden (vgl. Ab-schnitt 5, /23/ und /25/).Die grundsätzliche Schaltungsanordnung zeigt Bild 66; zumAblauf s. Bild 49 und auch Bild 41.Im Steuerwort sind viele Bitpositionen frei, so daß weitereSteuerwirkungen angebbar sind, so z. B. die Auswahl des Zielsder Information im EMIT- Feld. Bild 66 veranschaulicht, daßmehrere Registerinhalte aufeinanderfolgend ausgegben werdenkönnen, die dann gemeinsam über ein Iriterfaceregister wirksamwerden. Mit zwei Befehlen (s. B. LD (HL), B; LD (DE), A) kannman bis zu 48 bit in 14 Maschinentakten ausgeben.

Entscheidend ist, daß vom Steuerwort aus alle Speicherzugriffeim Schreibsyklus verhindert werden. Dazu zeigt Bild 67 dieModifikation des Schreibimpulsdecoders von Bild 53. In man-chen Mikrorechneranordnungen kann es notwendig sein, alleSpeicheradressendecoder zu sperren, so daß auch kein "chipenable"- Eingang der Speicher aktiviert wird.

6.4. Eingaben in CPU- Register

Dazu werden Befehle ausgenutzt, die Direktwerte mit einerentsprechenden Anzahl von Datenbits in CPU- Register transpor-tieren (vgl. Abschnitt 5, /23/ und /25/). Gleichseitig mit denSpeicherzugriffen zu diesen Direktwerten werden Steuerwortegelesen, die veranlassen, daß anstelle der Speicherinhalte dieInterfacebelegungen abschnittsweise auf den CPU- Datenbus

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geschaltet werden (Bild 68). Die Speicher selbst sind amDatenbus zu deaktivieren, beispielsweise über eine Koppelstufezwischen Speicher und CPU- Datenweg (s. Bild 65; zur Freigabemuß dann REGISTER INPÜT sinngemäß wirksam werden).Bild 68 veranschaulicht, daß es auf einfache Weise möglichist, zwischen mehreren Interfaceregistern auszuwählen. DieZuordnung von Befehlsbytes und Steuerworten seigt Bild 69.

Hinweise:

• In manchen Anwendungsfällen sind anstelle der Interfacere-gister einfache Koppelstufen ausreichend. Um eine von mehre-ren Interfacebelegungen auszuwählen, können dann auch Multi-plexerschaltkreise mit "tri state"- Ausgängen eingesetztwerden.

• Sind Interfaceregister notwendig, so ist zu beachten, daßin bestimmten Konfigurationen der Ubernahmetakt zu Störun-gen führen kann (z. B. bei Einsatz von Registern8282/8283, die ausgangsseitig direkt an allgemein benutzteDatenleitungen angeschlossen sind). Auswege:a) Informationsübernahme nur außerhalb von CPU- Zyklen

(MREQ bzw. IORQ), so daß Störimpulse an den Datenausgän-gen nicht schaden

b) weitere Koppelstufe zwischen Interfaceregistern undDatenbus, die nur bei REGISTER INPÜT aktiviert wird.

6,5. Transporte von Speichecinhaltep

In manchen Anwendungsfällen geht es darum, Datenblöcke zwi-schen einem Interface und einem Speicher auszutauschen, derweder Befehls- noch Steuerspeicher ist (er kann praktisch alsTeil der vom Mikrorechner zu steuernden Einrichtung angesehenwerden). Es ist dann möglich, Teile der für Befehlsaugriffevon der CPU gelieferten Adresse zur Datenadressierung zu nut-zen und mit den Steuerworten einen DMA- Datenaustausch zwi-schen Interface und Datenspeicher zu steuern (vgl. Abschnitt2.2. und /18/).Bild 70 zeigt das Prinzip, Bild 71 veranschaulicht die Zu-ordnung der Speicherbereiche. Ein üblicher Einsatsfall ist z.B. der Datenaustausch zwischen einem Interface und einem festreservierten Pufferbereich im Datenspeicher. Zu Befehlsspei-cher, Steuerspeicher und Datenspeicher wird dann gemeinsam mitdem entsprechenden niederen Teil der CPU- Adresse zugegriffen.Sind die zu übertragenden Datenblöcke z. B. l kBytes lang, sosind alle Bereiche an eine 1k- Grenze zu legen, und die 10niedrigstwertigen Adressenbits werden von der CPU an alleSpeicher geliefert. Die verbleibende Adresse für den Daten-speicher kann auf an sich beliebige Weise bereitgestellt wer-den; im Beispiel ist gezeigt, wie das EMIT- Feld des Steuer-wortes dazu ausgenutzt werden kann. Die Einzelheiten der Spei-cheradressierung sind aus Bild 72 ersichtlich, Bild 73 zeigtdie Steuerschaltung für die Datenübertragung.Für die Übertragung von 1024 Bytes sind im Befehlsspeicher1024 NOPs vorzusehen. Pro Byte werden dann 4 Maschinentaktebenötigt (gegenüber 11 bei DMA- Steuerung mit Adressenerwei-

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terung nach Abschnitt 2.2.).Der Platz im Befehlsspeicher kann weitgehend für andere Zweckezur Verfügung gestellt werden, wenn das bereits beschriebenePrinzip der MOP- AufSchaltung angewendet wird (in Bild 69bereits vorgesehen, vgl. Bild 63-65). Da der CPU so langeNOPs angeboten werden, wie dies in den Steuerworten angegebenist, kann der Befehlsspeicher einen an sich beliebigen Inhalthaben, z. B. mit Programmen belegt sein, die nicht im Adres-senbereich des CONTROL MODE abgearbeitet werden.

Hinweise:

• Der - Datenspeicher kann grundsätzlich eine beliebige Auf-rufbreite haben.

• Die Richtung der Übertragung wird vom Steuerwort bestimmt(Bit DIR).

• In den Bildern 72, 73 ist weiterhin angedeutet, daß zumDatenspeicher auch übliche CPU- seitige Zugriffe vorgese-hen sind (CPU ACCESS). Dabei wird vorausgesetzt, daß die CPUeine hinreichend lange Adresse liefert, etwa über Erweite-rungsmaßnahmen, wie sie in Abschnitt 2 beschrieben sind.

• Der Datenaustausch zwischen Interface und Datenspeicherkann erst dann vollzogen werden, wenn das Steuerregistergeladen wurde. Der niedere Teil der CPU- Adresse muß biszum Ende des Datenspeicherzugriffs gehalten werden. Beiextremen Anforderungen ist zu empfehlen, für den niederenTeil der Datenspeicheradresse ein Halteregister vorzusehen;dann läßt sich der CPU- Zyklus bereits nach dem Steuer-wortlesen beenden, und der interfaceseitige Datentransportfindet im Zeitabschnitt zwischen zwei CPU- Zugriffen statt(bei dynamischen RAMs können susätzliche Maßnahmen für dasAuffrischen notwendig werden).

• Die Transportabläufe sind an sich unterbrechbar; es istdeshalb nicht notwendig, daß INSERT NOP unmittelbar dieUnterbrechungsanforderungen sperrt (wie etwa in Bild 65).Vielmehr ist es zweckmäßig, für das Sperren eine besondereBitposition im Steuerregister zu reservieren (wie in Bild66).

In der Ausgestaltung nach Bild 74 ist das Prinzip auch direktin der Konfiguration von Bild 50 nutzbar. Da das EMIT- Feld imSteuerwort an sich nicht benötigt wird, lassen sich die Spei-cher A, B als Datenspeicher verwenden. So bietet es sich an,in deren RAM- Teilen feste Pufferbereiche für den schnellenDatenaustausch (bis zu zwei Bytes parallel) vorzusehen. DerSpeicher C liefert dann die Steuerworte, die bewirken, daß derCPU NOPs zugeführt werden und die den Datentransport zwischenden Speichern A, B und dem Interface steuern. Die Decoder inBild 53 sind dazu mit disjunktiven Verknüpfungen so zu be-schälten, daß bei Lesezugriffen zum Interface (DIR = 0)Schreibimpulse zu den Speichern A, B abgegeben werden. BeiSchreibzugriffen zum Interface (DIR =1) ist das Interfacere-gister mit den gelesenen Belegungen der Speicher A, B suladen; das erfordert keine besonderen Vorkehrungen, da beiCONTROL MODE- Zugriffen alle drei Speicher aktiviert sind.

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6.6. Programmverzweigungen

Um auf Bedingungen zu reagieren, die von externen Interfacesherrühren, sind vergleichsweise zeitaufwendige Programmabläufenotwendig: Holen der Signalbelegung (Eingabe, erforderli-chenfalls mit vorangehender Ausgabe zwecks Bedingungsauswahl),Abfragen (z. B. Bittest), Verzweigen.Diese Aktivitäten können weitgehend in zusätzliche Hardwareverlagert werden, wie in den Bildern 75 und 76 veranschau-licht. Es wird die bereits beschriebene NOP- Aufschaltungbenutzt, die hier in Abhängigkeit von einer auswählbaren ex-ternen Bedingung wirksam wird. Zur Auswahl dient im Beispieldas EMIT- Feld, wodurch bis zu 256 externe Signale der Auswahlzugänglich werden. Eine weitere Bitposition des Steuerregi-sters (CPL) entscheidet darüber, ob der Signalwert l oder derSignalwert 0 die Bedingung aktivieren soll. Bei gesetzterBedingung wird NOP aufgeschaltet; ansonsten wird das geleseneBefehlsbyte der CPU zugeführt, und es gibt keine Sonderwirkun-gen. Für diese Abläufe sind folgende Anforderungen von derzusätzlichen Hardware zu erfüllen:

1. Die Bedingung darf nur gestellt werden, wenn dies imSteuerwort ausdrücklich angegeben ist.

2. Während des Ablaufs darf die einmal gestellte Bedingungnicht umschalten.

3. Während des Ablaufs sind die Unterbrechungsanforderungenzu sperren.

Das Prinzip besteht im Ersatz von an sich beliebigen Befehlendurch NOPs. Das erlaubt ein bedingtes Überspringen (SKIP) vonan sich beliebigen Programmabschnitten bzw. einzelnen Befeh-len. Im besonderen kann es sich dabei um Verzweigungsbefehlehandeln (JMP, CALL). Diese stehen als unbedingte Verzweigungenim Programm. Sie werden durch die zugehörigen Steuerworte (s.Bild 76) zu bedingten Verzweigungen. Ist das Bedingungsflip-flop gesetzt, so wird der betreffende Befehl von der CPUgelesen und ausgeführt. Ist das Bedingungsflipflop nicht ge-setzt, werden NOPs aufgeschaltet, es findet somit keine Ver-zweigung statt. Beim Lesen des ersten Operationscodebytes mußüber die Bedingung entschieden werden. Die einmal getroffeneEntscheidung muß so lange gültig sein, bis alle Bytes desBefehls bzw. Programmabschnittes von der CPU adressiert wur-den. Deshalb wird das Bedingungsflipflop nur gestellt, wenn imSteuerwort die Erlaubnis dazu angegeben ist (COND SET), unddas ist nur im ersten Steuerwort des Ablaufs der Fall. Solangeweitere Steuerworte mit dem Funktionscode JUMP/SKIP gelesenwerden, entscheidet die Stellung des Bedingungsflipflops darü-ber, ob der NOP aufgeschaltet wird oder nicht.

6,. 7. _ We it er e

Es ist wenig sinnvoll, mit den Prinzipien, die bisher be-schrieben wurden, eine weitgehend universelle Schaltungsanord-nung zu verwirklichen; stattdessen sollten für den konkretenAnwendungsfall zweckmäßige Lösungen ausgewählt und mit jeweils

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angemessenen Schaltmitteln realisiert werden. Man erhält somit recht geringen ZusatzaufWendungen eine sehr flexible Hard-ware, die weniger aufwendig ist als eine reine Sonderschal-tung, aber deutlich leistungsfähiger als ein herkömmlicherMikrorechner. In /23/ ist dargestellt worden, daß typischeSteuerungsabläufe gegenüber der konventionellen Programmierungeines nach CPU- Ausstattung und Taktfrequenz vergleichbarenMikrorechners etwa um das 3 - 10fache beschleunigt werdenkönnen, wobei ein 8-bit- Mikrorechner einem 16-bit- Mikrorech-ner (dessen Grundaufwendungen höher sind) noch deutlich über-legen (d. h.: 2 - 3 mal schneller) ist.In diesem Sinne läßt die Erweiterung des Operationscodes nochvielfältige Abwandlungen zu. So können z. B. andere Schal-tungsvorschläge mit ähnlicher Zielstellung, die auf Erweite-rungen der Adresse, Umschaltbefehlen usw. beruhen, ohne beson-dere Schwierigkeiten einbezogen werden (vgl. die Abschnitte 2- 5; die in Abschnitt 5 bzw. in /25/ erläuterten Prinzipienwerden erst in der hier angegebenen Form wirklich praktika-bel).Von besonderem Vorteil ist, daß die Zusatzaufwendungen nurgering sind und daß alle Sonderwirkungen durch gespeicherteAngaben bestimmt werden. Damit sind Fragen der Prüfung, Diag-nose und Änderung mit programmtechnischen Mitteln vergleichs-weise (gegenüber einer reinen Spezialhardware) einfach lösbar.Im Rahmen dieses Prinzips wurden praktisch alle bisher be-schriebenen Konzepte zur beschleunigten Ein- und Ausgabe ein-gesetzt, um mit einem 8-bit- Mikrorechner eine Videosteuer-schaltung nach /2l/ zu betreiben (s. weiterhin /23/). Dazu hatsich ein Steuerwort von nur einem Byte als ausreichend erwie-sen (s. Bild 77).

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7. Vorkebryi^geQ fUr_den„,„Adressen- Vergleicfasstop

Maßnahmen zur Beobachtung von Programmabläufen sind notwendig,wenn es darum geht, neu entwickelte Mikrorechneranordnungen inBetrieb zu nehmen bzw. umfangreiche Programmkomplexe zu erpro-ben. Besonders bei Systemen, die unter Echtseitbedingungenarbeiten, treten gelegentlich noch nach längerer Praxisbewäh-rung Fehler auf. Programmtechnische Fehlersuchhilfen alleinsind nicht in allen Fällen ausreichend; sie sind manchmal garnicht nutzbar oder verändern das Echtseitverhalten so, daß dasSystem nicht unter Einsatzbedingungen erprobt werden kann.Übliche Hardware- Fehlersuchhilfen reichen von einfachenAdressenvergleichseinrichtungen bis zu industriell gefertigtenLogikanalyzern. Solche Mittel sind oft vollkommen ausreichend;manchmal zeigen sich aber die Nachteile:

• die Anordnungen müssen extern angeschlossen werden (dasbetrifft eine Vielzahl von Adressen- und Datenleitungen)

• sie sind nicht immer an Ort und Stelle verfügbar (namentlichzur Fehlersuche unter Einsatzbedingungen)

• Logikanalyzer sind teuer; ihre funktioneilen Möglichkeitenwerden beim Suchen von Softwarefehlern nur zu einem geringenTeil genutzt

• zur Suche von Fehlern beim Zusammenwirken mehrerer Funk-tionsmoduln sind die Aufwendungen kaum tragbar (z. B. inMultimikrorechnersystemen ein Logikanalyzer an jedem ver-dächtigen Mikrorechner; vgl. /8.1/ und /8.1l/).

Eine einfache Schaltungsanordnung, die in jedem Mikrorechner-fest vorgesehen werden kann, ist in /13/ dargestellt (s. auch/8.1l/ und /8.14/). Die Anordnung ist sinngemäß an Speichernmikroprogrammierter Steuerwerke einsetsbar (/14/; /8.19/,/8.20/).Damit ist es möglich, Aussagen darüber zu erhalten, ob Zugrif-fe auf bestimmte Speicherplätze bzw. -bereiche ausgeführtwurden oder nicht. Gemäß Bild 78 wird die betreffende Spei-cheranordnung mit zusätzlichen Speicherschaltkreisen erweitert(Einzelheiten sind in den Bildern 79 - 81 dargestellt).Es können sowohl ROM- als auch RAM- Anordnungen erweitertwerden; die zusätzlichen Speicher sind aber immer mit RAM-Schaltkreisen aufgebaut. Sie sind alternativ für zwei Aufgabenvorgesehen:

1. Während des normalen Betriebes können sie zur Fehlerkon-trolle der zugeordneten Informationsspeicher genutzt werden.Das kann eine Paritätsprüfung sein; Fehlerkorrekturmaßnahmen(ECC) bereiten keinerlei Schwierigkeiten (sie sind beispiels-weise im Mikrorechner nach /26/ verwirklicht, s. auch Ab-schnitt 9).

2. Zwecks Fehlersuche (AblaufVerfolgung) werden die Zusatz-speicher umgeladen und als Adressenvergleicher genutzt. Indiesem Modus werden die Zusatzspeicher nur gelesen (auch beiSchreibsugriffen). Werden dabei bestimmte Belegungen vorgefun-den, so wird eine Vergleichsbedingung signalisiert. Dazu wirdüblicherweise ein NMI oder ein ähnlicher hoch priorisierter

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Interrupt ausgelöst.

Wesentlich ist das Umstellen der Speicherinhalte beim Wechselzwischen den Nutzungsweisen. Diese Aufgabe wird programmtech-nisch gelöst. Dazu müssen in der Hardware 6 Betriebszuständeeinstellbar sein (üblicherweise mittels eines ladbaren Steuer-registers wie in Bild 78 und 79):

Betriebsart_l - Speicherinhaltsüberwachung (Normalbetrieb)

Der Inhalt des Informationsspeichers wird durch zusätzlicheKontrollbits (Parität oder ECC) Überwacht. Dabei werden alleLese- und Schreibzugriffe gleichseitig zum Informations- undZusatzspeicher geführt.Belegung des Steuerregisters (Bild 79): Es sind ENABLE PARITYCHECK und ENABLE ERROR SIGNALIZATION aktiv, d. h. die Kon-troll Information wird sowohl eingeschrieben als auch bei Lesenausgewertet.

Betriebsart_2 - Speicherzugriffsüberwachung (Adressenver-gleichsstop)

Die Zusatzspeicher werden nur gelesen (auch bei Schreibsugrif-fen). Die gelesenen Bits werden in der Hardware verglichen.Die Stopbedingungen können auf vielfältige Weise festgelegtwerden; die Bilder 798 und 80 zeigen lediglich ein einfachesBeispiel. Im besonderen bietet sich bei ECC- Speichern dieMöglichkeit, in den einzelnen Zusatzbits selektive Stopbedin-gungen zu codieren (z. B. Stop bei Lesen, Stop bei Schreiben,Stop bei Befehlsaugriffen, Stop bei Datenzugriffen usw.). ImBeispiel ist das Steuerregister so belegt: ENABLE COMPARE STOPist ständig aktiv; je nach Bedarf werden STOP ON READ sowieSTOP ON WRITE angeschaltet (ist weder STOP ON READ noch STOPON WRITE gesetzt, so findet auch bei eingestellten Stopadres-sen nie ein Vergleichsstop statt) .

Betriebsart_3 - Umsteuerung in den Vergleichsstopmodus

Die Zusatzspeicher werden völlig gelöscht. Das heißt:- im Steuerregister wird nur ENABLE INJECT gesetzt- der gesamte Speicherinhalt wird gelesen und wiederzurückgeschrieben (z. B. mit einem Blocktransportbefehl).

Betriebs_art_4 - Einstellen von Stopadressen

Im Steuerregister wird nur ENABLE INJECT gesetzt. INJECT HIwird gesetzt, wenn die Stopadresse(n) aktiviert werden sollen.Dann werden Zugriffe der Form "Lesen - Zurückschreiben" mitallen Adressen ausgeführt, wo eine Stopbedingung aktiviertbzw. gelöscht werden soll. (INJECT HI repräsentiert den Wert,der in das Zusatzbit eingeschrieben wird).

Betriebs_art_5 - Übergang zum Normalbetrieb

Die Speicherinhaltskontrolle (Parity baw. ECC) wird einge-schaltet, aber die Fehlersignalisierung verhindert (ENABLE

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PARITY ein, ENABLE ERROR SIGNALIZATION aus). Dann wird dergesamte Speicherinhalt gelesen und wieder zurückgeschrieben.So wird die Fehlerkontrollinformation in den Zusatzspeichereingetragen. Der gelesene Inhalt des Zusatzspeichers bleibtaber wirkungslos.

Betrigbsart_6. - keine Wirkung des Zusatzspeichers

Bei völlig gelöschtem Steuerregister hat der Zusatzspeicherkeinerlei Wirkung. Diese Betriebsart wird von der Testsoft-ware bei der Hardware- Diagnose benutzt.

Hinweise:

1. Mit den beschriebenen Vorkehrungen sind sowohl Stopbedin-gungen für einzelne Adressen als auch für ganze Adressenberei-che einstellbar (betrifft Befehls- und Datenzugriffe). So kannein befehlsweiser Betrieb eingestellt werden, indem der be-treffende Programmabschnitt vollständig mit Stopbits im Zu-satsspeicher belegt wird.

2. Ist der au überwachende Speicher ein ROM, so wirkenSchreibzugriffe beim Umstellen der Betriebsart nur für denZusatzspeicher. Es muß dann schaltungstechnisch dafür gesorgtwerden, daß der ROM nicht den Datenbus belegt.

3. Das Umsteuern der Betriebsarten und das Auswerten vonStopbedingungen kann oft der betreffende Mikrorechner selbstübernehmen. Mit modernen Bedien- und Anzeigemitteln (Bild-schirm, Tastatur) läßt sich ein hoher Bedienkomfort gewährlei-sten. Es muß aber dafür gesorgt werden, daß Stackbereiche undArbeitsbereiche der betreffenden Software grundsätzlich nichtselbst mit Stopbedingungen belegt werden (Prüfung und nöti-genfalls Rückweisung der gewünschten Stopadressen).

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8.Rücklesbare Ausgaben

Gelegentlich sind in Mikrorechneranordnungen Hardwareregistervorzusehen, die programmseitig zugänglich sein müssen undunmittelbar Steuerwirkungen veranlassen. Beispiele sind Re-gister zur Adressenverlängerung (wie das Busadressenregisterin /17/ bzw. /8.1l/ - /8.15/ oder das Steuerregister von Bild79). An sich kann man solche Register mit E-A- Zugriffenladen, und es sind passende E-A- Schaltkreise für solcheZwecke nutsbar (z. B. Z 80 PIO).Im Unterschied zu "normalen" Ausgaben, wo Datenströme abge-schickt werden, die dann gleichsam "vergessen" werden können(etwa bei der seichenweisen Ausgabe zu einem Drucker), übensolche Register beständig Steuerwirkungen aus, und es istnotwendig, daß der Registerinhalt der Software immer zugäng-lich ist. Von besonderem Vorteil wäre es, ließe sich derRegisterinhalt wie eine beliebige Speicherzelle behandeln,also testen, bitweise setzen, erhöhen, vermindern usw. ÜblicheAuswege dafür sind:

- softwareseitiges Verwalten einer gespeicherten Kopie; dasheißt aber: Zugriff nur über entsprechende Unterprogramme,also Zeitverlust

- Adressierung des Registers über den Speicheradressenraum undNachschalten eines Bustreibers, der bei Lesezugriffen denRegisterinhalt auf den Datenbus zurückführt; das ist aberaufwendig, besonders dann, wenn mehrere solche Registervorgesehen sind.

Eine weiter Möglichkeit besteht darin, die genannte RAM- Kopieautomatisch zu führen (/17/, /8.1l/).Die betreffenden Register sind über den Speicheradressenraumau adressieren ("memory mapped I/O"), und es ist dafür zusorgen, daß bei allen Zugriffen zu den Registern parallel einRAM- Bereich adressiert wird. Bei Schreibzugriffen wirdgleichzeitig in RAM und Register geschrieben, bei Leseaugrif-fen wird der RAM gelesen. Damit werden alle inhaltsmodifizie-renden sowie Testbefehle direkt auf die Registerinhalteanwendbar (Erhöhen, Vermindern, Vergleichen, Bits setzen/lö-schen/testen usw.).Bild 82 zeigt das Prinzip. Es ist an sich lediglich einesweckgerechte Auslegung des Adressendecoders notwendig (Regi-steradressen sind besondere RAM- Adressen, die zusätzlich deco-diert werden, um bei Schreibzugriffen Ladeimpulse zum je-weiligen Register zu liefern).

Hinweise:

1. Bei einem Steuerregister gemäß Bild 79 ist dafür zu sorgen,daß bei den Registerzugriffen die Vergleichsstopbedingung niewirksam werden kann (konjunktive Verknüpfung mit /REGISTERACCESS).

2. Für den Speichertest ist es vorteilhaft, den parallelenRegisterzugriff abschalten zu können, um Nebenwirkungen beim

Schreiben von Testbelegungen zu verhindern. Lösungen:

- programmseitig stellbare Erlaubnisleitung- besonderer Adressenraum für die Registersugriffe (wie in/17/ bzw. /8.1l/), so daß unabhängige RAM- Zugriffeausführbar sind, die die Register nicht beeinflussen (ge-ringerer Aufwand; es geht aber ein beträchtlicher Teil desAdressenrauras -z. B. 16 k - der anderweitigen Verwendungverloren).

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9. mit Fehlerkorreklbur

Die Nutzung von Fehlerkorrekturcodes (ECC) ist allgemein be-kannt (s. beispielsweise /5/), und seit einiger Zeit sind LSI-Schaltkreise verfügbar, so daß man solche Speicheranordnungenrecht einfach aufbauen kann. Die Mehraufwendungen an Speicher-schaltkreisen sind aber prinzipbedingt. Sie fallen um so stär-ker ins Gewicht, je geringer die Aufrufbreite des Speichersist:

Auf ruf breite

8 bit16 bit32 bit64 bit

Zusatzbits

5678

Mehraufwand in %

62,537,521,912,5

(Die Zusatzbit- Angaben gelten für die Korrektur von 1-bit-Fehlern und die Erkennung von 2-bit- Fehlern. Bei Verzichtauf letzteres ist jeweils l bit weniger erforderlich.)

Gerade bei Speichern für kleinere Mikrorechner wird der Zu-satzaufwand extrem hoch. Andererseits ist es unbedingt wün-schenswert, auch in solchen Systemen eine vergleichsweisegroßzügige Speicherausstattung vorzusehen (Leistungsgewinndurch unmittelbare Verfügbarkeit aller Programme und Daten,beträchtliche Vereinfachung der Programmierarbeit). DieGrößenordnung dessen, was als "großzügige" RAM- Ausstattunganzusehen ist, betrifft etwa den Bereich von 32 kBytes bis 2MBytes (im einzelnen stark vom Einsatzgebiet abhängig). Auspraktischer Sicht geht es also um Speicher, die einerseits zugroß sind, um sie noch mit statischen RAMs kostengünstigverwirklichen zu können, aber andererseits so klein, daß Mehr-aufwendungen für die Fehlerkorrektur nur in besonderen Fällenakzeptiert werden können. Die üblichen Alternativen werdennachfolgend kurz erläutert:

1. Verzicht auf Kontrollmaßnahmen. Der wichtigste Grund fürFehlerkorrektur- Hardware besteht darin, daß in dynamischenRAMs mit sporadischen Bitverlusten ("soft errors") gerechnetwerden muß. Die Fehleranfälligkeit wächst mit zunehmenderSpeicherkapazität. Es wird aber von den Herstellern viel ge-tan, um die Fehlerrate zu senken (Gehäusematerial, Gestaltungdes Layout usw.). Hat man die Möglichkeit, Speicherschaltkrei-se mit hinreichender Spezifikation stabil zu beziehen, kannauf Kontrollmaßnahmen verzichtet werden. Man sollte aber Vor-kehrungen treffen, um den Speicher testen zu können (ROM-residente Prüfroutinen) und sichere Betriebsbedingungen ge-währleisten (Zeitverhältnisse der Speicher- Ansteuerung, desAuffrischens usw. so gestalten, daß gegenüber den Grenzwert-Angaben des Datenblattes deutliche Reserven bleiben).

2. Paritätskontrolle. Damit kann der Speicherinhalt lediglichauf 1-bit- Fehler überwacht werden. Die Mehraufwendungen sind

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vergleichsweise gering; auch ist die zusätzliche Bitpositiondes Speichers alternativ für Vergleichsstopzwecke nutzbar (s.Abschnitt 7). Im Fehlerfall lassen sich Maßnahmen einleiten,die weitere Schäden begrenzen bzw. vermeiden. Eine vollautoma-tische Fehlerbehandlung (Wiederanlauf und Fortsetzung derArbeit) läßt sich aber nicht ohne weiteres organisieren, zu-mindest nicht bei Mikroprozessoren, die nur zwischen den ein-zelnen Maschinenbefehlen unterbrechbar sind. Dann bleibt ansich nur ein Hardware- Rücksetzen, um eine Fehlerbehandlungauszulösen (die Möglichkeiten der Ablaufbeeinflussung einerMikroprozessor- CPU und deren Nutzbarkeit für die Fehlerbe-handlung sind in /8.8/ und /8.9/ dargestellt).In Multimikrorechnersystemen kann die Fehlerbehandlung einemder Mikrorechner fest augeordnet werden, die fehlerverdächtigeFunktionseinheit braucht ihre Fehler also nicht selbst zubehandeln. Nach diesem Prinzip sind das Bussystem nach /15/und der Mikrorechner nach /17/ ausgelegt. Im Mikrorechner sindverschiedene Betriebsarten einstellbar. Im Normalfall bewirktein Paritätsfehler, daß die CPU im Wartezustand verbleibt. DieFehlerbedingung wird über den Systembus signalisiert (Buslei-tung ERROR) und von einem speziellen Mikrorechner (BUS CON-TROL; s. auch /9/) behandelt (die genaue Fehlerursache ist auseinem abfragbaren Fehlerregister ersichtlich).Dabei werden dieUmstände des Fehlers analysiert, und im verdächtigen Mik-rorechner wird eine spezifische Behandlungsroutine durch einSelektives Rücksetzen (besondere Steuerfolge des Systembusnach /15/) gestartet. Da die CPU- Register nicht zugänglichsind, muß sich die Fehleranalyse darauf beschränken, einen vonwenigen fest vorgesehenen Wiederanlaufpunkten auszuwählen.Bei Mikroprozessoren, die es gestatten, den einzelnen Buszyk-lus zu unterbrechen (z. B. beim 68 020 durch Erregen der BUSERROR- Leitung), läßt sich hingegen, ein befehlsgenauer Wie-deranlauf vorsehen, sofern es möglich ist, den Speicherinhaltwiederherzustellen (z. B. durch Nachladen).

Im folgenden werden 2 Schaltungslösungen zur Fehlerkorrekturvorgestellt. Das erste Prinzip beruht auf einer Kombinationvon Paritätsprüfung und redundanter Speicherung; im 2. Ab-schnitt wird eine einfache ECC- Schaltung für 8-bit- Mikro-rechner beschrieben, die ohne Spezialschaltkreise auskommt undbeispielsweise zur Modernisierung bzw. Ergänzung vorhandenerSysteme geeignet ist.

9,1- Eehlerk.a£rektur durph. redundante Spe.jc.be.EuQg

Das Prinzip ist in /22/ ausführlich beschrieben. Es ist beson-ders dazu vorgesehen, moderne DRAM- Schaltkreise in kleinerenMikrorechneranordnungen verwenden zu können. Das Einsatzgebietist folgendermaßen gekennzeichnet:

• es geht wesentlich um die Korrektur der "soft errors";"harte" Ausfälle in Speicherschaltkreisen sollen zwar erkanntwerden, es ist aber nicht vorgesehen, in Anwesenheit solcherFehler die Arbeit fortzusetzen

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• geringfügige Leistungsminderungen sind tragbar (verursachtdurch zusätzliche Wartezustände bei manchen Zugriffen)

• moderne Speicherschaltkreise bieten eine höhere Speicherka-pazität an, als oft ausgenutzt werden kann. Die Speicherkapa-zität erhöht sich bei jeder neuen Schaltkreisgeneration um das4-fache. Will man eine gegebenes System modernisieren, sogewährleistet die Lösung, daß mit etwas mehr als einem Viertelan IC- Gehäusen (Speicher + Zusatzschaltungen) die verfügbareSpeicherkapazität wenigstens verdoppelt wird. Das ist oft völ-lig ausreichend.

Bild 83 zeigt den grundsätzlichen Aufbau einer solchen Spei-cheranordnung. Der Speicher ist mit Paritätskontrolle versehenund wird folgendermaßen betrieben:

1. In einem Prüfmodus ist der gesamte Speicher in üblicherWeise nutzbar (ohne Kontrolle und Korrektur). Dazu muß dieprogrammseitig schaltbare Leitung DIAG CORRECTION DISABLEaktiviert sein.

2. Ist diese Leitung inaktiv, so werden normale Zugriffe nurzur "niederen Hälfte" des Speichers geführt (das höchstwertigeBit der Speicheradresse ist stets 0).

3. Jeder Schreibzugriff der CPU wird durch die Hardware in 2aufeinanderfolgende Schreibzugriffe zum Speicher umgesetzt.Dabei wird die CPU im Wartezustand gehalten. Der erste Zugrifferfolgt mit der Adresse, wie sie von der CPU geliefert wird.Beim 2. Zugriff wird von der Hardware das höchstwertige Adres-senbit auf l gesetzt. Damit wird die Information doppeltgespeichert (im Originalbereich und im Korrekturbereich).Zwecks Zeitersparnis wird für den 2. Zugriff die Betriebsart"column mode" der RAM- Schaltkreise ausgenutzt, d. h. RASbleibt aktiv, und nach dem Umschalten der Adresse wird ledig-lich CAS nochmals erregt.

4. Lesezugriffe ohne Paritätsfehler laufen ohne Besonderheiten(also ohne Zeitverlust) ab.

5. Wird bei einem Lesezugriff ein Paritätsfehler festgestellt,so startet die Hardware einen zweiten Zugriff, diesmal mitgesetztem höchstwertigen Adressenbit zum Korrekturbereich.Tritt dabei kein Paritätsfehler auf, so wird die geleseneInformation in einem dritten Zyklus in den Originalbereichzurückgeschrieben. Für diese Zugriffe wird der "column mode"genutzt, und die CPU wird im Wartezustand gehalten.Die Tatsache der Korrektur wird in einem programmseitigabfragbaren Flipflop (CORRECTION LATCH) registriert.

6. Wird beim 2. Lesezugriff auch ein Paritätsfehler erkannt,so handelt es sich um einen nicht korrigierbaren Fehler. Dieswird in einem weiteren abfragbaren Flipflop (ERROR LATCH)registriert. Die weitere Behandlung hängt vom Einsatzfall ab(Auslösen eines Hardware- Rücksetzens, Halten im Wartezustando. ä. ).

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Bild 84 veranschaulicht das Funktionsprinsip anhand derZustandsübergänge.Die Bilder 85 - 88 zeigen Schaltungseinzelheiten:Die Ablaufsteuerung ist gemäß Bild 85 mit einer Schieberegi-sterkette aufgebaut. Das erste Schieberegister liefert seineImpulse zu Beginn jedes CPU- Zugriffs; dann bleiben alleAusgänge bis zum Verlassen des Wartezustandes aktiv (RAS undSWITCH ADRS für die Adressenumschaltung am Speicher). Daszweite Schieberegister läuft bei jedem Teilzugriff neu an (eswird zwischenzeitlich mit END OF ACCESS zurückgesetzt), um dieCAS- und Lade- bzw. Schreibimpulse zu liefern.Gemäß Bild 86 wird END OF ACCESS nach jedem Teilzugriffaktiv. Damit wird auch das Setzen der Fehlerflipflopsgesteuert. CLEAR LATCHES ist ein programmseitig auslösbarerRückstellimpuls.Die Korrektursteuerung besteht nach Bild 87 aus einem Funk-tionszuordner und 2 Statusflipflops (STAT 0, STAT 1). Dieangegebenen kombinatorischen Gleichungen ergeben sich unmit-telbar aus den Zustandsdiagrammen (Bild 84).Bild 88 zeigt die Beschaltung der RAM- Eingänge für einen 8-bit- Mikrorechner. Bei Schreibsugriffen der CPU wird derenDatenbus zum RAM durchgeschaltet, bei Korrektursugriffen wirddas gelesene Byte über das Zwischenregister dem RAM wiederzugeführt (bei aktivem END OF ACCESS werden beide Baustufenausgangsseitig deaktiviert, so daß während des Umschaltens dietri state- Verbindung inaktiv ist).Die wesentlichen Abläufe sind in Taktdiagrammen dargestellt(Bild 89 - 91).

Weitere Hinweise:

1. In der gezeigten Anordnung kann die CPU mit gesetztemhöchstwertigen Adressenbit direkt zum Korrekturbereich zugrei-fen. Bei solchen Zugriffen ist die Korrekturhardware unwirk-sam.

2. In manchen Anwendungsfällen ist es ausreichend, nur beson-ders kritische Speicherbereiche mit Fehlerkorrektur zu verse-hen. Das betrifft Programmbereiche (wenn das Befehlslesen derCPU nicht unterbrechbar ist), Stackbereiche usw. Für Datenbe-reiche, deren Inhalt im Fehlerfall leicht wiederhergestelltwerden kann (z. E. durch Nachladen) reicht eine einfacheParitätskontrolle. Ob für bestimmte Speicherbereiche eineFehlerkorrektur vorgesehen ist oder nicht, läßt sich bei-spielsweise durch die CPU- Adresse steuern, die erforderli-chenfalls erweitert wird (s. Abschnitt 2). Bild 92 veran-schaulicht eine solche Speicheraufteilung.

3. In der gezeigten Anordnung wird ein fehlerhaftes Bit mitInformation aus dem selben Speicherschaltkreis korrigiert (bei"soft errors" in 64 kbit- bzw. 256 kbit- Schaltkreisen nachbisherigen Erkenntnissen unkritisch). Das wird vermieden, wenndie Korrekturinformation zyklisch in jeweils andere Speicher-schaltkreise eingetragen und beim Lesen wieder sinngemäßumgeordnet wird. Bild 93 zeigt die notwendigen Schaltmittel.Bei Einsatz mehrerer Speicherschaltkreise pro Bit läßt sich

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die Uniordnung vermeiden, indem Original- und Korrekturbereichevon vornherein verschiedenen Gruppen von RAM- Schaltkreisenzugeordnet werden. Das erfordert aber u. U. eine komplizier-tere Steuerung für die Teilzyklen beim Schreiben und Korrigie-ren.

4. Jede Korrekturschaltung, die gegen "soft errors" wirkensoll, muß durch programmseitige Maßnahmen unterstützt werden,nämlich:- zyklisches Inspizieren des gesamten Speichers, da sich sonst

in Bereichen, zu denen längere Zeit nicht zugegriffen wird,"soft errors" ansammeln können (in der beschriebenen Anord-nung muß dazu der Korrekturbereich von der CPU aus direktzugänglich sein; vgl. Hinweis 1)

- Registrieren der korrigierten Fehler (wenigstens über-schlagsmäßig), um zwischen sporadischen "soft errors" undAnzeichen von Schaltkreis- Ausfällen unterscheiden zu kön-nen.

5. Die Korrekturhardware sollte zu Prüfzwecken abschaltbar undihrerseits prüfbar sein. Dazu hat es sich bewährt (/17/),eine programmseitig steuerbare AntivalenzVerknüpfung in dieParitätsbit- Eingangsleitung des Speichers einzufügen (inBild 88 bereits angedeutet). Bei aktivierter SteuerleitungDIAG PARITY INVERT lassen sich so Paritätsfehler im Speichererzeugen.

9.2. ECC- Anordnung für 8-bit- Mikrorechner

Die Einbußen an Verarbeitungsleistung und nutzbarer Speicher-kapazität sind in manchen Fällen nicht tragbar (das betrifftz. B. den Mikrorechner nach /26/; s. auch Abschnitt 11). Dannist gelegentlich eine "echte" ECC- Anordnung notwendig. Bild94 gibt einen Überblick über eine solche Schaltung. 8 Daten-bits werden mit 4 ECC- Bits ergänzt. Damit können 1-bit-Fehler korrigiert, aber 2-bit- Fehler nicht erkannt werden(vertretbarer Kompromiß für viele Einsatzfälle). Die Bildungdes Fehlerkorrekturcodes ist in Bild 95 gezeigt. Gemäß Bild 96läßt sich dazu ein 512 x 4 bit- PROM (Schottky- TTL) vorteil-haft einsetzen. Wesentlich ist (s. obenstehenden Hinweis 5),die ECC- Bitpositionen des Speichers ihreseits prüfen zu kön-nen. Dazu ist an den 9. Adresseneingang des PROM eine pro-grammseitig schaltbaren Steuerleitung angeschlossen, und dieECC- Bits sind in einem Sondermodus über eine zusätzlicheAuswählSchaltung (s. Bild 94) von der CPU rücklesbar. DerPROM- Inhalt bestimmt sich folgendermaßen:

- bei inaktivem ECC DATA ACCESS müssen die ECC- Bits gemäßBild 95 gebildet werden

-• bei aktivem ECC DATA ACCESS sind die niederen 4 Datenbitsder CPU direkt zu den Speichereingängen durchzusteuern.

Bild 97 zeigt das Korrekturnetzwerk, das den RAM- Ausgängennachgeordnet ist. Für jede der 4 ECC- Bitpositionen ist ein

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Paritätsprüfer so beschaltet, wie dies in Bild 95 angegebenist. Jede Ausgangsbelegung der Paritätsprüfer bezeichnet somitgenau eine fehlerhafte Bitposition. Diese binär codierte An-gabe wird mittels Decoder in eine 1-aus-n- Angabe umgeschlüs-selt. Das durch eine 0 bezeichnete fehlerhafte Bit wird durchdas jeweilige Antivalenzgatter invertiert.Mit ECC EFFECTIVE wird den Steuerschaltungen des Mikrorechnersangezeigt, daß eine Korrektur erfolgt ist (die Hardware korri-giert nur Fehler im Datenbyte; ein Fehler in den ECC- Bitswird lediglich signalisiert).

Eine solche RAM- Anordnung wird vorzugsweise dann eingesetzt,wenn es gilt, Wartezustände zu vermeiden. Deshalb ist einautomatisches Rückschreiben korrigierter Bytes nicht möglich.Stattdessen ist folgende Verfahrensweise vorgesehen:ECC EFFECTIVE veranlaßt, daß der höhere Teil der Speicher-adresse in einem programmseitig lesbaren BACKUP- Registergerettet wird. Weiterhin wird ein NMI ausgelöst. So wird einFehlerbehandlungsprogramm aktiviert, das den geretteten Ab-schnitt der Adresse liest und den betreffenden Speicherbereichmit korrekten Daten lädt; und zwar einfacherweise durch einenBlocktransport (Daten lesen - dabei werden Fehler korrigiert -und wieder zurückschreiben - damit gelangen sie korrekt wiederin den Speicher). Für solche Abläufe muß die NMI- Auslösungprogrammseitig unterdrückbar sein.Der Ausfall eines Speicherschaltkreises äußert sich in ständi -gen Korrekturen. In einem solchen Fall kann eine Fehlerbe-handlungsroutine veranlassen, daß der NMI seitens der ECC-Anzeige ständig verhindert bleibt, so daß die Arbeit trotzdem(mit gewissem Funktionsrisiko) fortgesetzt werden kann. Einesolche Betriebsart sollte aber eindeutig angezeigt werden(LED, Hinweis auf Bildschirm usw.).

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10. Speieheranordnungen mit Videoanschluß

Das Prinzip, einem Speicher zusätzliche Bitpositionen beizu-ordnen, kann auch genutzt werden, um Mikrorechner für graphi-sche Anzeigen auf Raster- Sichtgeräten auszubilden, ohne dazuSpesialschaltkreise (CRT- Controller) einzusetzen.In /12/ ist die Lösung für einen Heimcomputer beschrieben, undin /2l/ ist dargestellt, wie das Prinzip in einer Anordnunggenutzt wird, die gleichzeitig 2 Sichtgeräte betreibt und eineVielzahl von Spezialeffekten (Fensterdarstellungen, Überblen-dungen usw.) ermöglicht.

Bild 98 zeigt eine einfache Ausführung eines solchen Mikro-rechners. Für dessen RAM sind 2 Zugriffsmöglichkeiten vorgese-hen:1. übliche Lese- und Schreibzugriffe der CPU2. Lesezugriffe für die Bilddarstellung, wobei die Adresse von

einem besonderen Adressenaähler geliefert wird und dieDaten su einer Videosteuerschaltung gelangen.

Der RAM wird von einer Zeitteilungsvermittlung in einem festenRhythmus angesteuert und zyklisch zwischen CPU- und Videozu-griffen umgeschaltet. Die CPU wird durch Wartezustände mitdiesem zeitstarren Zugriffsschema synchronisiert (zur Zeittei-lungsvermittlung s. auch /8.15/, /8.16/ und /IQ/). Die Bilder99 und 100 zeigen Taktdiagramm und Schaltungseinzelheiten.Der RAM ist durch ein Zusatzbit erweitert. Bei CPU- Zugriffenkann dies über ein Modusregister geladen werden (Bild 101).Bei Lesezugriffen der CPU wird es nicht berücksichtigt (Vor-kehrungen zum diagnostischen Rücklesen bleiben hier außerBetracht).Bei Videozugriffen kennzeichnet das Zusatzbit, daß der RAM ander betreffenden Position ein Video- Steuerwort enthält, dasin das Steuerregister der Video- Steuerschaltung (Bild 102)übernommen wird.Enthält der RAM kein Video- Steuerwort (Zusatzbit = 0), sowird dessen Inhalt im Verlauf von 2 Zugriffs- Zyklen seriellals Videoinformation zum Sichtgerät übertragen (sofern imSteuerregister erlaubt).Mit dem Video- Steuerwort läßt sich unmittelbar beeinflussen:- das Synchronsignal für das Sichtgerät (SYNC)- das Rücksetzen des Adressensählers (FLYBACK.)- das Erlauben bzw. Verhindern der Darstellung (UNBLANK CRT)- verschiedene Darstellattribute, wie Helligkeit bzw. Farbe.

Das jeweilige Bildraster wird also ausschließlich vom RAM-Inhalt bestimmt!Nach dem Einschalten muß der Mikrorechner die Steuerworteentspechend in den RAM laden. Dazu sind zunächst alle Zusatz-bits zu löschen. Anschließend müssen die Steuerworte für dieBildsynchronisation und das Rücksetzen des Adressensählersgeladen werden (vorheriges Löschen des eigentlichen Bildbe-reichs im RAM ist zu empfehlen).Erst nach dem Laden ist durch Setzen des Modusregisters dieAuswertung der Videozugriffe seitens der Videosteuerschaltun-gen zu erlauben (VIDEO ENABLE).

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Der grundsätzliche Vorteil einer solchen Anordnung besteht imgeringen Aufwand und der freien Programmierbarkeit. Für Ein-satzfälle, die nur eine geringe Auflösung der Bildschirm-Darstellung erfordern (Heimcomputer, manche Prozeß- bzw. Ma-schinensteuerungen), lassen sich so befriedigende Schaltungs-lösungen schaffen.Zu beachten ist, daß auch die Austastlücken den Bildspeicherbelegen. Das kann ein gewisser Nachteil sein, weil die Zu-griffsroutinen darauf Rücksicht nehmen müssen. Der Mehrbedarfan Speicherplatz fällt nicht ins Gewicht, zumal die Lücken mitanderweitiger Information (Programmstücke, Daten, Arbeitsbe-reiche) belegt werden können (Bild 103).Die einfache Anordnung ist nicht geeignet, wenn eine höhereAuflösung der Darstellung gewünscht ist. Der Ausweg besteht inder Erhöhung der Aufrufbreite. Um die Verhältnisse an einemeinfachen Zahlenbeispiel zu verdeutlichen, sei angenommen, daßeine Bildschirmzeile mit 640 Punkten aufzulösen ist, und zwarin 32 Mikrosekunden. Für einen Bildpunkt stehen dann 50 ns zurVerfügung, für 8 Bildpunkte also 400 ns. Das ist auch dieGrößenordnung der Zykluszeit kostengünstiger DRAMs. Beigleichberechtigten CPU- und Videozugriffen sind also für reineSchwarz- Weiß- Darstellungen 16 Bit parallel zu lesen (alsHinweis für die Praxis: die Anordnung sollte von vornhereinfür eine 16-bit- CPU ausgelegt werden). Für die Darstellungvon Grauwerten baw. Farben sind dann weitere parallele Spei-cher vorzusehen. Es ist aber grundsätzlich nur l Zusatzspei-cher notwendig lHinweis: Der Vorteil der Lösung besteht in ihrer schaltungs-technischen Einfachheit. Es sollte nicht versucht werden, dieNachteile durch weitere Schaltungsmaßnahmen zu beseitigen; fürhöhere Anforderungen ist die Nutzung von Videocontroller-Schaltkreisen sicherlich der bessere Ausweg.

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11. Vermeidung,von Wartezustärtden, in

Wenn das potentielle Leistungsvermögen einer Mikroprozessor -CPU voll ausgenutzt werden soll, dürfen die Speicherzugriffenicht durch Wartezustände verlängert werden. In einfachenMikrorechnern ist dieses Ziel durch Einsatz ausreichendschneller Speicherschaltkreise zu erreichen. Hingegen sind beiumfangreicheren Systemen Wartezustände in 2 Fällen kaum ver-meidbar:

1. Die Speicheranordnung ist mit DRAM- Schaltkreisen großerSpeicherkapazität aufgebaut, die eine sequentielle Ansteuerungerfordern (Zuführung der Adresse in 2 Abschnitten), und dieZeitbedingungen gestatten es nicht, den gesamten Zugriff inder Zeit der aktiven CPU- Speicheranforderung (MEMORY REQUEST)zu beenden.

2. Es sind verschiedene unabhängige Zugriffe zu der Speicher-anordnung vorgesehen (vom Systembus, von einem autonomen Re-fresh- Adressenzähler usw.). Ein typisches Beispiel für einensolchen Mikrorechner ist in /!?/ beschrieben (vgl. auch /8.ll/- /8.14/). In einer solchen Anordnung kann nicht garantiertwerden, daß jede CPU- Anforderung unverzüglich ausgeführtwird.Es ist deshalb notwendig, auf die Anforderung hin sofort denWartezustand einzuschalten (Aktivierung des WAIT- Eingangesder CPU). Dieser darf erst dann wieder inaktiv werden, wenneindeutig feststeht, daß der Zugriff im Rahmen des Zeitschemasder CPU zu Ende geführt werden kann (im einfachsten undsichersten Fall also erst nach Vermittlung und Ausführung desSpeicherzugriffs, wie in /8.13/ erläutert).

Für die Entscheidung über sofortiges Ausführen oder zeitwei-liges Zurückstellen des Zugriffs wird eine gewisse Zeit benö-tigt. Die meisten CPU- Typen erwarten diese Entscheidung(durch Abfrage des mit WAIT, READY o. ä. bezeichneten Eingan-ges) bereits kurz nach Stellen der Speicheranforderung. Ineinem solchen Zeitintervall können die Vermittlungsschaltungennicht über die Vergabe des nächsten Speicherayklus entschei-den, so daß die besagte Leitung prophylaktisch erregt werdenmuß. Dadurch wird pro Zugriff wenigstens ein Taktzyklus mehrbenötigt (Verlangsamung um etwa 20 - 30%). Somit ist diepotentielle Geschwindigkeit gerade moderner schneller CPUsnicht voll ausnutzbar. Darauf wird in /?/ hingewiesen, und eswird ein neuer CPU- Typ vorgestellt, bei dem die entsprechendeAbfrage zeitlich verschoben ist. So verbleibt für die Ent-scheidung ein nennenswertes Zeitintervall, wodurch ein Wartenin der Regel vermieden werden kann.Um mit herkömmlichen CPU- Typen ähnliche Effekte zu erreichen,kann die Mikrorechneranordnung nach Prinzipien gestaltet wer-den, wie sie in /26/ beschrieben sind.

Bild 104 zeigt das Blockschaltbild einer solchen Anordnung,die in der konkreten Ausführung als Modernisierung der Lösunggemäß /17/ angesehen werden kann. Die gewünschte Wirkung wird

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hier durch 2 Maßnahmen erreicht:

1. Die Adressen- und Datenwege von der CPU zum betreffendenSpeicher (hier: RAM) werden so kurz wie möglich gehalten, d.h. der niedere Teil der CPU- Adresse, der sofort su Beginn desZugriffs benötigt wird, gelangt unmittelbar von den CPU- Da-tenleitungen über eine einzige Auswahlschaltung zu den Spei-cherschaltkreisen; gelesene Daten werden über ein besonderesAusgangsregister unter Umgehung von Pufferstufen unmittelbarauf den Datenbus der CPU geschaltet.

2. Die Vermittlungs- und AblaufSteuerschaltungen für den RAMsind so erweitert, daß gewissermaßen vorbeugend Anforderungenfür CPU- Zugriffe gestellt werden, sobald die CPU eine neueAdressenbelegung liefert. Liegen keine Anforderungen höhererPriorität vor, so wird ein solcher Zugriff vermittelt, und dieWarteleitung wird sofort wieder zurückgesetzt, noch bevor dieCPU deren Belegung abfragt. Hat die CPU tatsächlich einen RAM-Zugriff angefordert, so wird ein Gültigkeitsflipflop gesetztund der Zugriff wirklich ausgeführt, also die Datenbusbelegungder CPU in den RAM geschrieben bzw. die gelesene Informationauf den Datenbus der CPU geschaltet. Andernfalls wird dervorbeugend gestartete RAM- Zugriff als Lesezugriff zu Endegeführt, die gelesenen Daten werden aber nicht weiterverwen-det.Sind Zugriffe höherer Priorität (Systembus- bzw. Refreshzu-griffe) anhängig, so werden zunächst diese vermittelt, und dieCPU wird im Wartezustand gehalten. Die CPU- Anforderung unter-liegt dann ebenfalls der üblichen Vermittlung (wie in /!?/; s.auch /8.12/>.

Die Bilder 105 - 113 zeigen die wesentlichen Schaltungsde-tails. Besonderheiten werden im folgenden erläutert:

1. Eine Anforderung für vorbeugende Speicherzugriffe (LOOK.A-HEAD REQUEST) wird immer dann gestellt, wenn die CPU keineAnforderungsleitung aktiviert hat (weder Speicher- noch E-A-Anforderungen). Das zeigt an, daß die CPU im nächsten Taktzyk-lus eine neue Adresse liefern wird (Bild 105). Die Anforderungwird verhindert, wenn bereits ein Slave- Zugriff über denSystembus eingeleitet wurde (SLAVE ACCESS). Weiterhin ist esmöglich, die vorbeugenden RAM- Zugriffe mittels einer pro-grammseitig stellbaren Erlaubnisleitung (ENABLE LOOKAHEAD)zuzulassen oder grundsätzlich zu verhindern (für diagnosti-sche Zwecke und Leistungsvergleiche von Vorteil).

2. In den Anforderungschaltungen hat die LOOKAHEAD- Anforde-rung die niedrigste Priorität. Jede Anforderung wird in dasAnforderungsregister aufgenommen. Ein Prioritätsnetzwerk be-wirkt, daß jeweils nur ein Flipflop des Zyklusregisters einge-schaltet wird. Wurde ein Zyklus vermittelt (CYCLE RUNNING),so wird das Anforderungsregister für die Dauer des Zykluszurückgesetzt (Bild 106).

3. Die AblaufSteuerschaltung liefert mittels eines Schiebere-gisters zeitversetste Impulse (Bild 107). Daraus werden die

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Ansteuersignale für den RAM abgeleitet (Bild 108), und zwarnach einem von 2 Zeitschemata:Bei LOOKAHEAD- Zugriffen wird die RAS - SWITCH ADRS - CAS-Impulsfolge für den RAM früher gestartet, und der Zyklus wirdeher beendet. Das ist durch die beschriebene Minimierung derkritischen Signalwege zwischen CPU und RAM möglich.Hingegen muß bei Zyklen, die auf übliche Weise vermitteltwurden, mehr Zeit eingeräumt werden, damit die Adressen- undDatenwege entsprechend umgesteuert werden können.Bild 112 zeigt den zeitlichen Ablauf eines LOOKAHEAD- Zu-griffs, Bild 113 den eines "üblichen" Zugriffs.Aus Bild 108 ist weiterhin ersichtlich, daß bei einem ungülti-gen LOOKAHEAD- Zugriff (LOOKAHEAD VALID inaktiv) wederSchreibimpulse für den RAM noch Ladeimpulse für dessen Aus-gangsregister abgegeben werden.

4. Bild 109 zeigt, daß das Warteflipflop sofort zu Beginn derSpeicheranforderung (MREQ) aktiviert wird. Ist es aktiv, soveranlaßt die Vorderflanke des folgenden CPU- Taktes das Ein-schalten des Gültigkeitsflipflops (LOOKAHEAD VALID), sofernder LOOKAHEAD- Zyklus zwischenzeitlich gestartet wurde. Da-raufhin wird das Warteflipflop sofort wieder gelöscht . DieCPU findet dann zum Auswertezeitpunkt (fallende Flanke desbesagten Taktes) keine Wartebedingung mehr vor.Wurde die CPU- Anforderung auf übliche Weise vermittelt (LOCALCYCLE), so wird das Warteflipflop ausgeschaltet, wenn derZyklus soweit fortgeschritten ist, daß er in der Zeit vomErkennen des gelöschten Warteaustandes bis zum Abschalten derSpeicheranforderung (d. h. bis die CPU MREQ deaktiviert) si-cher beendet werden kann (im Gegensatz zu /17/ wird also nichtauf das vollständige Ende des Zugriffs gewartet).

5. Der niedere Teil der CPU- Adresse ist ständig zum RAMdurchgeschaltet, sofern nicht die Adressenumschaltung (SWITCHADRS) oder ein anderer Zyklus außer LOOKAHEAD aktiv ist. Indiesen anderen Zyklen wird auch der niedere Adressenteil übereine vorgeordnete Auswahlschaltung eingespeist (Bild 110).

50

12. Literatyr.Yer.aeichois

/!/ Boulaye, G. G.: Microprogramming. Carl Hanser VerlagMünchen; MacMillan London 1975.

/2/ Brennenstuhl, H.: 16-Bit-Mikroprozessorsystem U 8000.Verlag Technik, Berlin 1987.

/3/ Grafik, W.: Aufbau und Arbeitsweise von 16-Bit-Mikroprozessoren. Verlag Technik, Berlin 1987(Reihe Automatisierungstechnik, Band 226).

/4/ Grass, W.: Steuerwerke. Entwurf von Schaltwerken mitFestwertspeichern. Springer- Verlag, Berlin HeidelbergNew York 1978.

/5/ Hedtke, R.: Mikroprozessorsysteme. Zuverlässigkeit,Testverfahren, Fehlertoleranz. Springer- Verlag,Berlin Heidelberg New York Tokyo 1984.

/6/ Kieser, H.; Meder, M.: Mikroprozessortechnik. VerlagTechnik, Berlin 1986.

/?/ Mathon, J. C.: 32-bit-Mikroprozessor der 2. Generation.Elektronik, 29. 11. 85, S. 71 - 81.

/8/ Matthes, W.: Multimikrorechnersysteme. Beitragsfolgein radio fernsehen elektronik von Heft 4/1984 (33) bisHeft 12/1985 (34). Darauf wird in der Form /8.n/ Bezuggenommen (n ist die Nummer der Folge). Die einzelnenFolgen sind nachstehend angegeben:

1 - 4/84, 231 - 234 11 - 3/85, 163 - 1662 - 5/84, 299 - 302 12 - 4/85, 231 - 2343 - 6/84, 367 - 370 13 - 5/85, 299 - 3024 - 7/84, 435 - 438 14 - 6/85, 367 - 3705 - 8/84, 503 - 506 15 - 7/85, 435 - 4386 - 9/84, 571 - 574 16 - 8/85, 503 - 5067 - 10/84, 639 - 642 17 - 9/85, 571 - 5748 - 11/84, 707 - 710 18 - 10/85, 639 - 6429 - 12/84, 773 - 776 19 - 11/85, 707 - 71010 - 2/85, 95 - 98 20 - 12/85, 767 - 768.

/9/ Marschner, R.: Bedien- und Serviceprozessor EC7069.M.Rechentechnik und Datenverarbeitung, Heft 8, 1984,S. 88 - 93.

/10/ Strauss, E.: Inside the 80286. Prentice- Hall, NewYork 1986.

/ll/ Wendt, S.: Entwurf komplexer Schaltwerke. Springer-Verlag Berlin Heidelberg New York 1974.

/12/ WP 151 237. Einrichtung zur Informationsdarstellungauf Fernsehgeräten.

51

/13/ WP 154 244. Speicheranordnung mit Fehlererkennungs-und Diagnoseeigenschaften, vorzugsweise für Mikro-rechner.

/14/ WP 155 458. Adapteranordnung zum Anschluß an einStandard- Interface.

/15/ WP 156 743. Bussystem zur Verbindung von logischenFunktionsmoduln.

/16/ WP 157 482. Anordnung zur Darstellung von Informationauf Fernsehsichtgeräten.

/17/ WP 159 916. Mikrorechneranordnung, vorzugsweise fürden Einsatz in Multimikrorechnersystemen.

/18/ WP 233 435. Speicheranordnung mit Eingabe-/Ausgabe~anschluß, vorzugsweise zum Einsatz in Multimikro-rechnersystemen .

/19/ WP 234 955. Speieheranordnung, vorzugsweise zumEinsatz in Mikrorechneranordnungen.

/20/ WP 244 431. Refreshanordnung für dynamische RAMs inMikrorechnern.

/2l/ WP 246 855. Ansteuerschaltung für Fernsehsichtgeräte.

/22/ WP 246 857. Speicheranordnung mit Fehlerkorrektur,vorzugsweise für Mikrorechner.

/23/ WP 246 858. Mikrorechneranordnung mit erweitertenSteuerwirkungen.

/24/ WP 246 859. Mikrorechneranordnung für interruptge-steuerte Datenübertragung.

/25/ WP 246 860. Mikrorechneranordnung mit programmge-steuertem Interfaceanschluß.

/26/ WP 254 077. Mikrorechneranordnung zum Einsatz inMultimikrorechnersystemen.

/27/ WP 258 300. Elektronische binäre Steuereinrichtung,vorzugsweise zum Einsatz in Mikrorechnersystemen.

52

- Für Notizen -

53

(Absichtlich frei gelassen: Deckblatt bei abgetrenntem Bild-teil. )

54

Zusatzschaltungen für Mikroprozessoren

- Bildteil -

55

56

: 64Struktur einer elementaren Mikrorechneranordnung mit Ergän-zungsschaltungen

BiM_£: 65Prinzip der Ableitung von Sonderwirkungen durch Adressendeco-dierung

Bild 3: 66Anschluß eines Mikrorechners an ein universelles Bussystem(für Master Zugriffe)

Bild_4.: 67Anschluß eines externen Interfaces für den Datenaustausch mitder CPU

Bild_5_: 68Details der Ablaufsteuerung nach Bild 4

Bild_6_: 69Details der Ablaufsteuerung nach Bild 4 (Erkennen und Signali-sieren von Sonderbedingungen)

Bild 7: 70Adressenbelegung für den direkten Datenaustausch zwischenexternem Interface und Speicher

BÜd_8: 71Anschluß eines externen Interfaces für den direkten Datenaus-tausch mit dem Speicher

Bild_&: 72Einzelheiten zu Bild 8 (Pufferstufe, Interface- Koppelstufe)

Bild_10: 73Einzelheiten zu Bild 8 (Speicher- Ausgangsregister, Interface-Schreibregister)

Bild_ll: 74Anordnung zur Codewandlung

: 75Beschaltung eines ROM zur Codewandlung

Bild 13: 76Anordnung für schnelle direkte Zugriffe und (wahlweise) Code-wandlung

Bild 14: 77Anordnung für Suchoperationen mit zusätzlichem Register fürdie Suchbedingung

: 78Anordnung für universelle Verknüpfungsoperationen außerhalbder CPU

57

Bild_16: 79Einzelheiten zu Bild 15

Bild_17: 30Beispiel für eine Adressenaufteilung ohne Erweiterung

Bild_18: 81Adressenerweiterung mittels vollständiger Segmentierung

Bild_19: 82Anordnung zur Adressenerweiterung (vollständige Segmentierung)

Bild_2_0: 83Einzelheiten des Segmentadressenspeichers

Bild_21: 84Adressenerweiterung bei teilweiser Segmentierung

Bild_22: 85Anordnung zur Adressenerweiterung mit kombiniert genutztem RAMbei teilweiser Segmentierung

Eild_2Ji: 86Einzelheiten zu Bild 22 ( Adressenauswahlschaltung, RAM)

Bild_2_4: 87Prinzip einer einfachen Adressenerweiterung für Bitzugriffe

Bild_25: 88Anordnung für bitorientierte Zugriffe mit einer Adresse gemäßBild 24

Bild 26: 89Beispiel einer Adressenstruktur, die Zugriffe mit "echten"Bitadressen ermöglicht

Bild_27: 90Blockschaltbild einer Spei eher anordnung für die Adressierunggemäß Bild 26

Bild_28_: 91Schaltungseinzelheiten zu Bild 27

Bild_2_9: 92Schema des Zeitablaufs für einen Speicherzugriff

93Prinzipielle Struktur eines Gatternetzwerkes für die kombina-torischen Verknüpfungen

Bild_31: 94Mikrorechneranordnung für die interruptgesteuerte Datenüber-tragung

58

Bild_3_2_: 95Beispiel einer Befehlsfolge für die Übertragung eines Daten-bytes vom Interface in den RAM

Bild_3_3: 96Die Adressenstruktur, die dem Beispiel zugrunde liegt

Bild_3_4: 97Befehlsfolge für die Datenübertragung (wie Bild 32); die zu-sätzlichen Schaltungsmaßnahmen sind wirksam

Bild_3_5_: 98Beispiel für einen verallgemeinerten Einsatzfall (3 Sonderbe-dingungen werden von Schaltmitteln erkannt)

Bild, 36: 99Elementare Mikrorechneranordnung mit externen Interfaces

fiiid-SZ: 100Mikrorechneranordnung mit erweiterten Interfaceanschlüssen

Bild_3_S: 101Erlaubnissteuerung durch Ausgabebefehl

BiM_22: 102Beispiel einer Adressenstruktur, die zur Erlaubnissteuerunggeeignet ist

Bild 40: 103Steuerschaltung für die Interfacezugriffe des Mikrorechners

BjJLd_4.1: 104Ablauf einer Ausgabe

105Ablauf einer Eingabe

Sild. 45: 106Einzelheiten der Speicheranordnung des Mikrorechners

107Prinzipielle Struktur eines Steuerautomaten zur Beobachtungdes Befehlsstromes

Sild_4.5: 108Zustandsdiagramm eines Steuerautomaten {Beispiel für Z 80)

Sild._4£: 109Blockschaltbild eines erweiterten Mikrorechners

110Überblick über die Spei eher anordnung

Bild_48: 111Speicherbelegung im CONTROL MODE

59

fiild_49: 112Ablauf eines Schreibbefehls im CONTROL MODE

Bild_50: 113Struktur einer Mikrorechner anordnung, in der die Möglichkeitendes CONTROL MODE weitgehend genutzt sind

Bild_51: 114Adressenstruktur zu Bild 50

Bild_52: 115Belegung eines Steuerwortes

Büd_5_3: 116Decodierung der Speicheradressen

Bild_54: 117Einzelheiten der Speicheranordnung

Bild_55: 118Einfache Ausführung der CONTROL MODE- Steuerung

Bild_56: 119Erweiterte CONTROL MODE- Steuerung (Befehle mit 2 Ml- Zyklendürfen Sonderwirkungen ausüben)

Bild_57: 120Steuerregister und Decodierung des Funktionscodefeldes

Bild_58: 121Zeitablauf eines Zyklus sowie Erzeugung der Steuerimpulse

Bild_59: 122Ablaufsteuerung, die Wartezustände einfügt

123Zeitablauf zu Bild 59

Bild_61: 124Ansteuerung auswärtsführender Interfaceleitungen

Bild_62: 125Befehl mit Steuerworten zu Bild 61

Eild_6_3: 126Prinzip der NOP- Auf Schaltung

B_ild_64: 127NOP- Aufschaltung durch Modifikation des Adressendecoders

Eild_65: 128NOP- Aufschaltung durch gesonderte Buskoppelstuf 3

Bild_66: 129Ausgabe von Registerbelegungen der CPU auf Interfaceleitungen

60

130Modifikation des Schreibimpulsdecoders von Bild 53

B_ild_68: 131Eingaben von Interfacebelegungen in Register der CPU

Bild_69: 132Zuordnung von Befehlsbytes und Steuerwarten für Bild 68

Bilä_70: 133Transporte von Speicherinhalten zwischen Speicher und Inter-face

71: 134Zuordnung der Speicherbereiche

Bild_72: 135Einzelheiten der Speicheradressierung

Bild_73: 136Steuerschaltung für die Datenübertragung

Bild._7_4: 137Modifikation der Anordnung gemäß Bild 50 für die beschleunigteDatenübertragung

B_ild_75: 138Programmverzweigung mit direktem Abfragen von Interfaceleitun-gen

Bild_76: 139Befehls- und Steuerwortformat zu Bild 75

Bild_77: 140Belegung eines Steuerwortes von einem Byte Breite

BilcL_78: 141Speicheranordnung mit Zusatzspeicher für Inhaltskontrolle undAdressenvergleich

Bild_79: 142Belegung des Steuerregisters

Bild_80: 143Einzelheiten der Speicheransteuerung

Bild_81: 144Einzelheiten der Vergleichsstop- Signalisierung

Bild_82: 145Rücklesbare Ausgaberegister (Prinzipschaltung)

Bild__83: 146Spei eher anordnung mit Fehlerkorrektur auf Grundlage doppelterSpeicherung und Paritätskontrolle

61

Bild_84: 147Zustandsdiagramme der Steuerschaltungen

Bild 85: 148Ablaufsteuerung

Bild_86: 149Ende- und Fehlerf lipf lops

Bild_87: 150Korrektursteuerung

Bild_88: 151Beschaltung der RAM- Dateneingänge

Bild_89: 152Schreibablauf

Bild_90: 153Leseablauf mit Fehlerkorrektur

Biid_91: 154Leseablauf bei Doppelfehler

: 155Speicherauf teilung für bereichsweise Fehlerkorrektur

Biid_93: 156Schaltmittel zum Umordnen der Datenbits, so daß Original- undKorrekturbits jeweils in anderen Speicherschaltkreisen unter-gebracht werden

Bild_94: 157Speicheranordnung mit ECC für 8-bit- Mikrorechner

Bilcl_95: 158Bildung des fehlerkorrigierenden Codes

Bild_96: 159Beschaltung der RAM- Dateneingänge

Bild_97: 160Korrekturnetzwerk, das den RAM- Ausgängen nachgeordnet ist

Bild_98: 161Mikrorechneranordnung mit Videoanschluß

Bild_99: 162Taktdiagramm der Speicheransteuerung

Eild_10_0,: 163Einzelheiten der Steuerschaltungen

Bild_101: 164Belegung des Modusregisters und besondere RAM- Belegungen

62

Bild.- 1 02: 165Einzelheiten der Video- Steuerschaltungen

Bi.ld_103: 166Besonderheiten der RAM- Belegung

Bild_104: 167Blockschaltbild eines Mikrorechners, der für Multimikrorech-nersysteme vorgesehen ist und weitgehend ohne Wartezuständearbeitet

Bild_105: 168Erzeugung der CPU- Anforderungen

169Überblick über die Vermittlungsschaltung

Bild_107: 170Überblick über die Ablauf steuerschaltung

Bild_108: 171Einzelheiten der RAM- Ansteuerung

Bild_109: 172Einzelheiten der Warte- und Gültigkeitsflipflops

173Adressenweg zum RAM

Bild_m: 174Datenwege des RAM

112.: 175Ablauf eines LOOKAHEAD- Zugriffs

BjJ,d_ii3: 176Ablauf eines "normalen" CPU- Zugriffs

63

CPUADRS

DAT

CTL

11 1

ROM 1 ! RAM

HL-J L. Speicher

i iI___n

| Ergänzungs-il schal- |1 tungen |

i ! i i i

11 Standard-lE-A-1 Schalt-1 kreise

1

E-A-Anschl

i

1 11 Ergänzungs-lJ Schaltungen 1

1 11 11 1

üsse

II- 1 externeInterfaces

Bild 1

Adrtssenerwtittrung niederer Adressenteil

DECSpeicherzugriff

Sonderwirkung 1 (z.B. Buszugriff)

Sonderwirkung 2 (z.B. E^A-Zugriffl

Sonderwirkung 3 (z.B. Suchoperation)

Bild 2

Do t CMAd r esse h

Buss^sterw

CPUAORS

DAT

CTL

B i l d 3

ADRS l

^n,—~J

DATA

CTL

t s c w -

l ____ l

DEC

Master-AnfordeschaUuvtQ

BUSREQ

MEMORY RQ. T

(&RANJTED)^^^B • • •

BUS

SEQ

i\r

s

3<x>

S_o3O

.3!oso

1.u3

v/l

00

Ablaui-

SchalHmg

beendet

NMI

WAIT

CPUADRS

DAT

CTL

PCRIO

zur Abfrage derNMI-Ursache

AusschaltenHalteflipflops

ADRS

DAT

CTL

r 1Adressen- ierwei-terung

l

DECSpeicherzugriff

E-A-Zugriff

WR ENABLE

Ablaufsteuerung

SEQ

RD ENABLE

Steuerleitungen

externesInterface

Information auswärts.

Information einwärts

Parittsfehler

Bild 4

RD

E/A-Zugriff

RFSHMREOl

CPU-ToUt

Rucksetzen

STROBE

I n t e r f a c e )

B i l d 5

WR E N A B L E

RD

TE

R

TE

U/AIT-AusscIiaU.

s-1"1TE

LiumInter-facc)

Scha l t fo lqeMREQSTROBE

WAITAusschall-FF

Quittung

68

Interfaceleitungen

Paritätsfehler

programmseitigesAusschalten(z.B.von RIO)

Erkennung

"Abbruch"

NMI

Abbruch

HalteflipflopsNMI-Ursache

PC

Bild 6

69

INTERFACE

ACCESS

OMA

MODEweitere Steuerbits

1 1Speicheradresse

Bild 7

CPU ADRS (erweitert)AOftS o oo

DATDAT

DI

ADR

RAM DO

Lesen &/DMA

Schreibena DMA

RG

RG

Lesen«DMA

o oo

Schreiben

&/DMA

INTERFACE(Informationsleilungen)

Bild 8

1) DAT <

RDDIRCE

— -

DAT

Ahlrnnnnln rlur TP1

INTERFACE ACCESS

DMA MODE

(RAM/INTERFACE)

DMA-Zugriffen

INTERFACE

CE

>

DAT (RAM-seitiq)

INTERFACE ACCESS

DMA MODE

RDM2

t

Aufschalten beiINTERFACE ACCESS*(RD«/DMAv/RD&DMA)

(/RD = schreiben!)

Bild 9

72

RAM RG

DODAT

LOAD PULSE

RD

RAM ACCESS

INTERFACE ACCESSDMA

CLKCE

/Aufschalten bei^ RD * {RAM ACCESS v

INTERFACE ACCESS & DMA)

Hinweis: LOAD PULSE wird amEnde jedes Lesezugriffsaktiv.

DAT

LOAD PULSE

INTERFACE ACCESS

CLK

RG

INTERFACE

.. gültige INTERFACE - Bele-gung beiINTERFACE ACCESSÄtRD&DMA v/RD«/DMA)

DMA MODE"BÖ H2

Bild 10

73

Schreiben

CPU

Struktur der Adresse

CONVERSION niederer Adressenteil

codiert ist z.B.:- keine Wandlung-EBCDIC zu ASCII-ASCII zu EBCDIC

Lesen

zu Speicherbzw. E-A

Bild 11

zu wandelndeDaten/

/

A o1234

56789

ROM00

1234567

gewandelteDaten

erweiterteAdresse; Bit-positionen zurSteuerung desWandeins

Bild 12

75

CPU DATA

CONVERT

RD

DB

CE

Aufschaltenbei Wandeln

CE

WAIT-Steuer-ung

Aufschalten bei"Nichtwandeln"

Aufschalten beiSchreiben &Wandeln

WAIT zur CPU

Struktur der Adresse

CONVERT^ Art der Wandlungl nitdtrtr AdrtsstnteH

Bild 13

CPUADRS

DAT

l Erwei--»J terung

i il l

DB

DO

DI

I RAM-Adresse

ADRS

DI RAM

RG

Suchbedingung

RG

.Such-kriterium

SCAN

SEL

Suchnetzwerk

Struktur der Adresse

JSCANl . lV

Auswahl Suchkrittrkim

RAM-Adrtssc

Bild 14

CPU ADRS

DAT

l 1l Erwei- lt«rung ^

I l

DB

DI

SPECIAL MODElDI

ADRS

RAMDO

Ist ARG LOAD PULSE

2nd ARG LOAD PULSE

s. Bild 16

FUNCTION SEL LOAD PULSE

RG

RG

1. Argument

2. Argument

RG

f<

SEL

Verknüpfungsnetzwerk

- Funktions-auswahl

Bild 15

Struktur der AdresseFUNCTION RAM-Adresse

DECREAD RESULTLOAD Ist ARGLOAD 2nd ARGLOAD FUNCTION SEL

RD

LOAD PULSE

RAM ACCESSWRITE PULSE

Ist ARG LOAD PULSE

2nd ARG LOAD PULSE

FUNCTION SEL LOAD PULSE

RAM WE

sperren bei SPECIAL MODE& WR/

CE für Pufferstufe

Bild 16

Adresse für Speicherzugriffe

15 14 12

0 Reserve , Adresse für s k Bytes (4 k ROM, 4 K RAM)

maximal 32 k Bytes adressierbar

Adresse für Sonderfunktionen

15 14 12 11

1Funktions-code RAM-Adresse (4k)

0

Beispiel für Adressendecodierung

ADRS 15-12 121314

15

* __

121314

15

•

ADR

&E

DEC

ADR

&E

DEC

ROM ACCESS

j

Sonderfunki

— TTI RAM AfTF^*LJ

Hon 1[ 2

345678

*: Sonderfunktion 5 verlangtRAM-Zugriff

Bild 17

CPU-Adresse

12 77 0Segment-auswaht niederer Teil

Erweiterte Adresse (24 bit)

77

Oo Erweiterung aus SEG RAM CPU-Adresse

Bild 18

/RESET

ooro

CPUu880

ADR

DAT

CPU ADRS

16

SEGMENTATlOhENABLE

WR

RD

15-42

IOROI

ADR

DI

WEOWE1SE

SEGRAM

s. Bild20

DEC

, EXTENOEÜ ADRS

DAT

ÜJCE

SELzJ.3xn LS«a

&

&

—^K

&

i

RücklesenSEGRAM

Bild 19

00UJ

CPU ADRS 12

DATA

WE 0

131415

01234S67

0123

WE 1

SEGMENTATION ENABLE

A 0

123

DI 01234567

DI 89

1011

WEOWE1

RAM

3X7489

DO123456789

1011

TlH ItXI MUJt

0

1

2

3

4

5

6

7

8

9

10

11

&

&

&

&

&

&-™

&

&

&

&

&

&

LA l tNUtu12 ADRS 23-12

13

14

15

16

17

18

19

20

21

22

23

Bild 20

CD-F-

Erweiterte Adresse

2?

Adresse für ROM-Zugriffe

45 W -13

0 0 ROM-

Adresse für Zugriffe zum SEGMENT RAM

<f5 4± 13

Byteadresse im S£6MEVT R4M

Adresse für seqmentierte Zugri f fe

kdr, niederer Adresserrfceil

CP6/- Adresse

£>a w s 5£"GMEN/r R A H

Bild 21

CPU

00LTI

DAT

CPU ADRS EXTENDED ADRS

DATA

ADR ROM

SEL ADRRAM

SEL

28

M 6

Bild 22

O=>Ch

CPU ADKS o

DATA .'8

KAM V RITE PULSE

<fZ3V56

78S

A' -tu 1

42-13H

15

4 04

23¥

5

6

7

89

8 0423456

*8S

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ADR

DT

U/E

RAM

4k* 8

RAM

-/A *0

Bild 23

5f ö *AW 7- 0'a

SB G RAM 4S-8

8

assajpoa^Xg 3-LÄ8Nl If8

9593JV

119 00

ADRS ig-o

OOOo

U/RITE DATA 0A2.3ij.

567

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Bild

RAM

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i 1initlHtH

25

0/J2.3tt56

^

0

^2345*67

0

fs c o u

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2 ^_.. -3 "ty QT •*(^

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o) Bytezugriff

19 16 15

0 ßyireadresse

oo

blBii-zuqriff3 2 o

A/

ßyteajresse BIT 1^Bvre

volts^ndioe ß/lacfre^e f^2 *Wßir Access

B i l d 26

4DRS 43,2-0

RD

t

CPUDATA 9 -0

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L

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o RAM INPUT"?-0'ie3t56

7

Vceopen J,coUec-for

* ,-, "D f£ *

C 1^1

*^ C »

UBild 28

Speicherzyklus

A

B

cRAM-Schreibimpuls

RAM-Dafrenreg ister X

Datenleitungen RAM- Dotenre^s^er X B't o QUS ALU(beim Lesen)

Bild 29

Kl

k"l

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T*-1CQ

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14

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xr

96

4 BIA?

4 BXX10 m l Abholen Datenbyte7 LD (HL), A iSpeiohern in RAM6 IHC HL jAdresae erhöhen

4 BZX4 KCAP4 K

RSTI

57 Zyklen

Bild 34

vOOO

Oecod'erung der

Anforderung ^ -6

g.fgcuTED (a. g, Vefchlsleren v-

Bild 35

Bedingung

T

T

r

p/o;

u« p/o;

CPU

CPU ADRS

'8«-

DATA,

R O M RAHP/0 4

A l g

PIO 2

A | 6

Interface auswärts

Interface elnwäris

'S '8 '8

Bild 36

CPU ADRS

8 MDATA ^

oo

ROM

Interface ousivcrfts

RAM

Inierfctce

M a i 6

(B.'lder

LOAD OUTPUT/VPUT

E N A B U HlLO

B i l d 37

CD

(-o.

-Q

ÜJ

t/iUl8

m

etttjMr

CD

Cu

a.

101

AdressenSt

SPECIAL ACCESS

CONTROLX .. .

cn seir/gC P / 0 o.

Speicheradresse

SPE-C/AL

Zulässige Befehle

Ausgabe

LD (BO.A

LD (DE)yA

LD (HL^A

Eingabe

LD BC / mn

LD DE/mn

LD HL /mn

Bild 39

1

h4rÜJ

fß*4r SPEC /A L ACCESS £U1v£

h:t2UL

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C!ii^h•s3tcc<c-b

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103

ADRS X BefehL ~~X REFRESH X ^ HL> X Fotgeb«f

: LD

X

»• ^

Übernahme InterfaceregisterACCESS ^

DI5-ABLE

Bi ld

ADR5 Befehl X R E F R E S H X < Befehl **Q (m ) "X< BgfeKU 2 > ( M)

OPCODE'. LD HL ; n/n

X . X

. Inier-face-Reg ister

ounR D

ACCE5S».

DISABLE-

-i i-

BLE LO

Bild 42

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^-

ADRS

Spei ehe r zu griff

Lesen Opercrtionscocte

Befehlssoeicher

Befehls-adresse

f3

Op«rationaoode

. Op«rand«nbyt«

2. Optrand«nbyt«

Steuerspeicher

1. 3t«u«nrort

2. 3t»u«rwort

3. St«u«rwort

Bild 48

OperotionscoJe 7.8. LD (HL)/A

Steueru/ort

Dotenbus

-(S

X 8efe h Is^ugri-ff X^ Operöhden^ugri-ff

XT Steueru/ort

^ —

N-l . Schreiben.

Bei e^tsausf Ükrung

X.>c

Bild

3/10H

8.

3/AOH

«*-»<-J.DO

±00

* *•

I

OS P1!Q

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«•

T.öS)

lJf]

0

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\lCINOD

VJ.YQ

viva

OdD

45 4H 43

SELl

ROM!R A M ; Speicherodresse Bytes)

0 0 - Direkt»ugriff 3p«ich«r A

0 l - OOVTROL MODI - Zugriff (A + B + C parall«!)

1 0 - Dlr«ktBUgrlff 3p«ich«r B

l l - Dlr«ktzugrlff 3p«loh«r C

Adr««««nblt 13-0: ROM- Zugrtff« li RAM- Zugriff

Bild 51

aus Speicher C aus Speicher B

Fuwcnow CONJrROL/SELECT E M i r

Funktionen

- HO OP- HUT OUTPUT

- RBGIST3R OUTPUT

- R3GI3TBR INHJT

- MOYE MEMORY TO INTERFACE

- MOYB INTERFACE TO MEMORY

- JUMP -»ACCORDING TO BXTBRNAL CONDITION

- 3KCP-)

- 8 Reserve- Funktionen

Bild 52

<x

coCL

Ua

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XY

-

116

DATA ,8

ADRS .

CE ROH ACE

ROM BCE aU/P B

u/p c

ADR

DI

CgRAM

PI

CEROf

CERAHU/P

M E M

8

C

Ä O

E

DEC

B i l d 54

117

Idoo/-l

_JOorOo

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4-

I-<s>UIDO"

Ui

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&UicC

aH

118

C O N / T R O L

aktiv im 1. Zyklu•in«« Bafahla nit2-Byta-Opooda

CONTROL MODE"

Zwi«oh«n-?lipflop

aparrt Auaachaltan vonCQMTROL MODI in 2. Ml-Zyklus

Bild 56

r-oo

CON/TROL MODE

CO K/TR ÖL MODENREQ

LOAD CTL REÖ

DO a

vom Steuerspeicher

DOC

Bild 57

-TV

A O12

DEC

SteuerUitungen

EtflTpEgISTER OUTPUTREGISTER

MEMORY/A/TgRFACE ro

SKIP

IZl

Pl!9 •r» ' i 's *»

QV01a

-hd

HS1V

93 8 "7-13 CEVöl

£d

> , . 1 l =-: 1e_L 2-Ll »

i-J.

MREQ

ro

1) Hier kann Deoodie-rung de« Adreasen-bereichs vorge-

Paratttl-

•ehaltet «ein.2) Hier kann eine Aus-

wahl schal tungangeordnet 2]sein, um den

Zyklus eher zu be-enden (mitPL..Pll).

00

D

R6

3 *

TMS

u/AirCPU)

P3

P5P6P7

P9940P 44

P-/2

LOAD CTL REG

LOAD

Bild 59

r-oUÜ

CLOCK

U/AIT

P 2

p /ro

p

?

E MD

LOAD CTL

-u-

-0 »

Bi ld 60

to•P-

APR5

Bild 61

£M/r OUTPUTPULSE:

DATA

Steuerwort-15

MEM

Steuer-register

kfo

-44 40 8 n-

EMIT OUTPUTL0/(t>

RG

R6

RG(2)

regi'sier

B

8

jDolenbyte2.

8

hoLO

Spe/cher A

Zyklus

l

2

3

Speicher 6

Interfdcebelequnq

Speicher C

LD HL, m nOpcode

n

m

EMIT-OUTPUT

E MirOUTPUTEHirOUTPUT

0

0

0

0

0

1

0

4

0

A

0

0

Etfir 4

EMT 2

EMIT 3

m EM/r 3

3. Zyklus

n EMir £

2.Eyklus

EHir -t

^. Zyklus

Bild 62

911

t-zi

-f0V)

L,

1

m|P

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11

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RD

WOPFreigabe

Zeitbedinqunqen

IUSERT N/OP

LOAI> PULSE

Freigabe

A o

sE

DEC

a- "*" - - • d 6Mzu

k'oppels-tufen

derB

l/g i . B/ld

7?yUlusbeenden

de

Hack Fre/gabe

Bild

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Ui.

Kaor5:

128

NJ

Steuerwort

ADRS

DATA

RD

REGISTER OUTPUT

44 40 3 B 7

LOAOIP

HEM

Steuer-Speicher

Bild 66

LOAD PULSE

REGISTER OUTPUT

MREQ

Steuer-register

/ ,

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Sperren

I n t e r f a c e -

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Bild 63;t>ISA ÖLE"

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Befehlsspeicher Steuerspeicher

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Vl*

X

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X X X X X X Y X

Ausu/ahL

Awsu/a^il

NO-OP -

Bild 69

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\ DATA

ADRS

1 1Befehls- Steuer-Speicher Speicher

1|

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Steuerwort *ür Adressierdes Da+ensp

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DMA MO v E ' T D'RJ EMIT

C(R

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DNec

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Speicher

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s. Bild 72

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0 : In ter face User? ; Speicher jsc^r

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72

Bild 70 // : In te r face schreiben, Speicher l e sen

Befehlsspeicher

Adresse

2)

letzter Befehl«)- B. RückUelircu«

Der niedere Teil der Adresseiat für alle 3 Speicher gleich!

B i l d 71

Steuerspeicher Datenspeicher

letztes S-kueru/.

-f.

Bei HOP- Aufaohaltung

1) Speicherinhalt muß MOP sein.

2) An eich beliebiger Speioherlnhalt(>. B. ProgriMBe außerhalb deeGONTROL MODI).

tt O\- O

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CPU APRS 9-0 .

CPU ADRS

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E MIT 7-0**/8

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4i

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DMA noi/C

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B ox^

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S

SEI

ADR

3t5b

7e9

40

43

RAM

ß- 2^6

*: ggf.4t öii

r e »'s -t e r

Bild 72

135

UJ

SfeuerregBit 8

RPCPU

Freigäbe

5. Bild 26 ADR RAM

CC

K/E

Interface

RGp-

C£

rä"I Schreiben Tf.

RG

Interface,

Bild 73

CPU ADRS

Interface

B i l d 74

V NOP-Au-f schatte}.

CPU DATA

S£L

ADR RAMA

ADR RAM

B

At>R RANC

-H1^

Interface

1J

/•16

5-teueriettu

UJOo

Bild 75Steuerreg /sirer

Befehlsspeicher

-1/l. 8yte

2.3.

ByteBvfe

— ,_ ~-

Steuerspeicher

3UMP/SKIP

3UMP/SkiP

Bedingung seifen

Sed

Dieser Bereich wirdentweder übergangen(an der CPU durch HOPsersetzt) oder abgearbeitet,

Steuerwort

•-/5 ^/2 /^/f ^/O 9 8 7 0

JUMP/SKiP > serIh/HlB

/TR PCPL| Bedingung 5 au s t«/ohL

Bild 76

o , o

0 , A

A | 0

A 1 A

FunUti'oiisausu/oliL^ *

0 , 0

S/D SELECr1

S O U R C E1

DESTINAT10JJ|

0

ENMBüENMI

EWABLEH/

0

DIR

ENABLELO

£ M i TI

0 t 0

0 , 0

0 , 0

1

WO-OP

NOV/E

IN/PUT

OUTPUT

Bild 77

ADRS

W/TE

DATA

PG

I l 6. &//af 80

DI

AOR

RAM

02 RAM

zusöteJ/cher RAM

/QO'bares Steuer-register fe. 5i/cf 73)

/?AM OUTPUTzum Dotenöus

COMF\ NMJ

- l/esg/e/chss/op •rfus/Ösung

Bild 7&

hkUI:I

142

AD&S

Fbrifötsgenerator

PAR/T3 S77-

ENA&LE

ENA&LE /Atj£CT///

at/geme/ner

RAH

DO RAM OUTPUT

£>M 00

SB*i

l§l

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\ COMPARE 6

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MEMORY f?EQUESr

1

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i

(NMl-&ouf/ne ersv

1yiÜXI

1

ENABLE EKROR S/6PAR/Ty CHECK

§

k

ADRS ^

DATA ^

1) niedereAdressen öJ/s

2) hohem 3/tefvr Speicher -

niedereErkennung

Register -

READ

WRITE PULSE

ß//d 62

1)

DEC

RAM ACCESS

ADR

DI

C£_

RAM

entna/f Bereichfür Register-

Lacten Register 7

Locfßn Register 2

R6

IK

146

Schreiben

Schre/öen /n

Or/'g/no/öe/v/cft

Lesen

Bild

In cfen

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147

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CORRECTJON LATCHK

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ERROff LATCHV«r

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DATA

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END

DATA

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RAM-Adresse

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