19.12.01 1
Elektronisch
messen, steuern, regeln
Digital-Analog-Wandler
Analog-Digital-Wandler
Abtastung
19.12.01 2
0
4/16
8/16
12/16
1
Prinzip des DAC(DAC = Digital - Analog - Converter)
U0
R1/ 2
Ua
R1
Ra23
R1/ 4
R1/ 8
22
21
20
Referenzspannung
4Bit DAC
20= 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 LSB
23= 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 MSB22= 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 121= 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
LSB = Least Significant Bit; MSB = Most Significant Bit
19.12.01 3
DAC mit R - 2R Leitern
U0
Ua
R
2R
Referenzspannung
4Bit DAC
23
2R
R
2R
R
2R
R
2R
2122 20
U0
Ua
R
2R
Referenzspannung
4Bit DAC
23
2R
R
2R
R
2R
R
2R
2122 20
U0/2U0 U0/4 U0/8
19.12.01 4
Elektronische Wechselschalter
Ua
R
2R
N-Kanal FET's
2R
R
20
Ua
R
2R2R
R
LSB = 20Logik Signal
Inverter
19.12.01 5
DAC mit Stromquellen
Ua
R
Referenzspannung
23
80k
+1.4V
2122 20
U0
+5V
-15V
10V
10V
80k40k20k10k
80k
1/8 mA
1/8 mA
19.12.01 6
Doppel Buffer DAC
D0Ua
High Byte
Mik
ropr
oces
sor
Bus
Load DAC
D7
DAC16 BitBuffer
8 BitBuffer
8 BitBuffer
Low ByteB0
B15 C15
C0
Ausgang
19.12.01 7
Bipolar DAC
U0
R1/ 2
Ua
R1
Ra23
R1/ 4
R1/ 8
22
21
20
Referenzspannung
Unipolar
U0Ua
Ra
23 22 21 20
Referenzspannung
Offset -U0
R1R1
R1/8
Bipolar
19.12.01 8
Offset Binär CodeTwo‘s Complement Code
-1
0
1 Spannung Offset Binär 2er Komplement +7/8V 1111 0111 +6/8V 1110 0110 +5/8V 1101 0101 +4/8V 1100 0100 +3/8V 1011 0011 +2/8V 1010 0010 +1/8V 1001 0001 0/8V 1000 0000 -1/8V 0111 1111 -2/8V 0110 1110 -3/8V 0101 1101 -4/8V 0100 1100 -5/8V 0011 1011 -6/8V 0010 1010 -7/8V 0001 1001 -8/8V 0000 1000
19.12.01 9
Analog - Digital - Messsystem
Eingänge
S/H
S/H
S/H
S/H
Mul
tiple
xer
Logik
ADC
Inte
rfac
e
19.12.01 10
Sample and Hold Schaltung
• Das Signal am Eingang des ADC‘s darf sich während der Wandlungszeit nicht ändern.
• Wird der Schalter geschlossen, so lädt sich der Kondensator Chold auf Ue.
• Beim Öffnen des Schalters bleibt die Ausgangsspannung Ua auf dem letzten Wert von Ue stehen.
• Nur der Leckstrom des Schalters und der Eingangsstrom des zweiten Verstärkers lassen die Spannung am Chold langsam wegdriften.
UeUa
CHold
Logiksignal: Sample
19.12.01 11
Paralleler ADC
• Sehr schneller ADC (Konversionszeit = <10 ns)
• Nur sinnvoll bis 8 Bit Auflösung: Aufwand = 256 Komparatoren
• Grosser Aufwand: Anzahl Komparatoren = 2(Anzahl Auflösungs-Bit)
• Aufwand zur Dekodierung steigt auch sehr rasch mit grösserer Auflösung
UREF
R
R/2
4 Komparatoren
2Bit Parallel DAC
R
R Bit 0
Bit 1Logik
7/8UREF
5/8UREF
3/8UREF
1/8UREF
UInput
19.12.01 12
Prinzip des ADC(ADC = Analog - Digital - Converter)
• Das analoge Signal wird mit einem (provisorischen) Wert verglichen.
• Der Vergleich liefert je nach Strategie die notwendigen Korrekturen, bis zur möglichst genauen Annäherung an den
analogen Wert.
n BitdigitalerAusgang
Komparator
UInputLogik undSteuerung
RegisterDAC
n Bit
19.12.01 13
Sukzessiv Annäherungstyp
• Vom MSB hinab zum LSB wird jedes Bit zuerst probeweise angelegt und das Resultat verglichen mit dem Eingangssignal.
• Wird der Wert des Eingangssignals beim Test überschritten, so wird das Bit wieder gelöscht, sonst in allen folgenden Tests als gesetzt betrachtet.
• Die Anzahl der Test = Anzahl Bit‘s
• z.B.: (12 Tests für 12 Bit Auflösung)
n BitdigitalerAusgang
Komparator
UInput
Logik undSchieberegister
RegisterDAC
n Bit
Clock
StartKonversion
Status
19.12.01 14
Zeitdiagramm SAR
0.00
0.25
0.50
0.75
1.00
0 1 2 3 4 5 6 7 8 9 10
Zeit
Sig
nal
Zeitbereich
0-1: Start
1-2: Test B3=MSB
2-3: B3=0
3-4: Test B2
4-5: B2=1; (B3=0)
5-6: Test B1
6-7: B1=1; (B2=1; B3=0)
7-8: Test B0 =LSB
8-9: B0=0; (B1=1; B2=1; B3=0)
9-10: Ende B3 B2 B1 B0 = 0110
19.12.01 15
Dual Rampen ADC
Clock
Logik
Zähler
Status
Ausgang
Eingang
Referenzspannung
R C
ResetR2R
2R
Start Konversion
UIN
UREF
Integrator
Komparator
19.12.01 16
Zeitdiagramm Dual Rampen ADC
Zeit
TT
1/2 (UIN+UREF) T/RC
Am
plitu
de
Res
et
- UREF T/RC
Komparatorschaltet bei 0V
1/2 (UIN+UREF) T = UREF T
T/T = 1/2 (UIN/UREF) + 1/ 2 Wird die Integrationszeit T gleich der Periodendauer (oder einem ganz-zahligen Vielfachen) der allgegenwärtigen Netzfrequenz gewählt, so werden davon herrührende Störungen unterdrückt!
19.12.01 17
Abtastung
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plit
ud
e
ADCAnalog, kontinuierlich
Digital, zeitdiskret
19.12.01 18
Abtastung mit Rekonstruktion
Eingang Ausgang
ADC DAC 1.FilterS/H 2.Filter
weitereVerarbeitung
Nac
h A
btas
tun
g
Nac
h 1.
Filt
er
Vor
Abt
astu
ng
Nac
h A
btas
tun
g
Nac
h 2.
Filt
er
19.12.01 19
Signalfrequenz fS = fA * 1 / 25fA = Abtastfrequenz
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de Vor Abtastung
Nach Abtastung
Nach Filter
Nach 2.Filter
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de Vor Abtastung
Nach Abtastung
Nach Filter
Nach 2.Filter
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de Vor Abtastung
Nach Abtastung
Nach Filter
Nach 2.Filter
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de Vor Abtastung
Nach Abtastung
Nach 1.Filter
Nach 2.Filter
Abtastperiodendauer
19.12.01 20
Signalfrequenz fS = fA * 1 / 10
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
19.12.01 21
Signalfrequenz fS = fA * 1 / 5
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
19.12.01 22
Signalfrequenz fS = fA * 1 / 2
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
19.12.01 23
Signalfrequenz fS = fA * 24 / 25
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
19.12.01 24
Signalfrequenz fS = fA * 26 / 25
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
-1
0
1
0 5 10 15 20 25
Zeit
Am
plitu
de
19.12.01 25
Frequenzfaltung
• Beim Abtasten werden folgende Frequenzen transformiert und dem Nutzfrequenzband „1“ überlagert:
• Band „2“ unterhalb fA wird gespiegelt und dem Band „1“ überlagert.
• Band „3“ oberhalb fA
• weitere Bänder ober- und unterhalb ganzzahliger Vielfachen von fA.
• Fazit: Vor der Abtastung sind aus dem Signal alle Frequenzen oberhalb fA/2 zu entfernen.
fA = Abtast Frequenz
Am
plitu
de
fA FrequenzfA/2
fA
21 3
2fA
2fA
19.12.01 26
Antialias-Filter
fA = Abtast Frequenz
Am
plitu
de
fA FrequenzfA/2
fA
21 3
2fA
2fA
Antialias Filter
Schneidet ein Antialias Filter alle Frequenzen oberhalb fA/2 vor dem Abtasten weg, so kann die Frequenz-Faltung vermieden werden.
19.12.01 27
Unter- und Über-Abtastung
fA = Abtast Frequenz
Am
plitu
de
fA FrequenzfA/2
fA
21 3
fA = Abtast Frequenz
Am
plitu
de
fAFrequenzfAmin/2 fAmin
21 3
Übertaktverhältnis (over sampling ratio) = fA / fAmin
19.12.01 28
1 Bit Sigma-Delta () ADC
Digital Filter AusgangR C
_
+
1BitDAC
Dezimations Filter
Integrator Komparator
Modulator
Eingang
19.12.01 29
Dezimations Filter
Dezimierungs-Filter
Ausgang
Am
plitu
de
Zeit
Eingang
Am
plitu
de
Zeit Die hohe Abtastrate kann für den Ausgang ohne Informationsverlust wieder reduziert werden.
19.12.01 30
Signalverarbeitung
• Durch die hohe Übertaktrate von 500 = 5MHz/(2*5kHz), wird das hohe Quantisierungs-rauschen über das grosse Frequenzband verteilt und damit reduziert.
• Die Filterung mit digitalen Filtern und die Dezimierung der Ausgabefrequenz ist kostengünstig zu realisieren.
fA = Abtast Frequenz
Am
plitu
de
fA = 5MHzFrequenz5kHz
Quantisierungs-Rauschen
Am
plitu
de
fA = 5MHzFrequenz5kHz
Digital Filter
Am
plitu
de
fA = 5MHzFrequenz5kHz
Digital Filter Ausgang
Analog Eingang
19.12.01 31
Signal / Rausch Verhältnis ( ADC)Signal zu Rausch Verhältnis
0
50
100
150
200
1 10 100 1000
Übertaktverhältnis (over sampling ratio)
dB
1.Ordnung
2.Ordnung
3.Ordnung
Modulator
19.12.01 32
Daten heutiger ADC
ADC Typ Auflösung Abtast Rate(sps= samplesper second)
Bemerkungen
Sigma Delta 24 48k Dual Channel(Stereo)
SAR SukzessiveAproximation
16 500k
mixed SAR/Flash(parallel)
8 100M Leistungsaufnahme120mW
Flash (parallel) 8 750M Leistungsaufnahme6.25W