Chip Embedded Instruments - neue Ansätze zum PCB-Test · – Chip Embedded Instruments sind Teil der sogenannten Embedded System Access (ESA) Technologien, zu denen auch Verfahren

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Boundary Scan Days 2015, Jena

Dr.-Ing. H.-Dietrich Wuttke Fachgebiet Integrierte Kommunikationssysteme www.tu-ilmenau.de/iks

Chip Embedded Instruments- neue Ansätze zum PCB-Test

Boundary Scan Days® 2015

Dieter Wuttke

20.Mai 2015




Integrierte Kommunikationssysteme • Forschungsschwerpunkte:

– Future Internet architectures and protocols – Self-organized management of network services – Self-organized radio systems – Self-organized Unmanned Airborne Vehicles – HW/SW system development and E-Learning




Motivation • Komplexe Leiterkarten (Printed Circuit Boards, PCB) • Schwer zugängliche Komponenten • Zunehmende Verfügbarkeit von FPGAs • Neue Boundary Scan Standards

• Verschwindende Grenzen zwischen Chip- und Boardtest

– SoC (single chip, Die) – SiP (system in package, Multi-Die) – MCM (multi-chip module - vertical) – PCB (multi-chip module - horizontal) – POP (package on package – 3D)

[http://www.finetechusa.com/uploads/pics/PoP_principle.jpg]

[5]




• Chip Embedded Instruments: – Testinstrumente (IPs) – Embedded Test

• Neue Standards:

– IEEE 1149.1-2013 vs. IEEE 1687-2014 – PDL / ICL – Datenregistersegmentierung

• Lösungsansätze

– PDL/ICL Integration – Softprozessor + IPs – HW/SW Partitionierung

Überblick




Testtechniken

• Funktionstest − Boardverhalten unter realen

Betriebsbedingungen − Realer Zugriffsmechanismus − Fehlererkennung und Diagnose

• Strukturtest − In-circuit-test (ICT) − Flying probe − Boundary scan (Bscan) − Embedded Instruments

[1]

[3]




Vergleich

• Problem: Klassische Testtechniken skalieren nicht gut − erschwerter Zugang, teuer, große Entwicklungszeiten

BS-Techniken nur für statische Tests

• Lösungsansatz: Embedded Test − Testfunktionen als Testinstrumente auf verfügbaren Board-

Ressourcen implementiert und ermöglichen direkten Zugriff − und at-speed Test zu verbundenen Bauteilen

ICT Flying probe Bscan Functional Embedded

Access mechanism fixed nails flying nails scan cells processor/FPGA Processor/FPGA

Access level low low high high high

Development time low low low high low

Fault coverage dynamic static static dynamic (functions) dynamic

Diagnosis high high high low high

Test cost very high high low low low [4, 5, 6]




• Testinstrumente (Intelectual Proprties, IPs) – analyzers, – trace buffers, – test and debug controllers, – assertion checkers – physical sensors

• Chip Embedded Instruments

– Fest oder temporär auf dem Chip integriert – Benötigen keine invasiven Kontaktierungen – Vermeiden dadurch Signalverfälschungen, die sonst durch

parasitäre Kontaktierungs-Effekte entstehen

Testinstrumente




Trend – Chip Embedded Instruments sind Teil der sogenannten

Embedded System Access (ESA) Technologien, zu denen auch Verfahren wie Boundary Scan, Processor Emulation Test, In-System Programming oder Core Assisted Programming gehören.

[15]




Embedded Instruments • Klassifikation

• Traditionell: externe physikalisch existierende Instrumente

• Virtuell: auf Computern nachgebildete Instrumente

• Synthetisch: bei Bedarf automatisch synthetisiert („ad-hoc“)

[4]




Embedded Test – Boundary Scan • Integrierte Testlösung

– Test-PC + Interface – Eingebettete spezielle HW um

Tests zu erleichtern – PCB Verbindungen

• Boundary Scan Test – IEEE 1149.1 (JTAG) – BScan Kette (Datenregister) – Testfunktionen im Test-PC

• Nachteile – Lange Testzeiten – Lange Scankette – Kein „at-speed“ Testen

möglich

device

device

Nicht BS-fähiger

Baustein

device BS-fähiger Baustein

BS-fähiger Baustein

BS-fähiger Baustein

interface

low data rate >>>

high data rate >>>

SRAM

High-speed I/O

DRAM




Embedded Test (PBT) • Processor based test (PBT)[5]

− Testfunktionen mittels Prozessor − Zugriff über Debuginterface − Beobachten und Steuern des

Testprozesses • Vorteile

− Direkter Zugriff auf − Devices under test (DUTs) − Bus-Verbindungen

− At-speed Test − Kosteneffektiv

• Instrumente – Software IPs

Processor

Test scenario

Debug Interface




Embedded Test (FBT)

Testszenario

• FPGA based test (FBT) − Testfunktion im FPGA (fest oder

temporär) integriert

• Vorteile − Direkter Zugriff auf

− Devices under test (DUTs) − Bus-Verbindungen

− At-speed Test − Adaptiv

• Aktuelle Ansätze − Ad-hoc Testinstrumente − Virtuelle Testinstrumente

FPGA




Instrument- Zugriff • Zunächst unabhängig pro Anwendungsfall entwickelt

– Keine standardisierten Zugriffsmechanismen – Keine Wiederverwendbarkeit

• Neue Standards − IEEE 1149.1- 2013 und − IEEE 1687 (iJTAG, internal JTAG)

• Ziele: – Standardisierung der Zugriffsmechanismen auf Instrumente – Segmentierung der statischen BS-Datenregister zu

rekonfigurierbaren Scan-Netzwerken (RSN) – Ermöglichen von Hierarchien im Zugriff auf Segmente

• Sprachen: BSDL, PDL, ICL




IEEE 1149.1-2013 vs. IEEE 1687-2014 • IEEE 1149.1-2013:

– Firmen: Intellitech, Freescale, Raytheon, SiliconAid,… – Besonderheiten

• segment selectors und • excludable segments • PDL, BSDL

• IEEE 1687-2014:

– Firmen: AvagoTechnologies, ASSET Intertech, Advanced Micro Devices, Synopsys, Menthor Graphics …

– Besonderheiten: • Segment Insertion Bits (SIB) • PDL, ICL




IEEE 1149.1-2013 vs. IEEE 1687-2014 • Strukturbeschreibung:

– IEEE 1149.1-2013: • BSDL (Boundary Scan Description Language)

– IEEE 1687-2014: • ICL (Instrument Connectivity Language)

• Unterschiede: – Segment-Typen – Segment-Konfiguration




IEEE 1149.1-2013 vs. IEEE 1687-2014 • Segmentierung des Datenregisters:

[K. Ernst, Masterarbeit TU Ilmenau 2015]




PDL • PDL (Procedural Description Language)

– Unterschiedlich standardisiert in • IEEE 1149.1-2013 und • IEEE 1687

– Funktionsbeschreibung zum Lesen und Schreiben in Register der IPs

– Zeitliche Reihenfolge beschreibbar (sequence of events)




PDL-Levels • Level 0: Basis Befehlssatz zur Durchführung

automatisierter Tests • Schreiben (iWrite), vergleichendes Lesen (iRead) • Schreiben und Vergleichen (iScan) • Konfigurieren (iClock, iCall, …) • Prozeduren (iApply) (konfigurieren und testen) • (Schleifen, Verzweigungen)

• Level 1: TCL (Tool Command Language) Sprachumfang

• ergänzt um ICL Befehle • Lesen von Registerwerten (iGet) • Lesen von Statuswerten (iGetStatus) • (Schleifen, Verzweigungen)




PDL Versionen • Unterschiedliche PDL Versionen bzgl.:

– Level 0 und 1 – Parameter der Befehle

• Gemeinsame Schnittmenge zu klein => Doppelaufwand [K. Ernst, Masterarbeit TU Ilmenau 2015]




ICL (Segment Insertion Bit) • SIB (Segment Insertion Bit)

• Erlaubt die hierarchische Segmentierung des Boundary Scan Datenregisters

• Kann BS-Zellen ein- bzw. ausblenden

DOI: 10.1109/MDT.2012.2182984 DOI: 10.1109/TCAD.2015.2391266

http://dx.doi.org/10.1109/MDT.2012.2182984




FPGA basierte Testinstrumente • Klassifikation nach Meza-Escobar

Virtuell




Embedded Instruments • Ad-hoc Testinstrumente

− Testinstrumente für spezielle Testszenarios entwickelt • Virtuelle Testinstrumente [4]

− Zuvor entwickelte Testinstrumente für allgemeine Testszenarios

• ROBSY: – Aus Modellen generierte, zugeschnittene Testinstrumente

Ad-hoc instruments Virtual instruments ROBSY test system Test-PC/FPGA function mapping flexible fixed flexible Synthesis step required required/not required required Fault coverage dynamic dynamic dynamic Optimized for test scenario yes no yes Reused no yes yes Design time long none none Test time short long short Test cost high low low




HYPE Projekt

• Entwicklungs-Tools − FPGA Instrument-IP Generator − PDL/BSDL bzw PDL/ICL Generator

• Instrument-IPs − Intelligente RAM Test IP mit Diagnose − BIST IP für dynamischen Speichertest

(GO/NOGO Diagnose) − Pattern-Generatoren zur Erzeugung von

beliebigen Test-Mustern − Logikanalyse IP zur dynamischen

Abspeicherung von Werten




Ansatz: Ebenen-Konzept

• DUT-Modell zur Generierung von IP-Instrument und PDL code − DUT-Model basiert auf dem Ebenenkonzept => unabhängige Funktionen − IP-Instrument Prozessor + Co-Prozessor

Processor DCI

Co-proc

SW

Embedded SW (ESW)

HW




FPGA-basiertes Testen • Test-PC

– SW Generierung – Kommunikation, Information,

und Testaufgaben

• Test-Prozessor – SW Generierung (Objektcode) – Test und Kommunikation – Flexibilität

• Co-Prozessoren – HW Generierung (VHDL) – Testvektoren at-speed anwenden – Maximale Testperformance

Interface 1 Interface 1 Layer 1 Layer 2

Layers 3-4 Layers 1-4

Layer 5

Interface 2 Interface 2

Interface 3

Layer 5

Layer 1-4

Layer 1-2




Prozessor

• Zugeschnitten für Testanwendungen – Für Testen spezialisiert – Festkomma-Arithmetik (keine Gleitkommazahlen) – Keine Unterstützung durch Betriebssystem (Prozessor-Modi, …)

• Anpassung an Leiterplatteneigenschaften und Test-anforderungen – Busbreite der Testobjekte, ... – FPGA Ressourcen, Speicherblöcke, ... – Testalgorithmen

• Unabhängig von FPGA Familie und Hersteller • JTAG kompatibel

– Kommunikation und Debugging




Prozessor • Test-Prozessor (als Soft-Core Prozessor)

– VHDL Beschreibung Standard Sprachelemente

• ISA (Befehlssatzarchitektur) – Entwicklung entsprechend der Tests

• Konfigurierbarer Prozessor – Parametrisierte VHDL Beschreibung – Parameter zentral in einem VHDL-Package

• JTAG Schnittstelle für Debugging und Kommunikation




Prozessor • SISD (Single Instruction Single Data)

– Bearbeitung eines Datenelements pro Zeiteinheit – Erweiterbarkeit des Testsystems durch mehreren Prozessoren

• HARVARD Architektur – Getrennte Programm- und Datenbusse und -speicher – Gleichzeitiger Zugriff auf Programm und Daten

• RISC (Rechner mit reduziertem Befehlssatz) – ↑ Geeignet für FPGA Strukturen – ↑ Einfache Befehlskodierung – ↑ Konfigurationsmöglichkeiten – ↓ Nutzung des Programmspeichers




Prozessor • ROBSY Prozessor

CPU

Daten Mux

Program Memory

Stack Logik

Data Memory

Stack

WIS

HBO

NE

Bus

Debug- Interface (JTAG)




Co-Prozessoren • System Level

– Prozessor(en) – Debug Interface – DUT Interface(s)

• I1 (Interface) – DUT wrapper

• L1 (access primitive) • L2 (test primitive) • L3 (test comparator)

Dat

a In

Dat

a O

ut

Add

rC

trl

Q

QSET

CLR

D

PS

Q

QSET

CLR

D

PS

Q

QSET

CLR

D

PS

s1

s2 s3

FSMs1

s2 s3

FSMs1

s2 s3

FSM

L3

L2

L1

Dat

a P

atte

rns

Add

r Pat

tern

s

Ctrl

Ctrl

Dat

a

Add

r

Reg 3Reg 2Reg 1

Reg 3Reg 2Data Regs Reg 3Reg 2Addr Regs Reg 3Reg 2Ctrl Regs

Pin LogicAddrData Ctrl




Co-Prozessoren • Systemlevel

– Prozessor(en) – Debug Interface – DUT Interface(s)

• I1 (Interface 1) – DUT wrapper

• L1 (access primitive) • L2 (test primitive) • L3 (test comparator)

FPGA

Prozessor

Debug Interface

DUT (device under test)

(z.B. SRAM)

DUT wrapper

I1 L1 L2 L3




Experiment • Test Szenario

– Test-PC nicht genutzt – Einfacher 8 bit Prozessor – DUT SRAM

• 16 bit Datenbus • 18 bit Adressbus

• Testen von Daten- und Adressverbindungen – Wandernde ‘1’ Algorithmus – Go/no-go Test

• 4 Simulationsfälle – Kein bzw. ein Co-Prozessor – L1+L2+L3 in HW

SRAM

Co-processor

DebugFPGA

Processor

Interface

Data[15:0] Address[17:0] Ctrl[2:0]

Interface 1

Layers - 5 1 2 3 4

Layer 1 Layer 2 Layer 3




Experiment • Vergleich verschiedener HW/SW Realisierungen

der Ebenen L1..L3 – Interface1 Registers

• Daten, Adressen und Steuer- ung durch den Prozessor

– L1 DUT Zugriff • Daten und Adressen durch

den Prozessor (8>16>18 Bit)

– L1+L2 Mustererzeugung • Auswahl der Musters durch

den Prozessor

– L1+L2+L3 Vollst. Algorithmus • Start des Tests durch den Prozessor

0

20.000

40.000

60.000

80.000

100.000

120.000

140.000Clock Cycles




PDL / ICL Integration (Stand)

SW/ESW/HW Partitionierung

SW Generator ESW Generator ManuellerHW Entwurf

FPGA Synthesis

L1 in HW

BSDL Beschreibung

DUT-Modell

Processor Object-Code

IP Instrument VHDL

Beschreibung

Constraints

BIT/SVF Datei

PDL und BSDL Beschreibung

• PDL/BSDL + FPGA Programmierdatei − L1 HW (done by hand) − 1 Prozessor − 1 Co-Prozessor

RTDL




PDL / BSDL Integration • Beispiel: Processor in FPGA + Kommunikation

PDL Beschreibung (Read DebugId) BSDL Beschreibung (Registerbeschreibung)




Zusammenfassung • "ROBSY" beschleunigt das Testen von PCBs

– Überführung von Testfunktionalität vom ATE zu PCB

• Beschreibung mit PDL / BSDL / ICL

• 5-Ebenen-Modell zur Verarbeitung der Testkomplexität • Test-Prozessor und Schnittstelle zum Test-PC • Kompatibel zu existierenden Test-Tools • Keine zusätzliche Hardware notwendig • Technologie unabhängig von FPGA Herstellern

• Adaptivität: jede Ebene kann in HW oder SW implementiert werden – Co-Prozessoren für maximale Geschwindigkeit – Prozessor für maximale Flexibilität und minimale Ressourcen

• Automatisches Erzeugen des Testsystems




Fragen

Danke für Ihre Aufmerksamkeit




Kontakt

Besucheradresse:

Technische Universität Ilmenau Helmholtzplatz 5 Zusebau, D-98693 Ilmenau

fon: +49 (0)3677 69 2820 fax: +49 (0)3677 69 4823 e-mail: [email protected]

www.tu-ilmenau.de/iks

Fachgebiet Integrierte Kommunikationssysteme Technische Universität Ilmenau

Dr.-Ing. Dieter Wuttke

http://www.tu-ilmenau.de/ics




[1] D. Barbini and P. Wang, “Wave solder: Process optimization for simple to complex boards”, in Global SMT & Packaging, September 2007, pp. 10-17. [2] Xbox 360 e74 repair, “Xbox360 error 74 problem”, in www: http://www.playbackups.com/Error74-Microsoft-xbox360-repair-

repairs-manchester-bga-solder.html (03.03.2014) [3] A. Ley, A. Sguigna, and A. Crouch, “Detection and diagnosis of printed circuit board defects and variances using on-chip

embedded instrumentation”, in Tutorials ASSET InterTech, 2013. [4] I. Aleksejev, “FPGA-based Embedded Virtual Instrumentation”, Tallinn University of Technology, Ph.D. Thesis, 2013 [5] H. Ehrenberg and T. Wenzel, “Combining Boundary Scan and JTAG Emulation for Advanced Structural Test and Diagnostics,

Whitepaper.” GÖPEL electronic, 11-Oct-2009. [6] Stig Oresjo, “A New Test Strategy for Complex Printed Circuit Board Assemblies,” in Nepcon West, 1999. [7] A. Strole, H.-J. Wunderlich, and O. Haberl, “TESTCHIP: A Chip for Weighted Random Pattern Generation, Evaluation, and

Test Control,” in Solid-State Circuits Conference, 1990. ESSCIRC '90. Sixteenth European, 1990, pp. 101–104. [8] L. Ali, Z. Darus, M. Ali, and I. Ahmed, “Test processor ASIC design,” in IEEE ICSE'96 International Conference on

Semiconductor Electronics, 1996, pp. 261–265. [9] Z. Darus, I. Ahmed, and L. Ali, “A test processor chip implementing multiple seed, multiple polynomial linear feedback shift

register,” in ATS '97 Sixth Asian Test Symposium, 1997 Proceedings, 1997, pp. 155–160. [10] M. Ali, S. Islam, and M. Ali, “Test processor chip design with complete simulation result including reseeding technique,” in

IEEE International Conference on Semiconductor Electronics, 2002. Proceedings. ICSE 2002, 2002, pp. 218–221. [11] M. Kabir and L. Ali, “Design of GLFSR based test processor chip,” in 2009 IEEE Student Conference on Research and

Development (SCOReD), 2009, pp. 234–237. [12] C. Galke, M. Pflanz, and H. Vierhaus, “A test processor concept for systems-on-a-chip,” in Conference on Computer Design:

VLSI in Computers and Processors, 2002. Proceedings. 2002 IEEE International, 2002, pp. 210–212. [13] C. Kretzschmar, C. Galke, and H. Vierhaus, “A hierarchical self test scheme for SoCs,” in 10th IEEE International On-Line

Testing Symposium, 2004. IOLTS 2004. Proceedings, 2004, pp. 37–42. [14] R. Frost, D. Rudolph, C. Galke, R. Kothe, and H. Vierhaus, “A Configurable Modular Test Processor and Scan Controller

Architecture,” in 13th IEEE International On-Line Testing Symposium, 2007. IOLTS 07, 2007, pp. 277–284. [15] T. Wenzel, and H. Ehrenberg, “Combining Boundary Scan and Chip Embedded Instruments for advanced T&M applications,”

White Paper, GOEPEL electronics, 2012

Literatur

Documents

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