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EMC45: Teil2 15.10.2003 Folie: 1 © Prof. Dr.-Ing. Alfred Rozek BerlinTFH

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Studiengang Technische Informatik (TI)Prof. Dr.-Ing. Alfred Rożek

nur für LehrzweckeVervielfältigung nicht gestattet

Teil 2


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Anschlussgruppen eines Mikroprozessors

SystemtaktSpannungsversorgung

System-Statussignale

Unterbrechungssignale•Reset

•Interrupt

Adressen

Daten

Steuersignale•Adressbus•Datenbus

Prozessorstatus

System-Steuersignale

Mikroprozessor


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Anschlussbelegung der Prozessoren 8086 und 8088


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Anschlüsse des 8086 und 8088 (Blatt 1/9)

AD15-AD0 (I/O) Anschlüsse 2-16, 39Diese 16 Anschlüsse bilden die 16 Datenbits beim Lesen und Schreiben von Daten sowiedie 16 niederwertigen Adressbits zum Adressieren von Speicher und Peripherie. Zuerstwerden immer die Adresssignale ausgegeben und zu einem späteren Zeitpunkt dieDatensignale bereitgestellt oder eingelesen. Die 16 Anschlüsse bilden also einen zeitlichgemultiplexten Adress- und Datenbus.

A19-A16/S6-S3 (O) Anschlüsse 35-38Die vier Signale bilden die vier höherwertigen Bits des Adressbusses sowie vierStatussignale, die Auskunft über die Prozessoraktivität geben. Auch diese vier Leitungenbilden einen zeitlich gemultiplexten Adress- und Steuerbus. Geben die PinsStatusinformationen aus, so geben S5 (Pin 36) den Wert des Interrupt Flags imFlag-Register des Prozessors und S4/S3 das Segmentregister, das für den Zugriffverwendet wird, entsprechendder folgenden Liste an:

A17 / S4 A16 / S3 Register für den Datenzugriff0 0 ES0 1 SS1 0 CS oder keines1 1 DS

S5 Status des IE-Flags (Interrupt Enable)S6 Stets gleich 0

Quelle: Messmer, PC Hardwarebuch, 2000


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Anschlüsse des 8086 und 8088 (Blatt 2/9)BHE/S7 (O) Anschluss 34Das Bus-High-Enable-Signal gibt zusammen mit A0 an, ob ein ganzes Wort (2 Byte) oder nur ein Byteübertragen wird. Für die Kombinationen (BHE / S7, A0) gelten folgende Bedingungen:

• (00) ein ganzes Wort (2 Byte) wird über D15-D0 übertragen• (01) ein Byte auf D15-D8 wird von/zu ungerader Byte-Adresse übertragen• (10) ein Byte auf D7-D0 wird von/zu geraderByte-Adresse übertragen (8088)• (11) ungültig

CLK (I) Anschluss 19Dem CLK-Anschluss wird das Taktsignal für den Prozessor zugeführt.Er verwendet es ohne weitere Teilung.

INTR (I) Anschluss 18Dieser Interrupt-Anschluss wird nach dem Abschluss eines jeden Befehls abgetastet, um zu ermitteln, obeine Interrupt-Anforderung durch einen Hardware-Baustein vorliegt.Die Abtastung kann durch ein gelöschtes Interrupt Flag verhindert (maskiert) werden.

MN/MX (I) Anschluss 33Das Signal an diesem Minimum / Maximum-Anschluss legt den Betriebsmodus fest. Liegt MN/MX aufMasse, so arbeitet der 8086 im Maximummodus. Ist der Anschluss auf Vcc festgeklemmt so wird der 8086im Minimummodus betrieben.


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NMI (I) Anschluss 17Ein Übergang des Signals an diesem Anschluss von einem niedrigen zu einem hohen Pegel bewirkteinen Interrupt 2. Dieser Interrupt kann durch das Interrupt Flag nicht maskiert werden und wird sofortnach der Vervollständigung des laufenden Befehls ausgeführt.

RD (O) Anschluss 32Ein aktives Read-Signal mit niedrigem Pegel zeigt an, dass der Prozessor Daten aus dem Speicheroder einem I/O-Register liest. Für RD=1 schreibt der 8086 Daten.

READY (I) Anschluss 22Hat der angesprochene Speicher oder das Peripheriegerät die Datenübertragung vom oder zumSpeicher bzw. Peripheriegerät abgeschlossen, so legt er an den READY-Anschluss ein Signal mithohem Pegel an. Speicherbausteine oder Peripheriegeräte können den Prozessor dadurchveranlassen, Wartezyklen (Wait-States) einzusetzen.Beachten Sie, dass das READY-Signal beim 8086 aktiv hoch ist.

RESET (I) Anschluss 21Wird diesem Eingang wenigstens vier Taktzyklen lang ein Signal mit hohem Pegel zugeführt, dannbeendet der 8086 sofort seine Tätigkeit und führt einen Reset aus. Alle internen Register werden aufeinen definierten Wert gesetzt und der Prozessor beginnt die Ausführung bei 0F000:FFF0.


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TEST (I) Anschluss 23Dieser Anschluss wird durch einen WAIT-Befehl ständig abgetastet. Liegt TEST auf einem niedrigenPegel, so fährt der Prozessor mit der Abarbeitung des Programms fort. Ansonsten führt er eine ArtLeerlauf aus, bis TEST auf einen niedrigen Pegel sinkt.Damit kann durch den Befehl WAIT der Prozessor solange angehalten werden, bis der Coprozessoreine Berechnung abgeschlossen hat, ohne dass Hardware-Interrupt-Anforderungen über denAnschluss INTR deaktiviert werden.

Vcc (I) Anschluss 40Diesem Anschluss wird die Versorgungsspannung von +5V zugeführt.

GND Anschlüsse 1, 20Dieser Pin liegt auf Masse (normalerweise 0V).


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Die folgenden Signale und Pin-Belegungen gelten nur für den Betrieb des8086 im Maximum-Modus.

S2, S1, S0 (O) Anschlüsse 26-28

Der Buscontroller verwendet diese drei Steuersignale, um die notwendigenSpeicher- und I/O-Steuersignale für einen lesenden und schreibenden Zugriff auf denSpeicher und den I/O-Bereich zu erzeugen. Für die Kombinationen (S2, S1, S0) geltenfolgende Bedeutungen:

• (000) INTA-Sequenz• (001) ein I/O-Port wird gelesen• (010) ein I/0-Port wird geschrieben• (011) HALT-Zustand• (100) Befehls-Prefetching• (101) es werden Daten aus dem Speicher gelesen• (110) es werden Daten in den Speicher geschrieben• (111) passiver Zustand


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RQ/GT0, RQ/GT1 (I/O) Anschlüsse 30, 31Diese Request / Grant-Signale dienen zur Aufteilung des lokalen Busses zwischenverschiedenen Busmastern. Der Anschluss RQ / GT0 besitzt eine höhere Priorität alsRQ / GT1. Möchte ein anderer Prozessor die Kontrolle über den lokalen Busübernehmen, so gibt er über RQ / GTx (x=0,1) ein aktives Request-Signal mit niedrigemPegel an den gerade aktiven Prozessor aus. Kann dieser nach einer eventuellenAbarbeitung von mehreren Befehlen die Kontrolle abgeben, so vermittelt er überdenselben RQ-/GTx-Pin ein Acknowledge-Signal. Der anfordernde Prozessor übernimmtnun die Kontrolle und Steuerung des lokalen Busses. Ab dem 80286 übernehmen dieHOLD/ HLDA-Signale diese Arbitrierungsaufgabe.

LOCK (O) Anschluss 29Gibt der LOCK-Anschluss ein aktives Signal mit niedrigem Pegel ab, so kann derProzessor den lokalen Bus nicht an einen anderen Prozessor übergeben. Der 8086reagiert auf eine Anforderung über RQ / GTx nicht mit einem Acknowledge. Das SignalLOCK kann explizit durch den Befehl „LOCK“ aktiviert werden. Manche speicherkritischenBefehle wie „XCHG“ aktivieren das Signal LOCK selbstständig.


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QS1, QS0 (O) Anschlüsse 24, 25

Diese beiden Queue-Status-Signale geben den Status der Prefetch-Queue an. Damitkann die interne Prefetch-Queue des 8086 extern überwacht werden. Für die möglichenKombinationen (QS1, QS0) gelten folgenden Interpretationen:

• (00) die Prefetch-Queue ist inaktiv• (01) das erste Byte des Opcodes in der Prefetch-Queue wird verarbeitet• (10) die Prefetch-Queue wird geleert• (11) es wird ein folgendes Byte des Opcodes in der Prefetch-Queue verarbeitet


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Anschlüsse des 8086 und 8088 (Blatt 8/9)Die im Folgenden aufgeführten Signale und Anschlussbelegungen gelten nur fürden Betrieb des 8086 im MinimumModus.

ALE (O) Anschluss 25Das Address-Latch-Enable-Signal aktiviert den Adresspuffer, damit dieser die vom Prozessor ausgegebeneAdresse übernimmt und verriegelt. Damit steht die Adresse während des gesamten Buszyklus zurVerfügung und wird erst mit einem neuen Signal ALE verändert.

DEN (O) Anschluss 26Liegt dieser Data-Enable-Pin auf einem niedrigen Pegel, so werden Daten in den externen Datenpuffergelesen und dort verriegelt.

DT/R (0) Anschluss 27Liegt dieser Data-Transmit / Receive-Pin auf einem hohen Pegel, so schreibt der 8086 Daten, liegt er aufMasse, so werden Daten gelesen. DT/R gibt also die Richtung der Datenübertragung auf dem Bus an.

HOLD, HLDA (1, O) Anschlüsse 31, 30Diese Signale dienen in bekannter Weise zur Arbitrierung des lokalen Busses zwischen verschiedenenBusmastern. Möchte ein anderer Busmaster die Kontrolle über den Bus übernehmen, so führt er dem 8086ein aktives HOLD-Anforderungssignal zu. Kann dieser die Kontrolle abgeben, so gibt er über den HLDA-Pinein Hold-Acknowledge-Signal aus. Der anfordernde Prozessor übernimmt die Kontrolle, bis er das Signal anden HOLD-Eingang des 8086 wieder deaktiviert. Der 8086 deaktiviert seinerseits HLDA und übernimmterneut die Kontrolle über den lokalen Bus.


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INTA (O) Anschluss 24Ein aktives Interrupt-Acknowledge-Signal mit niedrigem Pegel bestätigt die Annahme einesHardware-Interrupts.

M/IO, W/R (O, O) Anschlüsse 28, 29Die Signale Memory / IO und Write/Read an diesen Pins legen die Art des gegenwärtigenBuszyklus fest. Die möglichen Signalkombinationen haben folgende Bedeutungen:

• (00) Lesen eines I/O-Ports• (01) Schreiben eines I/O-Ports• (10) Lesen von Daten aus dem Speicher• (11) Schreiben von Daten in den Speicher


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Minimumsystem 8086 mit RAM, EPROM, Peripherie

Qu

elle

: B

ern

ste

in,

Ha

rdw

are

-Ha

nd

bu

ch,

19

90


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Maximumsystem 8086 mit RAM, EPROM, Peripherie


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Treiber 74245 (Octal Bus Transceiver)


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Treiber 74573

Quelle: Philips SemiconductorOctal D-type transparent latch; 3-state 74HC/HCT573


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Buscontroller 8288

/S 2 /S 1 /S 0

0 0 0 Interrupt-B estätigung0 0 1 P orteingabe0 1 0 P ortausgabe0 1 1 H alt1 0 0 B efehl holen1 0 1 S peicher lesen1 1 0 S peicher schreiben1 1 1 P assiv, kein B uszyklus

IOB = Input-Output-Bus-ModeL: SystembusmodeH: IO-Busmode

AEN = Address Enable (Systembus Mode)H: Ausgabeleitungen in TristateH L: IO-Busmode: Wirkungslos

CEN = Command EnableH: Baustein-FreigabeL: Ausgabeleitungen in Tristate


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Isolierte und speicherbezogene Adressierung

Adresslänge 32 BitIsolierte Adressierung

Speicher-bezogene

Adressierung

Speicher-adressen

Ein-/Ausgabe-adressen

Speicher-adressen

Ein-/Ausgabe-adressen

4G-1 4G-1

00 0

64K-1

SpeicherbezogeneAdressierung (memorymapped-I/O):

• kein Unterschied zwischen Speicheradresse und Adresse eines Registers eines Peripherie-Bausteins,

• häufig wird ein zusammenhängender Speicherbereich für Peripherie- Bausteine verwendet: I/O-Page

Isolierte Adressierung(isolated-I/O):

• getrennte Adreßräume für Speicher und Peripherie (eigener I/O-Adreßraum)

• Auswahl des Adressraums durch M/IO-Signal (memory/input-output)


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Zeitverhalten beim Bus-Lese-Zyklus 8086

Quelle: iAPX 86,88 User‘s Manual; S. 4-6


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Zeitverhalten beim Bus-Schreib-Zyklus 8086

Quelle: iAPX 86,88 User‘s Manual; S. 4-7


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Speicher- / Buszuordnung 8086

BHE A0 Funktion0 0 16-Bit-Wort von oder zum Datenbus0 1 8-Bit-Byte mit ungerader Adresse

von oder zum oberen Datenbus1 0 8-Bit-Byte mit gerader Adresse

von oder zum unteren Datenbus1 1 keine Selektion

Speicherauswahl:


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Grundkonzept des Systemspeichers 8086


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16-Bit Mikroprozessor 8086

Pin-KonfigurationBlockdiagramm


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32-Bit Mikrocontroller Élan SC410

Blo

ckd

iag

ram

m

Lo

gik

Sym

bo

l


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Speicherorganisation 8086

Segmente können beliebigim Adressraum liegen

Sie können sich ganz oderteilweise überlappen

lfd.Codesegment

lfd.Stacksegment

lfd.Datensegment

lfd.Extrasegment

ES

DS

SS

CS534EH

00000H

FFFFFH

SP Offset

Eff. AdresseOffset

Eff. AdresseOffset

IP Offsetlog. Adresse

Segmentbasisadresse

Segmentbasisadresse

Segmentbasisadresse

Segmentbasisadresse

534E0H

634DFHz.B. max. 64 KByte

Bottom of Stack

Top of Stack

Physikalische Adressen

Segmentadressierung

Segmentregister


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Speicher-Adress-Berechnung 8086


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Reservierte Speicherbereiche 8086


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256 KB SRAM

Pinout256 KBSRAM

Wahrheitstabelle 256 KB SRAM


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Blockdiagramm 256 KB SRAM

A10..A14


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256 KB SRAM

Timing Diagramm Lesezyklus


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512 KB EPROM

Pinout512 KBEPROM

Wahrheitstabelle 512 KB EPROM


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Blockdiagramm 512 KB EPROM


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Taktgenerierung Élan SC410

Blockdiagramm


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I/O-Zugriff

Die Signale S0..S2 entscheiden darüber, ob ein I/O-Read oder I/O-Writedurchgeführt wird

IO/M wählt den I/O-Bereich aus (erfolgt über die Befehle In/Out)

Die Adressleitungen sind wie folgt belegt:– A19..A16 Low Pegel (grundsätzlich beim 8086)

– A15..A10 Low Pegel (beim PC)

– A9..A0 1024 Ports werden vom PC genutzt

Es gilt der Buszyklus nach Folie 18 und 19

Bei einem I/O-Zugriff wird das READY-Signal häufiger genutzt, da diePeripheriebausteine i.d.R. langsamer sind als Speicherbausteine.


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Reset

Der Reset-Pin muss mindestens 4 Zyklen lang auf High-Pegel liegen

Danach beginnt eine prozessorinterne Initialisierung. Hierbei werden diefolgenden Register beschrieben:

Register Wert

Flag 2H

IP FFF0H

CS F000H

DS, ES, SS 0000H

Das heißt: CS:IP wird zu F000:FFF0 oder anders ausgedrückt: FFFF0Hund zeigt auf die Startroutine des BIOSDa von FFFF0H bis FFFFFH nur 16 Bytes z.V. stehen, besteht einer derersten Befehle meist aus einem absoluten Sprungbefehl (JMP) auf deneigentlichen Einsprungpunkt

Das BIOS bootet nun den PC


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PC-Architektur (Stand 2002)

Beispiel: Via-Chipsatz P4M266


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AMD: (Elektronik: 26/2002/S.25)

Hohe Speicherbandbreite für Pentium 4 und Athlon Prozessoren durch DDR-SDRAM-Chipsätze(Double-Data-Rate) vom taiwanesischen Chiphersteller Via Technologies (266 MHz)

Pro-Savage-8-Grafikkern von S3 ist auf dem Northbridge-Chip integriert

Geeignet für APX- und µAPX-Formate

Ende 2002 sollen Chipsätze verfügbar sein, die DDR333 Unterstützung bieten.


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Intel: (Elektronik: 1/2002/S20)

North-Bridge i845 Chipsatz mit DDR-Speicherinterface für Pentium 4,0,13 µm Fertigung. Die North-Bridge kann jetzt auch DDR200- und DDR266-Speichermoduleansteuern. Das Platinenlayout legt fest, ob SDRAMs (3 Sockel) oder DDR-SDRAMs (nur 2Sockel) in den Speichersteckplätzen verwendet werden können. Der maximale Speicherausbauliegt somit für SDRAMs bei 3 GByte und für DDR-SDRAMs bei 2 Gbyte. Intel setzt dennochweiter auf Rambus-Chipsätze.

Ziel: z.Zt. 400 MHz (Ziel Ende 2002 sind 533 MHz für den Prozessorbus)

South-Bridge ICH2 (I/O-Controller Hub):Noch keine Unterstützung von USB 2.0. ATA-100 verfügbar. ATA-133-Standard für denFestplattenanschluss will Intel nicht mehr in seine Bausteine integrieren. Geplant ist derÜbergang zu einem serial ATA. Ein Chipsatz mit integriertem USB 2.0 erwartet Intel Mitte 2002.

Pentium 4:0,13 µm auf 300mm Wafer. 2,0 und 2,2 GHz. Verlustleistung knapp über 70 Watt. 55 Mio.Transistoren. Sockel 478 Spezifikation. 512 kByte L2-Cache.

www.viavpsd.com


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Bushierarchie und E/A-System

Bild1: Systembus-Struktur

L2Cache

L3Cache

Systembus

HSPCPU

L1 Data-Cache

L1 Code-Cache

Bild2: Frontside-/Backside- Bus-Struktur

L2Cache

L3Cache

Backside-Bus

Frontside-Bus

HSPCPU

L1 Data-Cache

L1 Code-Cache


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Bushierarchie und E/A-SystemSystembus

Der System- oder CPU-Bus verbindet den Prozessor direkt oder über zwischengeschalteteSteuerbausteine (Chipsets) mit dem Hauptspeicher. Darüber hinaus stellt er die Verbindung zuL2- und L3-Caches her, sofern für diese keine eigene Busse vorhanden sind (siehe Bild 1).

Bei leistungsstarken Prozessoren haben sich dagegen Systemstrukturen mit separaten Bussenfür Hauptspeicher-/Peripheriezugriffe einerseits (Frontside-Bus) und L2-Cache-Zugriffeandererseits (Backside-Bus) durchgesetzt (siehe Bild 2), die von Chipsets unterstützt werden.Ist zusätzlich ein L3-Cache vorhanden, so kann der CPU-Kern auch darauf zugreifen - überteilweise separate Datenwege.

Chipsets

Chipsets koordinieren das Zusammenspiel von CPU, Cache, DRAM-Hauptspeicher undPeripheriebussen in Mikroprozessorsystemen und Multiprozessor-Servern. Der Chipsetübernimmt unter anderem die effiziente Ansteuerung des Hauptspeichers (DRAM Controller),paralleler und serieller Peripheriebusse (z.B. PCI, USB) und des Plattenlaufwerks (z.B. MasterIDE).

Systembusse sind meist schnell getaktet und folgen einem standardisierten oder proprietärenBusprotokoll. Über Chipsetfunktionalität wird das Busprotokoll umgesetzt in DRAM-Hauptspeicherzugriffe oder Standardprotokolle für schnelle Peripherie (z.B. Grafikcontroller),mäßig schnelle Peripherie (z.B. PCI-Bus-Peripherie) oder langsame Peripherie (z.B. serielleSchnittstellen).


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Rechner-Architektur

Durch die Trennung in Programm- und Datenspeicher kann bei der Harvard-Architektur in einem Taktzyklus sowohl ein Befehl wie auch ein Datenwort geholt werden.


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DSP-Architektur (Beispiel: Analog Devices)

Detailierter Blick ins Innere eines 16-bit-DSP-Kerns von Analog Devices (ADSP-2100 Familie)

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Studiengang Technische Informatik (TI) Prof. Dr.-Ing ...public.beuth-hochschule.de/~rozek/pdf/VorlesungTeil2_EMC.pdf · Ein aktives Read-Signal mit niedrigem Pegel zeigt an, dass